JPH03216755A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、夫々に異なるバスが接続された複数のバスマ
スタ間で、データ転送のために共有される共有メモリを
備えた情報処理装置に関するものである。

（口）従来の技術 情報処理においては、システム全体の処理能力を向上さ
せるために、複数のマイクロプロセッサを用い、各々の
マイクロプロセッサに適当な処理を分散して実行させる
マルチプロセッサ化が行われている。

マルチプロセッサシステムでは、各プロセッサ間のデー
タ交換が重要で、その手法としては、Ｉ／Ｏデバイスを
介してデータ交換を行うＩ／Ｏ結合方式、共通のバスに
各プロセッサを接続しバスの占有権を調停により獲得し
てデータ交換を行うパス結合方式、各プロセッサ間で共
有される共有メモリを備え共有メモリを介してデータ交
換を行うメモリ結合方式がある（「トランジスタ技術」
ＣＱ出版社発行、１９８８年８月号第３６３頁乃至第３
７１頁参照）。

大容量のデータ転送を複数のプロセッサ間で行う場合に
は、オーバヘッドの発生により処理速度が低下するのが
共有メモリへのアクセス競合時のみであるメモリ結合方
式が適している。

（ハ）発明が解決しようとする課題 しかしながら、メモリ結合方式においても、共有メモリ
に対するアクセスが複数のプロセッサ間で競合したとき
には、調停により待機させられたプロセッサ側では、ア
クセスを許可されたプロセッサのメモリアクセスサイク
ルが終了するまで待たなければならない。アクセス競合
時のオーバヘッドは避けられないものであるが、大容量
のデータ転送を高速に行う場合には、このオーバヘッド
を極力小さくする必要がある。

本発明は、斯様な点に鑑みて為されたもので、複数のプ
ロセッサに共有される共有メモリに対するアクセス競合
時のオーバヘッドを小さくして、大容量のデータ転送が
高速で行える情報処理装置を提供するものである。

（二）課題を解決するための手段 本発明は、各々異なるバスに接続された複数のバスマス
タと、各バスマスタが接続されたバスに接続される共有
メモリと、各バスマスタからの共有メモリに対するアク
セスを調停する調停手段と、各バスマスタが接続された
各バスと共有メモリに接続され共有メモリから読出され
るデータをラッチして接続されたバスに出力する複数の
ラッチ手段と、各バスマスタが接続された各バスと共有
メモリに接続され各々のバスマスタから出力されるデー
タを共有メモリに供給する複数のバツファ手段と、調停
手段により許容されたアクセスが読出し処理のときは、
共有メモリから読出されるデータが確定した時点でアク
セスが許容されたバスマスタ側のラッチ手段にてそのデ
ータをラッチさせて共有メモリにおける読出しサイクル
を終了させ、調停手段にて許容されたアクセスが書込み
処理のときは、共有メモリにおける書込みデータが有効
になった時点でバツファ手段からの共有メモリに対する
書込みデータの供給を停止して共有メモリにおける書込
みサイクルを終了させるタイミング制御手段とを備える
情報処理装置である。

（ホ）作用 バスマスタからの共有メモリに対するアクセスが許容さ
れたときにタイミング制御回路は、許容されたアクセス
が読出し処理のときは、共有メモリから読出されるデー
タが確定した時点でアクセスが許容されたバスマスタ側
のラッチ手段にてそのデータをラッチさせて共有メモリ
における読出しサイクルを終了させ、許容されたアクセ
スが書込み処理のときは、共有メモリにおける書込みデ
ータが有効になった時点でバッファ手段からの共有メモ
リに対する書込みデータの供給を停止して共有メモリに
おける書込みサイクルを終了させる。これにより、共有
メモリをアクセスしたバスマスタが読出しサイクルある
いは書込みサイクルを実行中でも、共有メモリにおける
読出しサイクルあるいは書込みサイクルは終了すること
になり、調停により共有メモリに対するアクセスを待機
しているバスマスタから共有メモリにアクセスすること
が可能になる。

（へ）実施例 第１図は、本発明情報処理装置の一実施例のマルチプロ
セッサシステムの要部構成図を示す。

（１）はバスマスタの一つである第１プロセッサ、（３
）は該第１プロセッサ（１）が接続されているアドレス
バス、データバス、及びコマンドバスからなる第１シス
テムバス、（２）はバスマスタの一つである第２プロセ
ッサ、（４）は該第２プロセッサ（２）が接続されてい
るアドレスノ《ス、データパス、及びコマンドバスから
なる第２システムバスである。

（５）はこれら第１プロセッサ（１）及び第２プロセッ
サ（２）に共有される共有メモリ、（６）はこの共有メ
モリ（５）に対する第１プロセッサ（１）と第２プロセ
ッサ（２）からのアクセスを調停する調停回路である。

（７）は１１システムバス（３）のアドレスバスと共有
メモリ（５）のアドレスバスとに接続され、第１システ
ムバス（３）側のスリーステート出力を有して、後述す
るタイミング発生回路に制御されて共有メモリ（５）側
にアドレス出力する第１アドレスバッファ、（８）は第
２システムバス（４）のアドレスバスと共有メモリ（５
）のアドレスバスとに接続され、第２システムバス（４
）側のスリーステート出力を有して、後述するタイミン
グ発生回路に制御されて共有メモリ（５）側にアドレス
出力する第２アドレスバッファである。

（９）は第１システムバ又（３）のデータパスと共有メ
モリ（５）のデータパスとに接続され、第１システムバ
ス（３）側のスリーステート出力を有して、後述するタ
イミング発生回路に制御されて共有メモリ（５）側に書
込みデータを出力するバッファ手段としての第１データ
バッファ、（１０Ｈ．ｔ第２システムバス（４）のデー
タパスと共有メモリ（５）のデータパスとに接続され、
第２システムバス（４）側のスリーステート出力を有し
て、後述するタイミング発生回路に制御されて共有メモ
リ（５）側に書込みデータを出力するバッファ手段とし
ての第２データバッファである。

（１１）ｔ［１システムバス（３）のデータパスと共有
メモリ（５）のデータパスとに接続され、第１システム
バス（３）側のスリーステート出力を有して、後述する
タイミング発生回路に制御されて共有メモリ（５）から
読出されたデータを第１システムバス（３）側に出力す
るラッチ手段としての第１データラッチ、（１２）は第
２システムバス（４）のデータパスと共有メモリ（５）
のデータパスとに接続され、第２システムバス（４）側
のスリーステート出力を有して、後述するタイミング発
生回路に制御されて共有メモリ（５）から読出されたデ
ータを第２システムバス（４）側に出力するラッチ手段
としての第２データラッチである。

（１３）は第１アドレスバッファ（７）、第２アドレス
バッファ（８）、第１データバツファ（９）、第２デー
タバツファ（１０）　、第１データラッチ（１１）　．
第２データラッチ（１２）の出力制御を行うタイミング
制御手段としてのタイミング発生回路である。

第２図にタイミング発生回路の概略構成図を示す。

タイミング発生回路（１３）は、第１プロセッサ（１）
側のタイミング制御を司る第１遅延回路（２１）と、第
２プロセッサ（２）側のタイミング制御を司る第２遅延
回路（２２）とから構成される。

第１遅延回路（２１）には、第１プロセッサ（１）から
の第１リードコマンド線（２３）と第１ライトコマンド
線（２５）が接続され、調停回路（６）で第１プロセッ
サ側のアクセスが許容されたことを示す第１アクセス許
可線（２７）と調停回路（６）に対して第１プロセッサ
側の共有メモリ（５）におけるメモリサイクルが終了し
たことを知らせる第１メモリサイクル終了線（２９）が
接続されている。更に、第１アドレスバッファ（７）に
おけるアドレス出力を制御する信号を供給する第１アド
レス出力制御線（３１）　、第１データバッファ（９）
におけるデータ出力を制御する信号を供給する第１ライ
トデータ出力制御線（３３）　、第１データラッチ（１
１）におけるデータ出力を制御する信号を供給する第１
リードデータ出力制御線（３５）　、第１データラッチ
（１１）においてデータをラッチ状態にし出力させる制
御信号を供給する第１データラッチ線（３７）が、第１
遅延回路（２１）から夫々、バッファあるいはラッチに
接続されている。

また同様に、第２遅延回路（２２）には、第２プロセッ
サ（２）からの第２リードコマンド線（２４）と第２ラ
イトコマンド線（２６）が接続され、調停回路（６）で
第２プロセッサ側のアクセスが許容されたことを示す第
２アクセス許可線（２８）と調停回路（６）に対して第
２プロセッサ側の共有メモリ（５）におけるメモリサイ
クルが終了したことを知らせる第２メモリサイクル終了
線（３０）が接続されている。更に、第２アドレスバッ
ファ（８）におけるアドレス出力を制御する信号を供給
する第２アドレス出力制御線（３２）　、第２データバ
ッファ（１０）におけるデータ出力を制御する信号を供
給する第２ライトデータ出力制御線（３４）　、第２デ
ータラッチ（１１）におけるデータ出力を制御する信号
を供給する第２リードデータ出力制御線（３６）　、第
２データラッチ（１２）においてデータをラッチ状態に
し出力させる制御信号を供給する第２データラッチ線（
３８）が、第２遅延回路（２２）から夫々、バッファあ
るいはラッチに接続されている。

そして、第１遅延回路（２１）及び第２遅延回路（２２
）からは共有メモリ　（５）に対して、読出し処理を行
わせるためのリードコマンドを出力するノードコマンド
線（３９）と、書込み処理を行わせるためのライトコマ
ンドを出力するライトコマンド線（４０）が接続されて
いる。

第１プロセッサ側と第２プロセッサ側では、第３図、第
４図に示すように、異なるクロックに同期して動作し、
メモリアクセスの１バスサイクルは、第１プロセッサ側
では４クロック、第２プロセッサ側では３クロックで行
われる。

また、共有メモリ（５）は、第１のプロセッサ側のバス
サイクルと第２プロセッサ側ノバスサイクルに対し十分
に高速なサイクルタイムを有するもので、第５図Ａにリ
ードサイクルのタイミング図を、第５図Ｂにライトサイ
クルのタイミング図を示す。

さて、斯様なシステムにおいて、第１プロセッサ（１）
あるいは第２プロセッサ（２）からの共有メモリ（５）
へのアクセス要求は調停回路（６）になされる。

調停回路（６）ではアクセス要求の競合に対して、アク
セス要求の信号を互いに逆相のクロック信号で切り出し
を行い、競合の調停をして、いずれか一方のプロセッサ
にアクセス許可を出す。そして、予め管埋された共有メ
モリ（５）の特性にあったタイミングで各種の制御信号
を出力して、共有メモリ（５）に対するプロセッサから
のメモリサイクルを実行させる。

以下にアクセスが競合する場合について、アクセスの種
類毎に説明する。尚、ここでは調停回路（６）の調停に
より、先に第１プロセッサ側のアクセスが許容され、続
いて第２プロセッサ側のアクセスが許容されるものとす
る。

■第１プロセッサ：リードのアクセス 第２プロセッサ：リードのアクセスの場合（第６図のタ
イミング図を参照して説明する）調停回路（６）から第
１アクセス許可線（２７）により第１遅延回路（２１）
に第１プロセッサのアクセスの許可がされると、タイミ
ング発生回路（１３．）　　（第１遅延回路（２１）　
）は、第１アドレス出力ｉ′Ｉ１御！　（３１）と第１
リードデータ出力制御線（３５）により第１アドレスバ
ッファ（７）と第１データラッチ（１１）をイネーブル
状態にする。すると、第１プロセッサ（１）がち出力さ
れるアドレスが第１アドレスバッファ（７）を介して共
有メモリ（５）に供給される。

また、共有メモリ　（５）に対して、リードコマンド線
（３９）をアクティブ状態にしてリード命令を出す。こ
れにより、第５図に示すアクセスタイム経過後に共有メ
モリ（５）から所望のデータが共有メモリのデータパス
へと出力される。

タイミング発生回路（１３）は、第１遅延回路（２１）
から、第１データラッチ（１１）を介してラッチ信号を
アクティブ状態にし、共有メモリ（５）から出力される
データが確定したタイミング（共有メモリの特性により
決定する）で、ラッチ信号をインアクティブ状態にして
、共有メモリ（５）から出力されたデータを第１データ
ラッチ（１１）にラッチさせる（データラッチにはラッ
チ信号の変化のエッジでデータがラッチされる）。

これにより、第１プロセッサ（１）が読込みたい共有メ
モリ（５）からのデータは第１データラッチ（１１）に
保持される。

第１データラッチ（ｌ１）におけるラッチの実行後、第
１遅延回路（２１）からのリードコマンド線（３９）を
インアクティブ状態にし、更に、第１データラッチ（１
ｌ）に対するラッチ信号をインアクティブ状態にしてか
ら第１データラッチ（１１）におけるラッチ動作が終了
する時間（第１データラッチにおいてデータをラッチし
てラッチしたデータが確定するまでの時間、データラッ
チの素子の特性により決定される）経過後、タイミング
発生回路（１３）は、第１遅延回路（２１）から第１リ
ードデータ出力制御線（３５）を介して第１アドレスバ
ッファ（７）をディスエープル状態にし、調停回路（６
）に対して第１メモリサイクル終了線（２９）により第
１プロセッサの共有メモリ（５）の使用が終了したこと
を知らせる。

これを受けて、調停回路（，６）は、共有メモリに対す
るアクセス許可を第１プロセッサから第２プロセッサ側
に変更し、第２遅延回路（２２）に対して第２アクセス
許可線（２８）によりアクセス許可を出す。

この時、第１プロセッサ（１）は、第３図に示すような
リードサイクルを実行中で、第１データラッチ（１１）
にラッチされ第１システムバスのデータパスに出力され
ているデータを読込み処理している。

尚、タイミング発生回路（１３）は、第３図に示すリー
ドサイクルが終了したタイミング（リードデータのホー
ルドが済んだ後）で、第１遅延回路（２１）からの第１
アドレス出力制御線（３１）を介して第１アドレスバッ
ファ（７）をディスエーブル状態にする。

調停回路（６）から第２アクセス許可線（２８）により
第２遅延回路（２２）に第２プロセッサのアクセスの許
可がされると、タイミング発生回路（１３）　　（第２
遅延回路（２２）　）は、第２アドレス出力制御線（３
２）と第１リードデータ出力制御線（３６）により第２
アドレスバッファ（８）と第２データラッチ（１２）を
イネーブル状態にする。すると、第２プロセッサ（２）
から出力されるアドレスが第２アドレスバッファ（８）
を介して共有メモリ（５）に供給される。

また、共有メモリ（５）に対して、リードコマンド線（
３９）をアクティブ状態にしてリード命令を出す。これ
により、第５図に示すアクセスタイム経過後に共有メモ
リ（５）から所望のデータが共有メモリのデータパスへ
と出力される。

タイミング発生回路（１３）は、第２遅延回路（２２）
から、第２データラッチ（１２）を介してラッチ信号を
アクティブ状態にし、共有メモリ（５）から出力される
データが確定したタイミング（共有メモリの特性により
決定する）で、ラッチ信号をインアクティブ状態にして
、共有メモリ（５）から出力されたデータを第２データ
ラッチ（１２）にラッチさせる（データラッチにはラッ
チ信号の変化のエッジでデータがラッチされる）。

これにより、第２プロセッサ（２）が読込みたい共有メ
モリ（５）からのデータは第２データラッチ（１２）に
保持される。

第２データラッチ（１２）におけるラッチの実行後、第
２遅延回路（２２）からのリードコマンド線（３９）を
インアクティブ状態にし、更に、第２データラッチ（１
２）に対するラッチ信号をインアクティブ状態にしてか
ら第２データラッチ（１２）におけるラッチ動作が終了
する時間（第２データラッチにおいてデータをラッチし
てラッチしたデータが確定するまでの時間、データラッ
チの素子の特性により決定される）経過後、タイミング
発生回路（１３）は、第２遅延回路（２２）から第２リ
ードデータ出力制御線（３６）を介して第２アドレスバ
ッファ（８）をディスエープル状態にし、調停回路（６
）に対して第２メモリサイクル終了線（３０）により第
２プロセッサの共有メモリ（５）の使用が終了したこと
を知らせる。

これにより、調停回路（６）では、共有メモリに対する
第２プロセッサのアクセス許可をクリア状態にするが、
第２プロセッサ（２）は、第４図に示すようなリードサ
イクルを実行中で、第２データラッチ（１２）にラッチ
され第２システムバスのデータパスに出力されているデ
ータを読込み処理している。

尚、タイミング発生回路（１３）は、第４図に示すリー
ドサイクルが終了したタイミング（リードデータのホー
ルドが済んだ後）で、第２遅延回路（２２）からの第２
アドレス出力制御線（３２）を介して第２アドレスバツ
ファ（８）をデイスエープル状態にする。

而して、競合した共有メモリ（５）に対する第１プロセ
ッサ（１）からのリードのアクセスと第２プロセッサ（
２）からのリードのアクセスのサイクルは終了し、この
競合したアクセスの共有メモリ（５）上における処理時
間は、第６図番こ示すように、第３図及び第４図に示し
た夫々のプロセッサのメモリサイクルに要する時間の和
よりも少ない時間で処理される。

■第１プロセッサ：リードのアクセス 第２プロセッサ：ライトのアクセスの場合（第７図のタ
イミング図を参照して説明する）調停回路（６）から第
１アクセス許可線（２７）により第１遅延回路（２ｌ）
に第１プロセッサのアクセスの許可がされると、タイミ
ング発生回路（１３）　　（第１遅延回路（２１）　）
は、第１アドレス出力制御線（３１）と第１リードデー
タ出力制御線（３５）により第１アドレスバッファ（７
）と第１データラッチ（１１）をイネーブル状態にする
。すると、第１プロセッサ（１）から出力されるアドレ
スが第１アドレスバッファ（７）を介して共有メモリ（
５）に供給される。

また、共有メモリ　（５）に対して、リードコマンド線
（３９）をアクティブ状態にしてリード命令を出す。こ
れにより、第５図に示すアクセスタイム経過後に共有メ
モリ（５）から所望のデータが共有メモリのデータパス
へと出力される。

タイミング発生回路（１３）は、第１遅延回路（２ｌ）
から、第１データラッチ（１１）を介してラッチ信号を
アクティブ状態にし、共有メモリ（５）から出力される
データが確定したタイミング（共有メモリの特性により
決定する）で、ラッチ信号をインアクティブ状態にして
、共有メモリ（５）から出力されたデータを第１データ
ラッチ（１１）にラッチさせる（データラッチにはラッ
チ信号の変化のエッジでデータがラッチされる）。

これにより、第１プロセッサ（１）が読込みたい共有メ
モリ（５）からのデータは第１データラッチ（１１）に
保持される。

第１データラッチ（１１）におけるラッチの実行後、第
１遅延回路（２１）からのリードコマンド線（３９）を
インアクティブ状態にし、更に、第１データラッチ（１
１）に対するラッチ信号をインアクティブ状態にしてか
ら第１データラッチ（１１）におけるラッチ動作が終了
する時間（第１データラッチにおいてデータをラッチし
てラッチしたデータが確定するまでの時間、データラッ
チの素子の特性により決定される）経過後、タイミング
発生回路（１３）は、第１遅延回路（２１）から第１リ
ードデータ出力制御線（３５）を介して第１アドレスバ
ッファ（７）をディスエープル状態にし、調停回路（６
）に対して第１メモリサイクル終了線（２９）により第
１プロセッサの共有メモリ（５）の使用が終了したこと
を知らせる。

これを受けて、調停回路（６）は、共有メモリに対する
アクセス許可を第１プロセッサから第２プロセッサ側に
変更し、第２遅延回路（２２）に対して第２アクセス許
可線（２８）によりアクセス許可を出す。

この時、第１プロセッサ（１）は、第３図に示すような
リードサイクルを実行中で、第１データラッチ（１１）
にラッチされ第１システムバスのデータパスに出力され
ているデータを読込み処理している。

尚、タイミング発生回路（１３）は、第３図に示すリー
ドサイクルが終了したタイミング（リードデータのホー
ルドが済んだ後）で、第１遅延回路（２ｌ）からの第１
アドレス出力制御線（３１）を介して第１アドレスバッ
ファ（７）をディスエープル状態にする。

調停回路（６）から第２アクセス許可線（２８）により
第２遅延回路（２２）に第２プロセッサのアクセスの許
可がされると、タイミング発生回路（１３）　　（第２
遅延回路（２２）　）は、第２アドレス出力制御線（３
２）と第２ライトデータ出力制御線（３４）により第２
アドレスバッファ（８）と第２データバッファ（１０）
をイネーブル状態にする。

すると、第２プロセッサ（２）から出力されるアドレス
が第２アドレスバッファ（８）を介して共有メモリ（５
）に供給される。

また、共有メモリ（５）に対して、ライトコマンド線（
４０）をアクティブ状態にしてライト命令を出す。

第２プロセッサ（２）から出力された共有メモリ（５）
に書込むデータが第２システムバス（４）のデータパス
、第２データバッファ（１０）を介して共有メモリ（５
）にデータパス上で有効になり、第５図Ｂに示すセット
アップ時間を満たすタイミングで、ライトコマンド！（
４０）をインアクティブ状態にして、共有メモリ（５）
においてデータの書込みを行う（共有メモリにはライト
コマンド線（４０）の変化のエッジでデータが書き込ま
れる）。

更に、ライトコマンド線（４０）をインアクティブ状態
にしてから共有メモリ（５）における書込みが終了する
時間（共有メモリにおいて書込むデータが確定するまで
の時間：共有メモリの素子の特性により決定する：略ホ
ールド時間と等しい）経過後、タイミング発生回路（１
３）は、第２遅延回路（２２）から第２リードデータ出
力制御線（３６）を介して第２アドレスバッファ（８）
をディスエーブル状態にし、同時にライトデータ出力制
御線（３４）を介して第２データバッファ（１０）をデ
ィスエープル状態にする。そして、調停回路（６）に対
して第２メモリサイクル終了線（３０）により第２プロ
セッサの共有メモリ（′５）の使用が終了したことを知
らせる。

これにより、調停回路（６）では、共有メモリに対する
第２プロセッサのアクセス許可をクリア状態にするが、
第２プロセッサ（２）は、第４図に示すようなライトサ
イクルを実行中で、第２システムバス（４）上には書き
込み処理のためのアドレスやデータが出力されている。

但し、共有メモリにおいては、上述のとおり、書込み処
理は終了している。

而して、競合した共有メモリ（５）に対する第１プロセ
ッサ（１）からのリードのアクセスと第２プロセッサ（
２）からのライトのアクセスのサイクルは終了し、この
競合したアクセスの共有メモリ（５）上における処理時
間は、第６図に示すように、第３図及び第４図に示した
夫々のプロセッサのメモリサイクルに要する時間の和よ
りも少ない時間で処理される。

■第１プロセッサ：ライトのアクセス 第２プロセッサ：リードのアクセスの場合（第８図のタ
イミング図を参照して説明する）調停回路（６）から第
１アクセス許可線（２７）により第１遅延回路（２１）
に第１プロセッサのアクセスの許可がされると、タイミ
ング発生回路（１３）　　（第１遅延回路（２１）　）
は、第１アドレス出力制御線（３１）と第１ライトデー
タ出力制御線（３３）により第１アドレスバッファ（７
）と第１データバッファ（９）をイネーブル状態にする
。

すると、第１プロセッサ（１）から出力されるアドレス
が第１アドレスバッファ（７）を介して共有メモリ（５
）に供給される。

また、共有メモリ　（５）に対して、ライトコマンドｌ
ｍ　（４０）をアクティブ状態にしてライト命令を出す
。

第１プロセッサ（１）から出力された共有メモリ（５）
に書込むデータが第１システムバス（３）のデータパス
、第１データバッファ（９）を介して共有メモリ（５）
にデータパス上で有効になり、第５図Ｂに示すセットア
ップ時間を満たすタイミングで、ライトコマンド線（４
０）をインアクティブ状態にして、共有メモリ（５）に
おいてデータの書込みを行う　（共有メモリにはライト
コマンド！（４０）の変化のエッジでデータが書き込ま
れる）。

更に、ライトコマンド線（４０）をインアクティブ状態
にしてから共有メモリ（５）における書込みが終了する
時間（共有メモリにおいて書込むデータが確定するまで
の時間二共有メモリの素子の特性により決定する：略ホ
ールド時間と等しい）経過後、タイミング発生回路（１
３）は、第１遅延回路（２１）から第１リードデータ出
力制御線（３５）を介して第１アドレスバッファ（７）
をディスエーブル状態にし、同時にライトデータ出力制
御線（３３）を介して第１データバッファ（９）をディ
スエーブル状態にする。そして、調停回路（６）に対し
て第１メモリサイクル終了線（２９）により第１プロセ
ッサの共有メモリ（５）の使用が終了したことを知らせ
る。

これを受けて、調停回路（６）は、共有メモリに対する
アクセス許可を第１プロセッサから第２プロセッサ側に
変更し、第２遅延回路（２２）に対して第２アクセス許
可線（２８）によりアクセス許可を出す。

この時、第１プロセッサ（１）は、第３図に示すような
ライトサイクルを実行中で、第１システムバス（３）上
には書き込み処理のためのアドレスやデータが出力され
ている。但し、共有メモリにおいては、上述のとおり、
書込み処理は終了している。

調停回路（６）から第２アクセス許可＃　（２８）によ
り第２遅延回路（２２）に第２プロセッサのアクセスの
許可がされると、タイミング発生回路（１３）　　（第
２遅延回路（２２）　）は、第２アドレス出力制御線（
３２）と第１リードデータ出力制御線（３６）により第
２アドレスバッファ（８）と第２データラッチ（１２）
をイネーブル状態にする。すると、第２プロセッサ（２
）から出力されるアドレスが第２アドレスバッファ（８
）を介して共有メモリ（５）に供給される。

また、共有メモリ　（５）に対して、リードコマンド線
（３９）をアクティブ状態にしてリード命令を出す。こ
れにより、第５図に示すアクセスタイム経過後に共有メ
モリ（５）から所望のデータが共有メモリのデータパス
へと出力される。

タイミング発生回路（ｌ３）は、第２遅延回路（２２）
から、第２データラッチ（１２）を介してラッチ信号を
アクティブ状態にし、共有メモリ（５）から出力される
データが確定したタイミング（共有メモリの特性により
決定する）で、ラッチ信号をインアクティブ状態にして
、共有メモリ（５）から出力されたデータを第２データ
ラッチ（１２）にラッチさせる（データラッチにはラッ
チ信号の変化のエッジでデータがラッチされる）。

これにより、第２プロセッサ（２）が読込みたい共有メ
モリ（５）からのデータは第２データラッチ（１２）に
保持される。

第２データラッチ（１２）におけるラッチの実行後、第
２遅延回路（２２）からのリードコマンド線（３９）を
インアクティブ状態にし、更に、第２データラッチ（１
２）に対するラッチ信号をインアクティブ状態にしてか
ら第２データラッチ（１２）におけるラッチ動作が終了
する時間（第２データラッチにおいてデータをラッチし
てラッチしたデータが確定するまでの時間、データラッ
チの素子の特性により決定される）経過後、タイミング
発生回路（１３）は、第２遅延回路（２２）から第２リ
ードデータ出力制御線（３６）を介して第２７ドレスバ
ッファ（８）をディスエープル状態にし、調停回路（６
）に対して第２メモリサイクル終了線（３０）により第
２プロセッサの共有メモリ（５）の使用が終了したこと
を知らせる。

これにより、調停回路（６）では、共有メモリに対する
第２プロセッサのアクセス許可をクリア状態にするが、
第２プロセッサ（２）は、第４図に示すようなリードサ
イクルを実行中で、第２データラッチ（１２）にラッチ
され第２システムバスのデータパスに出力されているデ
ータを読込み処理している。

尚、タイミング発生回路（１３）は、第４図に示すリー
ドサイクノレが終了したタイミング（リードデータのホ
ールドが済んだ後）で、第２遅延回路（２２）からの第
２アドレス出力制御線（３２）を介して第２アドレスバ
ッファ（８）をディスエープル状態にする。

而して、競合した共有メモリ（５）に対する第１プロセ
ッサ（１）からのリードのアクセスと第２プロセッサ（
２）からのリードのアクセスのサイクルは終了し、この
競合したアクセスの共有メモリ（５）上における処理時
間は、第６図に示すように、第３図及び第４図に示した
夫々のプロセッサのメモリサイクルに要する時間の和よ
りも少ない時間で処理される。

■第１プロセッサ：ライトのアクセス 第２プロセッサ：ライトのアクセスの場合（第９図のタ
イミング図を参照して説明する）調停回路（６）から第
１アクセス許可線（２７）により第１遅延回路（２１）
に第１プロセッ、サのアクセスの許可がされると、タイ
ミング発生回路（１３）　　（第１遅延回路（２１）　
）は、第１アドレス出力制御線（３１）と第１ライトデ
ータ出力制御線（３３）により第１アドレスバッファ（
７）と第１データバッファ（９）をイネーブル状態にす
る。

すると、第１プロセッサ（１）から出力されるアドレス
が第１アドレスバッファ（７）を介して共有メモリ（５
）に供給される。

また、共有メモリ　（５）に対して、ライトコマンド線
（４０）をアクティブ状態にしてライト命令を出す。

第１プロセッサ（１）から出力された共有メモリ（５）
に書込むデータが第１システムバス（３）のデータパス
、第１データバッファ（９）を介して共有メモリ（５）
にデータパス上で有効になり、第５図Ｂに示すセットア
ップ時間を満たすタイミングで、ライトコマンド線（４
０）をインアクティブ状態にして、共有メモリ（５）に
おいてデータの書込みを行う　（共有メモリにはライト
コマンド線（４０）の変化のエッジでデータが書き込ま
れる）。

更に、ライトコマンド線（４０）をインアクティブ状態
にしてから共有メモリ（５）における書込みが終了する
時間（共有メモリにおいて書込むデータが確定するまで
の時間：共有メモリの素子の特性により決定する：略ホ
ールド時間と等しい）経過後、タイミング発生回路（１
３）は、第１遅延回路（２１）から第１リードデータ出
力制御線（３５）を介して第１アドレスバッファ（７）
をディスエープル状態にし、同時にライトデータ出力制
御線（３３）を介して第１データバッファ（９）をディ
スエープル状態にする。そして、調停回路（６）に対し
て第１メモリサイクル終了線（２９）により第１プロセ
ッサの共有メモリ（５）の使用が終了したことを知らせ
る。

これを受けて、調停回路（６）は、共有メモリに対する
アクセス許可を第１プロセッサから第２プロセッサ側に
変更し、第２遅延回路（２２）に対して第２アクセス許
可線（２８）によりアクセス許可を出す。

この時、第１プロセッサ（１）は、第３図に示すような
ライトサイクルを実行中で、第１システムバス（３）上
には書き込み処理のためのアドレスやデータが出力され
ている。但し、共有メモリにおいては、上述のとおり、
書込み処理は終了している。

調停回路（６）から第２アクセス許可線（２８）により
第２遅延回路（２２）に第２プロセッサのアクセスの許
可がされると、タイミング発生回路（１３）　　（第２
遅延回路（２２）　）は、第２アドレス出力制御線（３
２）と第２ライトデータ出力制御線（３４）により第２
アドレスバッファ（８）と第２データバッファ（１０）
をイネーブル状態にする。

すると、第２プロセッサ（２）から出力されるアドレス
が第２アドレスバッファ（８）を介して共有メモリ（５
）に供給される。

また、共有メモリ（５）に対して、ライトコマンド線（
４０）をアクティブ状態にしてライト命令を出す。

第２プロセッサ（２）から出力された共有メモリ（５）
に書込むデータが第２システムバス（４）のデータパス
、第２データバッファ（１０）を介して共有メモリ（５
）にデータパス上で有効になり、第５図Ｂに示すセット
アップ時間を満たすタイミングで、ライトコマンド線（
４０）をインアクティブ状態にして、共有メモリ（５）
においてデータの書込みを行う　（共有メモリにはライ
トコマンド線（４０）の変化のエッジでデータが書き込
まれる）。

更に、ライトコマンド線（４０）をインアクティブ状態
にしてから共有メモリ（５）における書込みが終了する
時間（共有メモリにおいて書込むデータが確定するまで
の時間ご共有メモリの素子の特性により決定する：略ホ
ールド時間と等しい）経過後、タイミング発生回路（１
３）は、第２遅延回路（２２）から第２リードデータ出
力制御線（３６）を介して第２アドレスバッファ（８）
をディスエープル状態にし、同時にライトデータ出力制
御線（３４）を介して第２データバッファ（１０）をデ
ィスエープル状態にする。そして、調停回路（６）に対
して第２メモリサイクル終了線（３０）により第２プロ
セッサの共有メモリ（５）の使用が終了したことを知ら
せる。

これにより、調停回路（６）では、共有メモリに対する
第２プロセッサのアクセス許可をクリア状態にするが、
第２プロセッサ（２）は、第４図に示すようなライトサ
イクルを実行中で、第２システムバス（４）上には書き
込み処理のためのアドレスやデータが出力されている。

但し、共有メモリにおいては、上述のとおり、書込み処
理は終了している。

而して、競合した共有メモリ（５）に対する第１プロセ
ッサ（１）からのリードのアクセスと第２プロセッサ（
２）からのライトのアクセスのサイクルは終了し、この
競合したアクセスの共有メモリ（５）上における処理時
間は、第６図に示すように、第３図及び第４図に示した
夫々のプロセッサのメモリサイクルに要する時間の和よ
りも少ない時間で処理される。

（ト）発明の効果 本発明は、以上の説明から明らかなように、共有メモリ
に対するアクセスが競合した場合、許容したアクセスに
対して、それが読出し処理のときは、共有メモリから読
出されるデータが確定した時点でアクセスが許容された
バスマスタ側のラッチ手段にてそのデータをラッチさせ
て共有メモリにおける読出しサイクルを終了させ、それ
が書込み処理のときは、共有メモリにおける書込みデー
タが有効になった時点でバッファ手段からの共有メモリ
に対する書込みデータの供給を停止して共有メモリにお
ける書込みサイクルを終了させる。

これにより、共有メモリをアクセスしたバスマスタが読
出しサイクルあるいは書込みサイクルを実行中でも、調
停により共有メモリに対するアクセスを待機しているバ
スマスタは共有メモリにアクセスすることができ、アク
セス競合によるオーバヘッドを小さくすることができる
。そして、大容量のデータ転送も高速に行うことが可能
になる。

【図面の簡単な説明】

第１図は本発明一実施例のマルチプロセッサシステムの
要部構成図、第２図は本発明一実施例に係るタイミング
発生回路の概略構成図、第３図は本発明一実施例に係る
第１プロセッサのメモリサイクルを示すタイミング図、
第４図は本発明一実施例に係る第２プロセッサのメモリ
サイクルを示すタイミング図、第５図Ａ及びＢは本発明
一実施例に係る共有メモリのメモリサイクルのタイミン
グ図、第６図乃至第９図は本発明一実施例に係る夫々異
なる動作説明のためのタイミング図である。 （１）・・・第１プロセッサ（バスマスタ）、（２）・
・・第２プロセッサ（バスマスタ）、（３）・・・第１
システムバス、（４）・・・第２システムパス、（５）
・・・共有メモリ、（６）・・・調停回路（調停手段）
、（７）・・・第１アドレスバッファ、（８）・・・第
２アドレスバッファ、（９）・・・第１データバッファ
（バッファ手段）、（１０）・・・第２データバッファ
（バッファ手段）、（１１）・・・第１データラッチ（
ラッチ手段）、（１２）・・・第２データラッチ（ラッ
チ手段）、（１３）・・・タイミング発生回路（タイミ
ング制御手段）、（２１）・・・第１遅延回路、（２２
）・・・第２遅延回路。

Claims (1)

【特許請求の範囲】
1. （１）各々異なるバスに接続された複数のバスマスタと
   、各バスマスタが接続されたバスに接続される共有メモ
   リと、各バスマスタからの共有メモリに対するアクセス
   を調停する調停手段と、各バスマスタが接続された各バ
   スと共有メモリに接続され共有メモリから読出されるデ
   ータをラッチして接続されたバスに出力する複数のラッ
   チ手段と、各バスマスタが接続された各バスと共有メモ
   リに接続され各々のバスマスタから出力されるデータを
   共有メモリに供給する複数のバッファ手段と、調停手段
   により許容されたアクセスが読出し処理のときは、共有
   メモリから読出されるデータが確定した時点でアクセス
   が許容されたバスマスタ側のラッチ手段にてそのデータ
   をラッチさせて共有メモリにおける読出しサイクルを終
   了させ、調停手段にて許容されたアクセスが書込み処理
   のときは、共有メモリにおける書込みデータが有効にな
   った時点でバッファ手段からの共有メモリに対する書込
   みデータの供給を停止して共有メモリにおける書込みサ
   イクルを終了させるタイミング制御手段とを備えること
   を特徴とする情報処理装置。