JPS63314666A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS63314666A JPS63314666A JP62039661A JP3966187A JPS63314666A JP S63314666 A JPS63314666 A JP S63314666A JP 62039661 A JP62039661 A JP 62039661A JP 3966187 A JP3966187 A JP 3966187A JP S63314666 A JPS63314666 A JP S63314666A
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- power supply
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パワーダウンモードと呼ばれる低消費電力
モードを備えたマイクロコンビエータ（以下マイコンと
称す）に関するものである。
モードを備えたマイクロコンビエータ（以下マイコンと
称す）に関するものである。
一般に、マイコンのパワーダウンモードとはＲＡＭ（デ
ータメモリ）と一部制御回路を残してマイコンの全ての
回路の電源をオフにするモードで、このモードが選ばれ
ると、ＲＡＭにストアされているデータは保存される一
方、殆ど全ての回路の電源が切られるので、通常動作時
に比べて、消費電流は著しく減少する。
ータメモリ）と一部制御回路を残してマイコンの全ての
回路の電源をオフにするモードで、このモードが選ばれ
ると、ＲＡＭにストアされているデータは保存される一
方、殆ど全ての回路の電源が切られるので、通常動作時
に比べて、消費電流は著しく減少する。
第３図はこの種のモードを備えた従来のマイクロコンピ
ュータを示す図で、図中、１はＣＰＵ、２はＲＯＭ （
プログラムメモリ）、３．４はＲ３−フリップフロップ
（以下ＦＦと称す）、５は２人力ＯＲゲート、６はＰチ
ャネルトランジスタ、２０は電源供給制御手段であり、
上記ＣＰＵ１゜Ｒ−Ｓフリップフロップ３．Ｐチャネル
トランジスタ６により構成されモード切替命令実行時に
ＦＦ３，４、ＯＲゲート５、ＲＡＭアドレスデコーダか
らなる一部制御回路及びＲＡＭ７を除く全ての回路への
電源供給を停止する。７はＲＡＭ （データメモリ）、
８はＲＡＭアドレスデコーダ、９はＲＡＭデータ書込み
・読出し回路、Ｎ１〜Ｎ４はＮチャネルトランジスタ、
１１〜Ｉ４はインバータであり、Ｎチャネルトランジス
タＮｌ、Ｎ２とインバータ１１．１２とが１つのＲＡＭ
セルを構成し、ＮチャネルトランジスタＮ３．Ｎ４とイ
ンバータ１３．１４とが別のＲＡＭセルを構成する。Ｒ
ＡＭ７は上記ＲＡＭセルの集合体である。
ュータを示す図で、図中、１はＣＰＵ、２はＲＯＭ （
プログラムメモリ）、３．４はＲ３−フリップフロップ
（以下ＦＦと称す）、５は２人力ＯＲゲート、６はＰチ
ャネルトランジスタ、２０は電源供給制御手段であり、
上記ＣＰＵ１゜Ｒ−Ｓフリップフロップ３．Ｐチャネル
トランジスタ６により構成されモード切替命令実行時に
ＦＦ３，４、ＯＲゲート５、ＲＡＭアドレスデコーダか
らなる一部制御回路及びＲＡＭ７を除く全ての回路への
電源供給を停止する。７はＲＡＭ （データメモリ）、
８はＲＡＭアドレスデコーダ、９はＲＡＭデータ書込み
・読出し回路、Ｎ１〜Ｎ４はＮチャネルトランジスタ、
１１〜Ｉ４はインバータであり、Ｎチャネルトランジス
タＮｌ、Ｎ２とインバータ１１．１２とが１つのＲＡＭ
セルを構成し、ＮチャネルトランジスタＮ３．Ｎ４とイ
ンバータ１３．１４とが別のＲＡＭセルを構成する。Ｒ
ＡＭ７は上記ＲＡＭセルの集合体である。
また、図中のａはＣＰＵ１の出力である制御信号、ｂ、
ｃはＲＡＭアドレスデコーダ８から取出されたＲＡＭア
ドレス選択線、ｄは２人力ＯＲゲート５から出力される
ＣＰＵリセット信号、ｅはＣＰＵに内蔵されたプログラ
ムカウンタの出力であるＲＯＭアドレス信号、ｆはＲＯ
Ｍ２の出力であるプログラムコード、ｇはＣＰＵＩ及び
ＲＯＭ２の電源線、ｈはＦＦ３の出力信号であるパワー
ダウン粗制御Ｉｌ信号、■Ｄ０は電源である。なお、図
中の矢印は制御信号またはデータの流れの方向を示し、
データの流れを示す実線上の斜線は、そのデータが複数
の信号線により構成されていることを示している。
ｃはＲＡＭアドレスデコーダ８から取出されたＲＡＭア
ドレス選択線、ｄは２人力ＯＲゲート５から出力される
ＣＰＵリセット信号、ｅはＣＰＵに内蔵されたプログラ
ムカウンタの出力であるＲＯＭアドレス信号、ｆはＲＯ
Ｍ２の出力であるプログラムコード、ｇはＣＰＵＩ及び
ＲＯＭ２の電源線、ｈはＦＦ３の出力信号であるパワー
ダウン粗制御Ｉｌ信号、■Ｄ０は電源である。なお、図
中の矢印は制御信号またはデータの流れの方向を示し、
データの流れを示す実線上の斜線は、そのデータが複数
の信号線により構成されていることを示している。
次に動作について説明する。第３図において、マイコン
の通常動作モードではＲＯＭ２に格納されているプログ
ラムコードｆがＣＰＵ１より読出されて実行されるが、
プログラム中のある特定命令（以下モード切替命令と称
す）を実行することにより、信号ａが′″１′となり、
ＦＦ３がセントされて、Ｐチャネルトランジスタ６がオ
フされる。
の通常動作モードではＲＯＭ２に格納されているプログ
ラムコードｆがＣＰＵ１より読出されて実行されるが、
プログラム中のある特定命令（以下モード切替命令と称
す）を実行することにより、信号ａが′″１′となり、
ＦＦ３がセントされて、Ｐチャネルトランジスタ６がオ
フされる。
このため、電源供給が停止されて、マイコンはパワーダ
ウンモードに入る。この時、ＦＦ３の出力信号りが“１
”であることにより、ＲＡＭアドレスデコーダ８の出力
、即ちＲＡＭアドレス選択線が全て“０”となり、全て
のＮチャネルトランジスタ（第３図中ではＮ１〜Ｎ４の
みを示しである）がオフとされ、データが保持される。
ウンモードに入る。この時、ＦＦ３の出力信号りが“１
”であることにより、ＲＡＭアドレスデコーダ８の出力
、即ちＲＡＭアドレス選択線が全て“０”となり、全て
のＮチャネルトランジスタ（第３図中ではＮ１〜Ｎ４の
みを示しである）がオフとされ、データが保持される。
また、ＣＰＵ１は信号ｄによってリセットされ続ける。
次に復帰入力が“１”になると、ＦＦ３がリセットされ
て、Ｐチャネルトランジスタ６がオンし、また、信号ｄ
が“０”となりリセットが解除されるので、ＣＰＵＩ及
びＲＯＭ２が動作を再開する。
て、Ｐチャネルトランジスタ６がオンし、また、信号ｄ
が“０”となりリセットが解除されるので、ＣＰＵＩ及
びＲＯＭ２が動作を再開する。
この時、ＣＰＵ１に内蔵されているプログラムカウンタ
からはリセットアドレスが出力され、プログラムのリセ
ットアドレスから実行が開始される。
からはリセットアドレスが出力され、プログラムのリセ
ットアドレスから実行が開始される。
リセット人力が一旦“１”になって、その後“０”にな
った場合（パワーオンリセット時）も、リセットアドレ
スから実行が開始されるので、プログラムでＦＦ４の出
力をテストすることにより、パワーダウンモードからの
復帰か否かを判別できる。 ・第４図は上記説明をタ
イミングチャートにまとめたものである。
った場合（パワーオンリセット時）も、リセットアドレ
スから実行が開始されるので、プログラムでＦＦ４の出
力をテストすることにより、パワーダウンモードからの
復帰か否かを判別できる。 ・第４図は上記説明をタ
イミングチャートにまとめたものである。
従来のマイコンでは、モード切替命令がプログラム中の
どこのアドレスで実行されたかによらず、通常動作モー
ドへの復帰時のプログラム実行開始アドレスはリセット
アドレスに固定されていた。
どこのアドレスで実行されたかによらず、通常動作モー
ドへの復帰時のプログラム実行開始アドレスはリセット
アドレスに固定されていた。
そのため、プログラム作成の自由度が著しく制限される
という欠点があった。
という欠点があった。
この発明は、上記のような従来のものの問題点に鑑みて
なされたもので、パワーダウンモードからの復帰時に、
以前の実行アドレスに直ちに戻ることができるマイクロ
コンピュータを提供せんとするものである。
なされたもので、パワーダウンモードからの復帰時に、
以前の実行アドレスに直ちに戻ることができるマイクロ
コンピュータを提供せんとするものである。
この発明に係るマイコンは、モード切替命令実行時、プ
ログラムカウンタの内容をスタックに退避し、パワーダ
ウンの間、プログラムスタックレジスタの内容を保存す
るようにし、復帰時には、そのスタックレジスタの内容
をプログラムカウンタにロードするように構成したもの
である。
ログラムカウンタの内容をスタックに退避し、パワーダ
ウンの間、プログラムスタックレジスタの内容を保存す
るようにし、復帰時には、そのスタックレジスタの内容
をプログラムカウンタにロードするように構成したもの
である。
この発明においては、モード切替命令実行時、プログラ
ムカウンタの内容をスタックに退避し、パワーダウンの
間、プログラムスタックレジスタの内容を保存するよう
にし、復帰時に、そのスタックレジスタの内容をプログ
ラムカウンタにロードするように構成しているから、パ
ワーダウンモードが解除されると、パワーダウンモード
に入る直前の実行アドレスに直ちに復帰できる。
ムカウンタの内容をスタックに退避し、パワーダウンの
間、プログラムスタックレジスタの内容を保存するよう
にし、復帰時に、そのスタックレジスタの内容をプログ
ラムカウンタにロードするように構成しているから、パ
ワーダウンモードが解除されると、パワーダウンモード
に入る直前の実行アドレスに直ちに復帰できる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるマイクロコンピュー
タを示し、この第１図では特にプログラムカウンタスタ
ックメモリ領域として、専用のレジスタをもっているも
のを示す。
タを示し、この第１図では特にプログラムカウンタスタ
ックメモリ領域として、専用のレジスタをもっているも
のを示す。
第１図では、従来例である第３図のＣＰＵＩに内蔵され
たプログラムカウンタ部分のみを示しており、その他の
部分については従来例と全く同じである０図中、１０は
プログラムカウンタ、１１はスタックレジスタ、１２は
スタックレジスタ書込み・読出し回路、１３はスタック
レベルデコーダ、１４はスタックレジスタのレベルを指
示するスタックポインタを示す。
たプログラムカウンタ部分のみを示しており、その他の
部分については従来例と全く同じである０図中、１０は
プログラムカウンタ、１１はスタックレジスタ、１２は
スタックレジスタ書込み・読出し回路、１３はスタック
レベルデコーダ、１４はスタックレジスタのレベルを指
示するスタックポインタを示す。
このスタックレジスタ１１及びスタックポインタ１４の
電源はオフされることがない。またプログラムカウンタ
１０とスタックレジスタ書込み読出し回路１２との間の
図示しない回路により、電源供給停止直前にプログラム
カウンタの内容をスタックレジスタに退避さ仁るパワー
ダウン退避手段３０及び電源供給再開時に上記スタック
レジスタの内容をプログラムカウンタにロードする復帰
ロード手段４０が構成されている。
電源はオフされることがない。またプログラムカウンタ
１０とスタックレジスタ書込み読出し回路１２との間の
図示しない回路により、電源供給停止直前にプログラム
カウンタの内容をスタックレジスタに退避さ仁るパワー
ダウン退避手段３０及び電源供給再開時に上記スタック
レジスタの内容をプログラムカウンタにロードする復帰
ロード手段４０が構成されている。
次に動作について説明する。第１図の回路ブロックは、
モード切替命令実行時、サブルーチンコール命令のよう
にプログラムカウンタの内容をスタックレジスタ１１に
退避させ、また、復帰時、リターン命令のようにそのス
タックレジスタの内容をプログラムカウンタにロードす
る機能を持っている。先ずプログラムの実行が進行しプ
ログラム中に含まれたモード切替命令が実行されると、
第３図の信号ａが１ゞとなり、ＦＦ３がセットされ、Ｐ
チャネルトランジスタ６がオフされる。
モード切替命令実行時、サブルーチンコール命令のよう
にプログラムカウンタの内容をスタックレジスタ１１に
退避させ、また、復帰時、リターン命令のようにそのス
タックレジスタの内容をプログラムカウンタにロードす
る機能を持っている。先ずプログラムの実行が進行しプ
ログラム中に含まれたモード切替命令が実行されると、
第３図の信号ａが１ゞとなり、ＦＦ３がセットされ、Ｐ
チャネルトランジスタ６がオフされる。
このため電源供給が停止されプログラムの実行が停止さ
れる。この電源供給を停止する直前にはパワーダウン退
避手段３０によりプログラムカウンタ１０の内容がスタ
ックレジスタ１１にハード的かつ自動的に退避される。
れる。この電源供給を停止する直前にはパワーダウン退
避手段３０によりプログラムカウンタ１０の内容がスタ
ックレジスタ１１にハード的かつ自動的に退避される。
第１図において、スタックレジスタ１１及びスタックポ
インタ１４の電源はパワーダウンモード時においてもオ
フされることがない、また、信号りが１”になることに
より、スタックレベルデコーダ１３は休止状態となり、
スタックレジスタ１１の内容は保存される。
インタ１４の電源はパワーダウンモード時においてもオ
フされることがない、また、信号りが１”になることに
より、スタックレベルデコーダ１３は休止状態となり、
スタックレジスタ１１の内容は保存される。
次に復帰時、即ち復帰入力を“Ｈ”としたときにはその
スタックレジスタ１１の内容は復帰ロード手段４０によ
りプログラムカウンタにハード的かつ自動的にロードさ
れるので、プログラム中の以前の実行アドレスより直ち
に実行を再開始することができる。
スタックレジスタ１１の内容は復帰ロード手段４０によ
りプログラムカウンタにハード的かつ自動的にロードさ
れるので、プログラム中の以前の実行アドレスより直ち
に実行を再開始することができる。
第２図はスタックレジスタ１１の内部構成を示す図で、
３１．・・・、Ｓｎはスタックのレベルを示す、スタッ
クレジスタは一触に、プログラムカウンタの内容を複数
個記憶できるように、いくつかのレベルを持っている。
３１．・・・、Ｓｎはスタックのレベルを示す、スタッ
クレジスタは一触に、プログラムカウンタの内容を複数
個記憶できるように、いくつかのレベルを持っている。
従って、このレベルの１つを指示するために、スタック
ポインタと呼ばれる回路が必要となる。スタックポイン
タの内容は、プログラムカウンタの内容を退避、復帰さ
せる時、自動的に各々“１”ずつ増減される。
ポインタと呼ばれる回路が必要となる。スタックポイン
タの内容は、プログラムカウンタの内容を退避、復帰さ
せる時、自動的に各々“１”ずつ増減される。
なお上記実施例では、スタックメモリ領域として専用の
レジスタを持っているマイコンの場合についてのみ説明
したが、ＲＡＭ （データメモリ）の一部をスタックメ
モリ領域として使用するマイコンであってもよく、この
場合にはパワーダウンモード時、ＲＡＭの内容は当然保
存されているので、復帰時、スタックメモリ領域の内容
をプログラムカウンタにロードするような回路構成とす
れば、上記実施例と同等の機能を実現できる。
レジスタを持っているマイコンの場合についてのみ説明
したが、ＲＡＭ （データメモリ）の一部をスタックメ
モリ領域として使用するマイコンであってもよく、この
場合にはパワーダウンモード時、ＲＡＭの内容は当然保
存されているので、復帰時、スタックメモリ領域の内容
をプログラムカウンタにロードするような回路構成とす
れば、上記実施例と同等の機能を実現できる。
以上のように、この発明に係るマイクロコンピュータに
よれば、パワーダウンモードへの切替時にプログラムカ
ウンタの内容をスタックに退避させ、復帰時それを戻す
ようにしたので、復帰に伴って以前の実行アドレスに直
ちに戻ることができ、プログラム作成の自由度が増大し
、かつ動作の再開が早くなるという効果がある。
よれば、パワーダウンモードへの切替時にプログラムカ
ウンタの内容をスタックに退避させ、復帰時それを戻す
ようにしたので、復帰に伴って以前の実行アドレスに直
ちに戻ることができ、プログラム作成の自由度が増大し
、かつ動作の再開が早くなるという効果がある。
第１図は発明の一実施例によるマイクロコンビ二一夕の
プログラムカウンタ部分のみを示した回路図、第２図は
スタックレジスタの内部構成を示す図、第３図は従来例
によるマイクロコンピュータの回路図、第４図は第３図
のマイクロコンピュータの動作を示すタイミング図であ
る。 図において、７・・・ＲＡＭ （データメモリ）、１１
・・・スタックレジスタ、１４・・・スタックポインタ
、３．４・・・Ｒ３−フリップフロップ、５・・・２人
力ＯＲゲート、６・・・Ｐチャネルトランジスタ（電源
供給用スイッチトランジスタ）、８・・・ＲＡＭアドレ
スデコーダ、１３・・・スタックレベルデコーダ、１０
・・・プログラムカウンタ、２０・・・電源供給制御手
段、３０・・・パワーダウン退避手段、４０・・・復帰
ロード手段。 なお図中同一符号は同−又は相当部分を示す。
プログラムカウンタ部分のみを示した回路図、第２図は
スタックレジスタの内部構成を示す図、第３図は従来例
によるマイクロコンピュータの回路図、第４図は第３図
のマイクロコンピュータの動作を示すタイミング図であ
る。 図において、７・・・ＲＡＭ （データメモリ）、１１
・・・スタックレジスタ、１４・・・スタックポインタ
、３．４・・・Ｒ３−フリップフロップ、５・・・２人
力ＯＲゲート、６・・・Ｐチャネルトランジスタ（電源
供給用スイッチトランジスタ）、８・・・ＲＡＭアドレ
スデコーダ、１３・・・スタックレベルデコーダ、１０
・・・プログラムカウンタ、２０・・・電源供給制御手
段、３０・・・パワーダウン退避手段、４０・・・復帰
ロード手段。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）それ自身を除くマイクロコンピュータの大部分の
回路への電源供給を停止する電源供給制御手段と、 該電源供給停止時にも電源が供給されるデータメモリと
を備えたマイクロコンピュータにおいて、上記電源供給
停止時にも電源が供給される、スタックレジスタ及びス
タックポインタと、 上記電源供給の停止の直前にプログラムカウンタの内容
を上記スタックレジスタに退避させるパワーダウン退避
手段と、 電源供給の再開時に上記スタックレジスタの内容をプロ
グラムカウンタにロードする復帰ロード手段とを備えた
ことを特徴とするマイクロコンピュータ。 - （２）上記電源供給制御手段は、 モード切替命令実行時にパワーダウン用制御信号を出力
するＣＰＵと、 上記パワーダウン用制御信号によりセット状態となるフ
リップフロップと、 該フリップフロップ出力により電源供給をオフする電源
供給用スイッチトランジスタとにより構成されることを
特徴とする特許請求の範囲第１項記載のマイクロコンピ
ュータ。 - （３）上記スタックレジスタは、上記データメモリの一
部に割当てられたスタックメモリ領域であることを特徴
とする特許請求の範囲第１項または第２項記載のマイク
ロコンピュータ。 - （４）上記電源供給の再開は、外部からの復帰信号によ
り上記フリップフロップをリセットして行うことを特徴
とする特許請求の範囲第２項または第３項記載のマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039661A JPS63314666A (ja) | 1987-02-23 | 1987-02-23 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039661A JPS63314666A (ja) | 1987-02-23 | 1987-02-23 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63314666A true JPS63314666A (ja) | 1988-12-22 |
Family
ID=12559267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039661A Pending JPS63314666A (ja) | 1987-02-23 | 1987-02-23 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63314666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138715A (ja) * | 1989-10-25 | 1991-06-13 | Fujitsu Ltd | 電源制御方法 |
| JP2005011166A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 情報処理装置 |
| JP2006350930A (ja) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路及び情報処理装置 |
-
1987
- 1987-02-23 JP JP62039661A patent/JPS63314666A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138715A (ja) * | 1989-10-25 | 1991-06-13 | Fujitsu Ltd | 電源制御方法 |
| JP2005011166A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 情報処理装置 |
| US8122233B2 (en) | 2003-06-20 | 2012-02-21 | Renesas Electronics Corporation | Information processing device |
| US8484448B2 (en) | 2003-06-20 | 2013-07-09 | Renesas Electronics Corporation | Information processing device |
| JP2006350930A (ja) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路及び情報処理装置 |
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