JP3411396B2 - コンピュータシステム - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピューターシステム
の省電力機構に関するものである。 【０００２】 【従来の技術】近年ノートブックコンピュータに代表さ
れる携帯型コンピュータの普及がめざましい。これら携
帯型コンピュータは一般的に、ＡＣ電源から電力を取る
ことが困難な場所においても使用が可能なように、コン
ピュータ内にバッテリーを備え、該バッテリーによって
も所定の時間は駆動が可能な構造を備えている。 【０００３】携帯性の点からバッテリーのサイズおよび
重量には制限があるので、バッテリー寿命延長のため
に、システムの消費電力を低下する技術が重要になって
きている。 【０００４】システムの消費電力低減方法として現在も
っとも多く用いられているのは、ＣＰＵもしくは専用の
ＩＣが、各デバイスの動作状態を監視し、非使用デバイ
スに対して制御信号を送り低消費電力状態とする手法で
ある。 【０００５】ＣＰＵや周辺回路の非使用状態を検知する
手段は、数多くのものが考案されている。 【０００６】ＣＰＵのアイドル状態を特定する方法とし
ては、ＣＰＵ自身が外部入力装置からの非入力時間を計
測する方法や、キー入力待ち割り込みの発生頻度を計測
する方法（特開平４−１２５７１８）、また専用ハード
ウェアを設けて、アイドル命令発生頻度（特開平４−３
１１２３０）やアドレスバスの変化パターン（特開平５
−２８２０８２）を監視する方法などが考案され、実用
化されている。 【０００７】周辺回路に関してはシステムＢＩＯＳに省
電用ルーチンを組み込み、通常は休止状態、使用時にの
み動作状態とする使い方が一般的である。 【０００８】アイドル状態であることが特定されたと
き、ＣＰＵを低消費電力化する手法として従来一般的に
用いられているのは、割り込み待機命令を使用する方法
である。割り込み待機命令は、最近ではほとんどのＣＰ
Ｕにサポートされており、ＨＬＴ・ＳＴＯＰ・ＷＡＩＴ
等のニーモニックによって表される。 【０００９】割り込み待機命令が発せられるとＣＰＵは
命令の実行を停止し、割り込み待機ループ状態への移行
を行う。この間ＣＰＵは外部デバイスに対してアクセス
をいっさい行われないため、システムで消費される電力
は低減される。 【００１０】また周辺のコントロールＩＣも同様な低消
費電力モードを備えたものが市販されている。 【００１１】 【発明が解決しようとする課題】非使用デバイスを割り
込み待機状態等のソフトウェア的な低消費電力モードへ
移行させる従来の省電方法においては、システム消費電
力は通常動作時に比べて削減されるものの、その低減さ
れる割合はせいぜい数割であり、システムは低消費電力
状態においても、依然として多くの不要な電力消費を行
っている。 【００１２】なぜなら低消費電力状態においても各デバ
イスに対するクロック信号の供給は継続されており、こ
のクロック信号によってデバイス内の多くの素子が動作
を行い、電力の消費を続けているからである。 【００１３】近年、コンピュータシステム内デバイスの
大部分はＭＯＳで構成されたスタティック素子が用いら
れている。したがってその消費電力は動作クロック信号
の周波数に比例し、周波数ゼロの状態においてはＣＰＵ
は最後に動作を行った状態を維持したまま、その消費電
力はリーク電流等によるごく僅かなものだけとなる。 【００１４】 【課題を解決するための手段】上記課題を解決するため
に本発明のコンピュータシステムは、コンピュータシス
テム内各デバイスの動作状態を監視する手段を備え、ま
た各々のクロック信号生成回路はシステムからの制御信
号によりクロック信号出力制御および発振制御を個別に
行う機能を備え、現在使用されていないデバイスが検知
された場合、該デバイスに対応するクロック生成回路を
クロック信号出力停止状態もしくは発振停止状態に移行
させ、消費電力の低減をはかることを特徴とする。 【００１５】 【作用】システム動作中ＣＰＵのアイドル状態が検知さ
れた時のように、低消費電力状態移行および通常状態復
帰が、発振安定時間に比して同等かそれ以下のごく短時
間で行われる必要がある場合、システムはクロック信号
生成回路に対してクロック信号出力停止の制御信号を発
し、クロック信号の論理レベルを固定することで消費電
力の低減をはかる。 【００１６】またスイッチオン・オフ制御のように時間
的制約が少ない場合、システムはさらに発振停止の制御
信号を生成回路に対して送り、発振を停止させることで
さらなる消費電力の低減を実現する。 【００１７】 【実施例】本発明の基本構成を図１に示す。図１におい
て１０１はＣＰＵを、１０２は周辺回路を、１０３およ
び１０４はクロック信号生成回路を、φｃｎｔＡおよび
φｃｎｔＢは制御信号を、φｃｌｋＡおよびφｃｌｋＢ
はクロック信号を、φｂｕｓはバス信号群をそれぞれ示
す。 【００１８】ＣＰＵ１０１は所定の動作を行うかたわら
システムの動作状態を監視し、ＣＰＵ１０１自身もしく
は周辺回路１０２が非動作状態であることを検知する
と、それぞれのクロック信号生成回路１０３もしくは１
０４に対し、制御信号φｃｎｔＡもしくはφｃｎｔＢを
送り、非使用デバイスに対するクロック信号を供給停止
状態もしくは発振停止状態とする制御を行う。 【００１９】なお図１の例ではクロック生成回路が２個
のシステムを考えているが、この個数は１個であって
も、またもっと多数であっても考え方は同様である。ま
た図１の例ではＣＰＵ自身がシステムの動作状態を監視
する構造であるが、その役割を担う専用のデバイスを設
けることも可能である。 【００２０】クロック信号生成回路１０３および１０４
は、システムからの制御信号φｃｎｔＡおよびφｃｎｔ
Ｂにより、発振制御および出力制御が別個に可能であ
り、したがってクロック信号φｃｌｋＡおよびφｃｌｋ
Ｂの出力を行っている状態、発振を継続させながら信号
出力を停止している状態、および発振を停止している状
態の３種の状態を取ることが可能な構造を備えている。 【００２１】クロック信号生成回路のブロック図を図２
に示す。図２において２０１は発振回路を、２０２は波
形整形回路を、２０３は発振制御回路を、２０４はハイ
インピーダンス保護回路を、２０５は同期回路を、２０
６は出力選択回路を、φｃｎｔ１およびφｃｎｔ２は制
御信号を、φｃｌｋ１は原クロック信号を、φｃｌｋ２
は出力クロック信号をそれぞれ示す。 【００２２】φｃｎｔ１はクロック信号出力制御信号で
あり、該信号の論理レベル変化によりクロック信号φｃ
ｌｋ２出力停止および再開の制御が可能である。該制御
は出力選択回路２０６において原クロック信号φｃｌｋ
１の出力が禁止されることによって行われ、出力停止状
態においてクロック信号は一定論理レベルに固定され
る。 【００２３】図２に示すように制御信号φｃｎｔ１を原
クロック信号φｃｌｋ１に同期させた制御信号φｃｌｋ
１’によってクロック信号出力停止制御を行うことによ
り、出力停止および再開は常に一定のクロック信号位相
で行われ、信号幅保存が保証された安全な状態移行制御
が可能になる。 【００２４】近年、ＣＰＵや各種コントロールＩＣ等の
コンピュータシステム内デバイスの大部分はＭＯＳで構
成されたスタティック素子が用いられている。したがっ
てその消費電力は駆動クロック信号の周波数に比例し、
クロック信号の供給が停止された状態において、デバイ
スの消費電力はリーク電流等によるごく僅かなものに抑
えられる。 【００２５】またスタティックデバイスにおいては、電
源の供給が行われていれば、クロック信号の供給が停止
された時点における情報を保存し続けるので、クロック
信号供給停止に際して、特別な情報待避作業は一切必要
がない。 【００２６】クロック信号出力停止制御においては出力
停止状態においても発振は継続されているので、出力再
開要請の制御信号により、直ちにクロック信号出力の再
開が可能であり、システムは余分な待ち時間なく動作を
再開できる。 【００２７】このようにクロック信号出力制御による省
電方法においては、従来行われてきたソフトウェアによ
る省電方法に比べて、低消費電力状態における消費電力
が大幅に削減され、また低消費電力状態への移行および
復帰もごく短時間で行われるため、頻度の高い有効な省
電制御が可能である。 【００２８】一方φｃｎｔ２は発振制御信号であり、該
信号の論理レベル変化により発振停止および再開の制御
が可能である。ハイインピーダンス保護回路２０４は、
発振停止時において発振回路出力レベルが不安定となる
ことで後段の回路に貫通電流が流れることを防止するた
めに設けており、発振制御信号φｃｎｔ２に連動して働
く構造である。 【００２９】上述したクロック信号出力停止制御におい
ては、出力停止時においても発振は連続して行われてい
るので、発振に要する電力消費は行われていた。低消費
電力状態においてさらに発振停止制御を行うことによっ
てシステム消費電力のいっそうの低減をはかることが可
能になる。 【００３０】しかしここで注意すべきことは水晶発振を
はじめ正帰還を利用した各種発振回路においては、発振
の立ち上がりから振幅安定までに多くの時間を要する点
である。例えば水晶発振回路においてこの時間は通常数
十ミリ秒であるが、これは命令処理速度がマイクロ秒単
位であるコンピュータシステムにおいては、非常に多大
な時間であるといえる。 【００３１】したがって低消費電力状態移行および通常
状態復帰が、この発振安定時間に比して同等かそれ以下
のごく短時間で行われる必要がある頻度の高い省電制御
に対しては、このような発振停止制御は使用できない。 【００３２】しかし一方、低消費電力状態移行および通
常状態復帰が、発振安定時間に比して大きな時間単位で
行われる省電制御に対しては、発振停止制御を前述のク
ロック出力停止制御と組み合わせて使用することで、大
きな省電効果が期待できる。 【００３３】システムの動作状態と、その時の各クロッ
ク信号に対する省電制御の例を表１に示す。表１の縦軸
はシステム動作状態を、横軸はクロック信号の種類を示
す。ここではシステム動作状態としてシステム動作、Ｆ
ＤＤ読み込み、キー入力待ち、システムオフの４種の状
態を、クロック信号の種類としてＣＰＵ用、時計用、表
示用、ＦＤＤ用の４種類を考えている。表中○はクロッ
ク信号供給状態を、△はクロック信号供給停止状態を、
×は発振停止状態をそれぞれ示す。 【００３４】例えばキー入力待ち状態でＣＰＵを低消費
電力状態にする場合、システムは次のキー入力後直ちに
動作を再開しなければならない。もしこの動作が十ミリ
秒単位で遅れた場合にはユーザーは明らかに不快感を感
じるであろうし、短いキー押打ではキー入力がされない
といったトラブルの原因にもなる。したがってこの際の
ＣＰＵ用クロックに対する省電制御は出力停止制御であ
る必要がある。 【００３５】一方システムのオン・オフ時の各種クロッ
ク信号やＦＤＤコントローラ用クロック信号など数百ミ
リ秒単位の遅れが許される省電制御においては発振停止
制御も併せて行うことでより大きな省電効果が得られ
る。 【００３６】また表１に示した時計用クロック等のよう
に常時供給が必要なクロック信号もあるので、このよう
なクロック信号発生回路に対しては消電力制御機構を付
加する必要はない。 【００３７】 【表１】 【００３８】このようにシステム状態に対応して、各ク
ロック生成回路にどのような省電制御を行うのかをあら
かじめＲＯＭ等に記憶しておき、制御前にこの情報を読
み出す構造とすることで、省電制御の種類を容易に決定
する事が可能となる。 【００３９】クロック信号生成回路の実際の回路図の例
を図３に示す。図３において３０１および３０２は水晶
発振用トランジスタを、３０３および３０４は波形整形
用トランジスタを、３０５および３０６および３０７は
制御用トランジスタを、３０８はインバータ回路を、３
０９は立ち上がりエッジ動作のデータタイプフリップフ
ロップ回路を、３１０はＡＮＤ回路を、３１１は水晶振
動子をそれぞれ示す。発振回路としてはＣＲ発振回路や
セラミック発振回路も存在するが、一般にコンピュータ
システムにおいては広い温度範囲で安定な発振が得られ
る水晶発振回路が多く用いられる。 【００４０】出力制御信号φｃｎｔ１の論理レベル変化
により、クロック信号φｃｌｋは信号出力状態と一定論
理レベル状態の２つの状態間の移行を行う。該制御はフ
リップフロップ回路３０９を通して原クロック信号に同
期された制御信号で行われるため、出力停止および再開
は常に一定のクロック信号位相で行われ、信号幅保存が
保証された安全な状態移行が可能である。 【００４１】発振停止制御信号φｃｎｔ２の論理レベル
変化により水晶振動子は発振停止および再開動作を行
う。発振停止時において波形整形用トランジスタ３０３
および３０４の入出力論理レベルが不安定となることを
さけるため、保護用トランジスタ３０６および３０７を
設け、これらは発振制御信号φｃｎｔ２に連動して働く
構造である。 【００４２】なお図３の例においては発振停止の制御と
して電源供給停止の手法を用いているが、他にも例えば
図４に示す入力レベルを強制的に固定する手法等もあ
る。図４において抵抗Ｒｃは制御用トランジスタ４０１
の寄生容量が発振に影響を及ぼすことを防止するための
保護抵抗である。また水晶以外の発振においても同様の
手法が可能である。図５にＣＲ発振回路の例を示す。 【００４３】以上述べてきたクロック信号生成回路を１
チップの集積回路とすることで、コンピュータシステム
の部品点数の削減およびさらなる消費電力の低減をはか
ることが可能になる。 【００４４】 【発明の効果】本発明のコンピューターシステムは、従
来のソフトウェアによる省電制御に比べてきわめて消費
電力の低い有効な省電制御が可能になり、バッテリー寿
命を延長させることが可能である。
の省電力機構に関するものである。 【０００２】 【従来の技術】近年ノートブックコンピュータに代表さ
れる携帯型コンピュータの普及がめざましい。これら携
帯型コンピュータは一般的に、ＡＣ電源から電力を取る
ことが困難な場所においても使用が可能なように、コン
ピュータ内にバッテリーを備え、該バッテリーによって
も所定の時間は駆動が可能な構造を備えている。 【０００３】携帯性の点からバッテリーのサイズおよび
重量には制限があるので、バッテリー寿命延長のため
に、システムの消費電力を低下する技術が重要になって
きている。 【０００４】システムの消費電力低減方法として現在も
っとも多く用いられているのは、ＣＰＵもしくは専用の
ＩＣが、各デバイスの動作状態を監視し、非使用デバイ
スに対して制御信号を送り低消費電力状態とする手法で
ある。 【０００５】ＣＰＵや周辺回路の非使用状態を検知する
手段は、数多くのものが考案されている。 【０００６】ＣＰＵのアイドル状態を特定する方法とし
ては、ＣＰＵ自身が外部入力装置からの非入力時間を計
測する方法や、キー入力待ち割り込みの発生頻度を計測
する方法（特開平４−１２５７１８）、また専用ハード
ウェアを設けて、アイドル命令発生頻度（特開平４−３
１１２３０）やアドレスバスの変化パターン（特開平５
−２８２０８２）を監視する方法などが考案され、実用
化されている。 【０００７】周辺回路に関してはシステムＢＩＯＳに省
電用ルーチンを組み込み、通常は休止状態、使用時にの
み動作状態とする使い方が一般的である。 【０００８】アイドル状態であることが特定されたと
き、ＣＰＵを低消費電力化する手法として従来一般的に
用いられているのは、割り込み待機命令を使用する方法
である。割り込み待機命令は、最近ではほとんどのＣＰ
Ｕにサポートされており、ＨＬＴ・ＳＴＯＰ・ＷＡＩＴ
等のニーモニックによって表される。 【０００９】割り込み待機命令が発せられるとＣＰＵは
命令の実行を停止し、割り込み待機ループ状態への移行
を行う。この間ＣＰＵは外部デバイスに対してアクセス
をいっさい行われないため、システムで消費される電力
は低減される。 【００１０】また周辺のコントロールＩＣも同様な低消
費電力モードを備えたものが市販されている。 【００１１】 【発明が解決しようとする課題】非使用デバイスを割り
込み待機状態等のソフトウェア的な低消費電力モードへ
移行させる従来の省電方法においては、システム消費電
力は通常動作時に比べて削減されるものの、その低減さ
れる割合はせいぜい数割であり、システムは低消費電力
状態においても、依然として多くの不要な電力消費を行
っている。 【００１２】なぜなら低消費電力状態においても各デバ
イスに対するクロック信号の供給は継続されており、こ
のクロック信号によってデバイス内の多くの素子が動作
を行い、電力の消費を続けているからである。 【００１３】近年、コンピュータシステム内デバイスの
大部分はＭＯＳで構成されたスタティック素子が用いら
れている。したがってその消費電力は動作クロック信号
の周波数に比例し、周波数ゼロの状態においてはＣＰＵ
は最後に動作を行った状態を維持したまま、その消費電
力はリーク電流等によるごく僅かなものだけとなる。 【００１４】 【課題を解決するための手段】上記課題を解決するため
に本発明のコンピュータシステムは、コンピュータシス
テム内各デバイスの動作状態を監視する手段を備え、ま
た各々のクロック信号生成回路はシステムからの制御信
号によりクロック信号出力制御および発振制御を個別に
行う機能を備え、現在使用されていないデバイスが検知
された場合、該デバイスに対応するクロック生成回路を
クロック信号出力停止状態もしくは発振停止状態に移行
させ、消費電力の低減をはかることを特徴とする。 【００１５】 【作用】システム動作中ＣＰＵのアイドル状態が検知さ
れた時のように、低消費電力状態移行および通常状態復
帰が、発振安定時間に比して同等かそれ以下のごく短時
間で行われる必要がある場合、システムはクロック信号
生成回路に対してクロック信号出力停止の制御信号を発
し、クロック信号の論理レベルを固定することで消費電
力の低減をはかる。 【００１６】またスイッチオン・オフ制御のように時間
的制約が少ない場合、システムはさらに発振停止の制御
信号を生成回路に対して送り、発振を停止させることで
さらなる消費電力の低減を実現する。 【００１７】 【実施例】本発明の基本構成を図１に示す。図１におい
て１０１はＣＰＵを、１０２は周辺回路を、１０３およ
び１０４はクロック信号生成回路を、φｃｎｔＡおよび
φｃｎｔＢは制御信号を、φｃｌｋＡおよびφｃｌｋＢ
はクロック信号を、φｂｕｓはバス信号群をそれぞれ示
す。 【００１８】ＣＰＵ１０１は所定の動作を行うかたわら
システムの動作状態を監視し、ＣＰＵ１０１自身もしく
は周辺回路１０２が非動作状態であることを検知する
と、それぞれのクロック信号生成回路１０３もしくは１
０４に対し、制御信号φｃｎｔＡもしくはφｃｎｔＢを
送り、非使用デバイスに対するクロック信号を供給停止
状態もしくは発振停止状態とする制御を行う。 【００１９】なお図１の例ではクロック生成回路が２個
のシステムを考えているが、この個数は１個であって
も、またもっと多数であっても考え方は同様である。ま
た図１の例ではＣＰＵ自身がシステムの動作状態を監視
する構造であるが、その役割を担う専用のデバイスを設
けることも可能である。 【００２０】クロック信号生成回路１０３および１０４
は、システムからの制御信号φｃｎｔＡおよびφｃｎｔ
Ｂにより、発振制御および出力制御が別個に可能であ
り、したがってクロック信号φｃｌｋＡおよびφｃｌｋ
Ｂの出力を行っている状態、発振を継続させながら信号
出力を停止している状態、および発振を停止している状
態の３種の状態を取ることが可能な構造を備えている。 【００２１】クロック信号生成回路のブロック図を図２
に示す。図２において２０１は発振回路を、２０２は波
形整形回路を、２０３は発振制御回路を、２０４はハイ
インピーダンス保護回路を、２０５は同期回路を、２０
６は出力選択回路を、φｃｎｔ１およびφｃｎｔ２は制
御信号を、φｃｌｋ１は原クロック信号を、φｃｌｋ２
は出力クロック信号をそれぞれ示す。 【００２２】φｃｎｔ１はクロック信号出力制御信号で
あり、該信号の論理レベル変化によりクロック信号φｃ
ｌｋ２出力停止および再開の制御が可能である。該制御
は出力選択回路２０６において原クロック信号φｃｌｋ
１の出力が禁止されることによって行われ、出力停止状
態においてクロック信号は一定論理レベルに固定され
る。 【００２３】図２に示すように制御信号φｃｎｔ１を原
クロック信号φｃｌｋ１に同期させた制御信号φｃｌｋ
１’によってクロック信号出力停止制御を行うことによ
り、出力停止および再開は常に一定のクロック信号位相
で行われ、信号幅保存が保証された安全な状態移行制御
が可能になる。 【００２４】近年、ＣＰＵや各種コントロールＩＣ等の
コンピュータシステム内デバイスの大部分はＭＯＳで構
成されたスタティック素子が用いられている。したがっ
てその消費電力は駆動クロック信号の周波数に比例し、
クロック信号の供給が停止された状態において、デバイ
スの消費電力はリーク電流等によるごく僅かなものに抑
えられる。 【００２５】またスタティックデバイスにおいては、電
源の供給が行われていれば、クロック信号の供給が停止
された時点における情報を保存し続けるので、クロック
信号供給停止に際して、特別な情報待避作業は一切必要
がない。 【００２６】クロック信号出力停止制御においては出力
停止状態においても発振は継続されているので、出力再
開要請の制御信号により、直ちにクロック信号出力の再
開が可能であり、システムは余分な待ち時間なく動作を
再開できる。 【００２７】このようにクロック信号出力制御による省
電方法においては、従来行われてきたソフトウェアによ
る省電方法に比べて、低消費電力状態における消費電力
が大幅に削減され、また低消費電力状態への移行および
復帰もごく短時間で行われるため、頻度の高い有効な省
電制御が可能である。 【００２８】一方φｃｎｔ２は発振制御信号であり、該
信号の論理レベル変化により発振停止および再開の制御
が可能である。ハイインピーダンス保護回路２０４は、
発振停止時において発振回路出力レベルが不安定となる
ことで後段の回路に貫通電流が流れることを防止するた
めに設けており、発振制御信号φｃｎｔ２に連動して働
く構造である。 【００２９】上述したクロック信号出力停止制御におい
ては、出力停止時においても発振は連続して行われてい
るので、発振に要する電力消費は行われていた。低消費
電力状態においてさらに発振停止制御を行うことによっ
てシステム消費電力のいっそうの低減をはかることが可
能になる。 【００３０】しかしここで注意すべきことは水晶発振を
はじめ正帰還を利用した各種発振回路においては、発振
の立ち上がりから振幅安定までに多くの時間を要する点
である。例えば水晶発振回路においてこの時間は通常数
十ミリ秒であるが、これは命令処理速度がマイクロ秒単
位であるコンピュータシステムにおいては、非常に多大
な時間であるといえる。 【００３１】したがって低消費電力状態移行および通常
状態復帰が、この発振安定時間に比して同等かそれ以下
のごく短時間で行われる必要がある頻度の高い省電制御
に対しては、このような発振停止制御は使用できない。 【００３２】しかし一方、低消費電力状態移行および通
常状態復帰が、発振安定時間に比して大きな時間単位で
行われる省電制御に対しては、発振停止制御を前述のク
ロック出力停止制御と組み合わせて使用することで、大
きな省電効果が期待できる。 【００３３】システムの動作状態と、その時の各クロッ
ク信号に対する省電制御の例を表１に示す。表１の縦軸
はシステム動作状態を、横軸はクロック信号の種類を示
す。ここではシステム動作状態としてシステム動作、Ｆ
ＤＤ読み込み、キー入力待ち、システムオフの４種の状
態を、クロック信号の種類としてＣＰＵ用、時計用、表
示用、ＦＤＤ用の４種類を考えている。表中○はクロッ
ク信号供給状態を、△はクロック信号供給停止状態を、
×は発振停止状態をそれぞれ示す。 【００３４】例えばキー入力待ち状態でＣＰＵを低消費
電力状態にする場合、システムは次のキー入力後直ちに
動作を再開しなければならない。もしこの動作が十ミリ
秒単位で遅れた場合にはユーザーは明らかに不快感を感
じるであろうし、短いキー押打ではキー入力がされない
といったトラブルの原因にもなる。したがってこの際の
ＣＰＵ用クロックに対する省電制御は出力停止制御であ
る必要がある。 【００３５】一方システムのオン・オフ時の各種クロッ
ク信号やＦＤＤコントローラ用クロック信号など数百ミ
リ秒単位の遅れが許される省電制御においては発振停止
制御も併せて行うことでより大きな省電効果が得られ
る。 【００３６】また表１に示した時計用クロック等のよう
に常時供給が必要なクロック信号もあるので、このよう
なクロック信号発生回路に対しては消電力制御機構を付
加する必要はない。 【００３７】 【表１】 【００３８】このようにシステム状態に対応して、各ク
ロック生成回路にどのような省電制御を行うのかをあら
かじめＲＯＭ等に記憶しておき、制御前にこの情報を読
み出す構造とすることで、省電制御の種類を容易に決定
する事が可能となる。 【００３９】クロック信号生成回路の実際の回路図の例
を図３に示す。図３において３０１および３０２は水晶
発振用トランジスタを、３０３および３０４は波形整形
用トランジスタを、３０５および３０６および３０７は
制御用トランジスタを、３０８はインバータ回路を、３
０９は立ち上がりエッジ動作のデータタイプフリップフ
ロップ回路を、３１０はＡＮＤ回路を、３１１は水晶振
動子をそれぞれ示す。発振回路としてはＣＲ発振回路や
セラミック発振回路も存在するが、一般にコンピュータ
システムにおいては広い温度範囲で安定な発振が得られ
る水晶発振回路が多く用いられる。 【００４０】出力制御信号φｃｎｔ１の論理レベル変化
により、クロック信号φｃｌｋは信号出力状態と一定論
理レベル状態の２つの状態間の移行を行う。該制御はフ
リップフロップ回路３０９を通して原クロック信号に同
期された制御信号で行われるため、出力停止および再開
は常に一定のクロック信号位相で行われ、信号幅保存が
保証された安全な状態移行が可能である。 【００４１】発振停止制御信号φｃｎｔ２の論理レベル
変化により水晶振動子は発振停止および再開動作を行
う。発振停止時において波形整形用トランジスタ３０３
および３０４の入出力論理レベルが不安定となることを
さけるため、保護用トランジスタ３０６および３０７を
設け、これらは発振制御信号φｃｎｔ２に連動して働く
構造である。 【００４２】なお図３の例においては発振停止の制御と
して電源供給停止の手法を用いているが、他にも例えば
図４に示す入力レベルを強制的に固定する手法等もあ
る。図４において抵抗Ｒｃは制御用トランジスタ４０１
の寄生容量が発振に影響を及ぼすことを防止するための
保護抵抗である。また水晶以外の発振においても同様の
手法が可能である。図５にＣＲ発振回路の例を示す。 【００４３】以上述べてきたクロック信号生成回路を１
チップの集積回路とすることで、コンピュータシステム
の部品点数の削減およびさらなる消費電力の低減をはか
ることが可能になる。 【００４４】 【発明の効果】本発明のコンピューターシステムは、従
来のソフトウェアによる省電制御に比べてきわめて消費
電力の低い有効な省電制御が可能になり、バッテリー寿
命を延長させることが可能である。
【図面の簡単な説明】
【図１】コンピュータシステムのブロック図である。
【図２】クロック信号生成回路のブロック図である。
【図３】クロック信号生成回路の実際の回路図の例であ
る。 【図４】発振停止制御回路の一例である。 【図５】ＣＲ発振回路の一例である。 【符号の説明】 １０１ ＣＰＵ １０２ 周辺回路 １０３、１０４ クロック生成回路 ２０１ 発振回路 ２０２ 波形整形回路 ２０３ 発振制御回路 ２０４ ハイインピーダンス保護回路 ２０５ 同期回路 ２０６ 出力選択回路 ３１１ 水晶振動子
る。 【図４】発振停止制御回路の一例である。 【図５】ＣＲ発振回路の一例である。 【符号の説明】 １０１ ＣＰＵ １０２ 周辺回路 １０３、１０４ クロック生成回路 ２０１ 発振回路 ２０２ 波形整形回路 ２０３ 発振制御回路 ２０４ ハイインピーダンス保護回路 ２０５ 同期回路 ２０６ 出力選択回路 ３１１ 水晶振動子
─────────────────────────────────────────────────────
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(56)参考文献 特開 昭58−58628（ＪＰ，Ａ)
特開 昭63−63204（ＪＰ，Ａ)
特開 平２−120919（ＪＰ，Ａ)
特開 昭58−205226（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 - 1/12
H03B 5/36
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数のデバイスと、発振回路を有して該
デバイスに対応するクロック信号を生成する複数のクロ
ック信号生成回路と、該複数のデバイスの動作状態を監
視する監視手段とを備え、該監視手段の監視結果に基づ
いて、各デバイスごとに、前記クロック信号生成回路
を、クロック信号出力状態、クロック信号出力停止状態
または発振停止状態とするコンピュータシステムにおい
て、デバイスの稼働状態から休止状態への遷移時間が、
クロック信号生成回路の発振安定時間と比較して同等以
下の場合に該デバイスの休止状態の間を前記クロック信
号出力停止状態にするとともに、デバイスの稼働状態か
ら休止状態への遷移時間が発振安定時間と比較して長い
場合には、該デバイスの休止状態の間を前記発振停止状
態にするコンピュータシステムであって、前記クロック
信号生成回路はハイインピーダンス保護回路を備え、発
振回路への電源供給を休止する手段よって発振回路を発
振停止状態へと移行する際に、前記保護回路を連動して
駆動させることにより、後段の回路に貫通電流が流れる
ことを防止することを特徴とするコンピュータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294694A JP3411396B2 (ja) | 1994-06-22 | 1994-06-22 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16294694A JP3411396B2 (ja) | 1994-06-22 | 1994-06-22 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086661A JPH086661A (ja) | 1996-01-12 |
| JP3411396B2 true JP3411396B2 (ja) | 2003-05-26 |
Family
ID=15764272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16294694A Expired - Fee Related JP3411396B2 (ja) | 1994-06-22 | 1994-06-22 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411396B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4659627B2 (ja) * | 2006-01-30 | 2011-03-30 | 富士通東芝モバイルコミュニケーションズ株式会社 | 電子機器 |
| US8601302B2 (en) * | 2009-06-22 | 2013-12-03 | Amazon Technologies, Inc. | Processor system in low power state retention mode with linear regulator off and switch regulator low in power management IC |
| JP6191881B2 (ja) * | 2014-10-20 | 2017-09-06 | カシオ計算機株式会社 | 電子機器及びその制御方法 |
-
1994
- 1994-06-22 JP JP16294694A patent/JP3411396B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH086661A (ja) | 1996-01-12 |
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