CN101953075A - 最小化集成电路装置中的功率消耗的电路和方法 - Google Patents

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Abstract

本发明公开了一种最小化集成装置中的功率消耗的方法。所述方法包括：提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率(1202)；将多个操作电压中的一者耦合到所述多个电路块中的每一电路块(1204)；借助于第一功率减小信号实现第一组电路块消耗的功率的减小(1206)；以及借助于第二功率减小信号实现第二组电路块消耗的功率的减小(1208)。还揭示一种用于最小化装置中的功率消耗的电路(100、200)。

Description

最小化集成电路装置中的功率消耗的电路和方法
技术领域
本发明主要涉及集成电路，且特定来说，涉及最小化集成电路(IC)装置中的功率消耗的电路和方法。
背景技术
可编程逻辑装置(PLD)是可由用户编程以实施用户定义的逻辑功能的一类集成电路。PLD常常在电子系统中使用，因为不同于定制硬连线逻辑电路或专用集成电路(ASIC)，PLD可在相对短的时间中编程，且可快速再编程以并入有对所实施逻辑功能的修改。主要的一类PLD称为可编程逻辑阵列(PLA)装置或可编程阵列逻辑(PAL)装置。早期的PLD包含：一组“与”门(AND gate)，其对两个或两个以上输入信号进行逻辑“与”运算以产生乘积项(P项)；以及一组“或”门，其对由“与”门产生的P项中的两者或两者以上进行逻辑“或”运算。“与”门通常形成为可编程连接的矩阵，其中每一列连接到PLD的输入引脚，且每一行形成传输到该组“或”门的P项。“或”门可为可编程的(即，每一P项可按可编程方式连接到若干不同“或”门输出中的一者)，在此情况下PLD称为PLA装置。或者，“或”门可为固定的(即，每一P项被指派给特定“或”门输出)，在此情况下PLD称为PAL装置。PLA和PAL装置的“与”门和“或”门实施以积和形式表示的逻辑功能。
在逻辑设计者实施的逻辑功能相对小时，PLA和PAL装置很受逻辑设计者欢迎。虽然PLA和PAL电路在PLD中常用，但其也可在任何其它类型的集成电路中使用，例如专用集成电路(ASIC)，其也具有固定硬件。然而，随着逻辑功能已变得越来越大且更复杂，逻辑设计者需要将两个或两个以上PLD耦合在一起以提供足够的逻辑容量。虽然此过程在开发和测试期间是容许的，但其增加了生产单元的成本和大小。由于产生了对具有越来越大的逻辑容量的PLD的需求，为了满足对较大容量的不断增加的需求，已开发具有越来越复杂的架构的PLD。一种流行的复杂PLD类型称为复杂可编程逻辑装置(CPLD)，其包含两个或两个以上功能块，所述功能块通过互连矩阵连接在一起且连接到输入/输出(I/O)模块，使得所述功能块中的每一者经由所述互连矩阵选择性地与I/O模块并与CPLD的其它功能块通信。
另一类型的PLD是现场可编程门阵列(FPGA)。在典型的FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(IOB)。CLB和IOB通过可编程路由资源的分级结构互连。这些CLB、IOB和可编程路由资源是通过通常从芯片外存储器将一配置位流加载到FPGA的配置存储器单元中来定制。对于这两种类型的可编程逻辑装置，装置的功能性皆由出于所述目的提供到装置的配置位流的配置数据位控制。
因为CPLD通常使用读出放大器技术和即使在静态时也汲取电流的其它电路，所以常规CPLD可能不必要地汲取电流。为了最小化电流，芯片设计者将内部EPROM位转移到内部锁存器，称为“配置位”。在位转移之后，使EPROM断电。然而，CPLD的其它电路仍汲取电流。此外，数字系统常常组合大量的具有不同电压配置的芯片(包含PLD)。举例来说，设计者必须使2.5V处理器与3.3V存储器(RAM和ROM)以及5V总线和多个外围芯片介接。因此，CPLD可能需要多个内部电压。
因此，需要一种最小化集成电路装置中的功率消耗的改进的电路和方法。
发明内容
本发明揭示一种最小化装置中的功率消耗的方法。所述方法包括：提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；将多个操作电压中的一者耦合到所述多个电路块中的每一电路块；借助于第一功率减小信号实现第一组电路块消耗的功率的减小；以及借助于第二功率减小信号实现第二组电路块消耗的功率的减小。
根据替代实施例，一种最小化装置中的功率消耗的方法包括：提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；产生多个功率控制信号，每一功率控制信号控制多个操作电压中的一操作电压；将多个操作电压中的第一操作电压耦合到第一组电路块中的每一电路块；将所述多个操作电压中的第二操作电压耦合到第二组电路块中的每一电路块；以及停用所述第二组电路块中的每一电路块的至少一部分。
本发明还揭示一种用于最小化装置中的功率消耗的电路。所述电路包括：多个电路块，其具有用于执行逻辑功能的电路，其中每一电路块在静态状态中消耗功率；多个操作电压，其中所述多个电路块中的每一电路块适于接收所述多个操作电压中的操作电压；以及功率控制电路，其耦合到所述多个电路块以用于将功率控制信号耦合到所述多个电路块中的每一电路块。
附图说明
图1是根据本发明实施例的最小化具有可编程逻辑的装置中的功率消耗的电路的框图；
图2是根据本发明替代实施例的最小化具有可编程逻辑的装置中的功率消耗的电路的框图；
图3是根据本发明实施例的最小化CPLD的多个功能块的AND阵列中的功率消耗的电路的框图；
图4是根据本发明实施例的最小化CPLD的多个功能块的宏单元中的功率消耗的电路的框图；
图5是根据本发明实施例的最小化耦合到CPLD的多个功能块的输入/输出块中的功率消耗的电路的框图；
图6是根据本发明替代实施例的最小化耦合到CPLD的多个功能块的输入/输出块中的功率消耗的电路的框图；
图7是根据本发明实施例的现场可编程门阵列的框图；
图8是根据本发明实施例的图7的现场可编程门阵列的可配置逻辑元件的框图；
图9是根据本发明实施例的响应于功率消耗启用信号而选择输入的启用电路的框图；
图10是根据本发明替代实施例的响应于功率消耗启用信号而选择输入的启用电路的框图；
图11是根据本发明实施例的用于在输入/输出块处选择输入信号的电路的框图；
图12是示出根据本发明实施例的最小化具有可编程逻辑的装置中的功率消耗的方法的流程图；以及
图13是示出根据本发明替代实施例的最小化具有可编程逻辑的装置中的功率消耗的方法的流程图。
具体实施方式
首先参见图1，示出根据本发明实施例的最小化具有可编程逻辑的装置中的功率消耗的电路的框图。应注意，虽然本文呈现的实例可使用特定细节(例如CPLD)来描述本发明的实施例，但所述技术和结构可在所述特征可为有用的任何集成电路或应用中使用。特定来说，图1的电路包含具有耦合到全局功能块104的多个输入/输出垫102的CPLD，所述全局功能块104可将时钟信号、输出启用以及设定/复位信号提供到CPLD的其余部分，且启用数据去往和来自CPLD的内部电路的路由。CPLD进一步包含多个功能块，其包含可编程逻辑块，以及将在下文更详细描述的功率控制电路110。功能块通过可编程互连阵列106连接在一起且连接到输入/输出块。可编程互连阵列包含许多多路复用器电路112，其各自包含若干可编程互连点(PIP)114。通常，在每一多路复用器电路112中，仅启用一个PIP 114。经启用的PIP选择提供到互连阵列的许多输入信号中的一者，且选定的输入信号被提供作为来自多路复用器电路112的输出信号。举例来说，PIP可由配置位流中的位启用。PLD还根据正对其执行的操作而具有不同的“模式”。特定协议允许可编程逻辑装置进入适当的模式。典型的PLD具有内部的配置存储器块，其指定可编程单元中的每一者将如何模仿用户的逻辑。在“编程”模式中，将配置位流提供到可编程逻辑装置外部或内部的非易失性存储器，例如只读存储器(ROM)(例如，可编程ROM(PROM)、可擦除PROM(EPROM)或电可擦除PROM(EEPROM))。通常通过指定每一地址的行地址和列地址来存取每一地址。在“启动”模式的系统加电期间，配置位被从非易失性存储器连续加载到配置逻辑块的静态随机存取存储器(SRAM)配置锁存器中。图1的电路的功能块中的每一者可具有共同配置。举例来说，功能块116包含：配置存储器118，其可包含易失性存储器120和/或非易失性存储器122；AND阵列124；以及宏单元126，其具有可编程逻辑。
AND阵列124和宏单元126各自包含用于执行逻辑功能的电路块，且尤其实现来自“与”门的选定输出的积和(SOP)。如下文将更详细描述，AND阵列包含用于从互连矩阵接收输入信号的一组输入线，以及用于将乘积项(P项)信号传输到宏单元的一组P项线。每一P项线使用可编程连接而连接到输入线，所述可编程连接允许输入信号中的两者或两者以上的逻辑“与”运算。每一宏单元包含“或”门，其可编程以接收在P项线上传输的P项信号中的一者或一者以上。每一宏单元的“或”门产生积和项，其传输到CPLD的I/O模块、经由互连矩阵反馈，或在特殊线上传输到邻近宏单元。功能块116还耦合到输入/输出块128。输入/输出块128也包含用于执行逻辑功能的电路块。类似地，功能块130耦合到输入/输出块132，功能块134耦合到输入/输出块136，功能块138耦合到输入/输出块140，功能块142耦合到输入/输出块144，且功能块146耦合到输入/输出块148。应注意，图1中呈现的实例仅代表一种可能布置，且大体上可使用功能块、I/O模块和其它电路的其它布置。
如图1的电路所示，给定的功率控制信号最小化给定功能块和对应的输入/输出块中的功率。举例来说，功率控制信号A(PC-A)经耦合以最小化功能块116和对应I/O块128中的功率消耗。如将参见图3到6更详细描述，功率控制信号可控制AND阵列124、宏单元126和输入/输出块128的特定部分。类似地，功率控制信号B(PC-B)经耦合以最小化功能块138和对应I/O块140中的功率消耗。相对比而言，如图2的电路中所示，可耦合给定的功率控制信号以控制给定类型的电路。举例来说，功率控制信号A经耦合以控制输入/输出电路，而功率控制信号B经耦合以控制功能块的宏单元。虽然如图2所示的功率控制信号耦合到所有的一般块，但第一功率控制信号可耦合到一般类型的电路的第一子组，例如输入/输出块，而第二功率控制信号可耦合到一般类型的电路的第二子组。虽然示出了将单一操作电压施加于图1和2的电路的每一功能块，但不同的操作电压可施加于功能块和I/O块内的不同电路块。举例来说，不同的操作电压可施加于针对给定功能块的I/O块、AND阵列和宏单元中的每一者。
现在参见图3，示出根据本发明实施例的最小化多个功能块的AND阵列中的功率消耗的电路的框图。如图3所示，AND阵列的一部分包含乘积项缓冲器302和304，其耦合到产生乘积项输出308的乘积项分配器306。关于乘积项缓冲器304更详细展示用于最小化功率消耗的电路。特定来说，读出放大器310经耦合以接收“与”门312的输出。如参看图7和8将更详细描述，功率控制启用电路314经耦合以接收多路复用器电路112的输出，功率控制启用电路314可耦合到“与”门312的输入。多路复用器112使得这些输出或接地信号能够输入到“与”门312。“与”门316也耦合以在第一输入处接收功率控制信号A(PC-A)且在第二输入处接收控制信号317。控制信号317可为启用信号，其可确立特定“与”门是否可用于由功率控制信号控制。也就是说，根据本发明实施例的功率管理包含允许特定电路选择性地参与断电模式的至少一个启用位，和触发所述断电模式的功率控制信号。在图3中，启用位由控制信号317展示且功率控制信号为信号PC-A。举例来说，控制信号可为存储将输入到“与”门的值的存储器元件，其包含作为配置位流的一部分下载的位。在其它实例中，例如外部源或驱动器的其它源可提供控制信号。“与”门316的输出耦合到反相器318，其控制晶体管320和晶体管322。特定来说，晶体管320耦合在晶体管324的栅极与接地之间。假定通过对于控制信号317施加逻辑“1”而启用乘积项缓冲器304以由功率控制信号控制，那么当PC-A变为低(即，从逻辑“1”到逻辑“0”)时，晶体管322断开，且“与”门316的经反转输出耦合到晶体管320的栅极。“与”门316的经反转输出(为逻辑“1”)接通晶体管320以将晶体管324的栅极拉到接地，从而断开耦合于电阻器326与电阻器328之间的晶体管且将电压VCC-A与读出放大器310隔离。也就是说，当信号PC-A为低时，电路通过防止从VCC-A到读出放大器的输入的路径中的电流流动且在“与”门312的输出处产生低输出来有效地减少乘积项缓冲器304中的功率消耗。也就是说，除了消除通过电阻器326和328的电流外，通过选择对功率控制启用电路314的接地输入，“与”门312的输出保持为低。应注意，虽然读出放大器310仍由VCC-A供电，但放大器中消耗的功率仅来自正常的晶体管泄漏电流，其是可忽略的。此外，当控制信号317设定为低时，乘积项缓冲器304仅在断电模式中操作。通过隔离读出放大器与功率信号，最小化了“与”门中的功率消耗，进而减少装置中的总体功率消耗。
现在参见图4，示出根据本发明实施例的最小化多个功能块的宏单元中的功率消耗的电路的框图。特定来说，功能块116的宏单元401包含“异或”(XOR)门402，其经耦合以接收从乘积项分配器306输出的乘积项308。“异或”门402的输出耦合到寄存器404的输入，寄存器404的输出耦合到多路复用器406。多路复用器406经耦合以接收“异或”门402的输出或“异或”门402的输出的经寄存版本。寄存器404的启用端还耦合到“与”门408，“与”门408在第一输入处接收功率控制信号PC-A，且接收启用控制信号410。“与”门的输出耦合到另一“与”门412的输入，“与”门412也经耦合以接收乘积项启用(PTE)信号。假定乘积项启用为高且启用控制信号410也为高，那么对寄存器404的启用输入取决于功率控制信号PC-A。多路复用器414经耦合以接收全局时钟信号(GLCK)和全局设定/复位(GSR)信号。多路复用器414的输出耦合到多路复用器415的输入和经反转输入，多路复用器415的输出通过缓冲器416耦合到寄存器404的时钟输入。如可见，多个功率控制信号耦合到对应功能块。通过如图4的电路所示将启用保持为低来停用寄存器404也最小化可编程逻辑装置中的功率消耗。
现在参见图5，示出根据本发明实施例的最小化耦合到多个功能块的输入/输出块中的功率消耗的电路的框图。特定来说，输入/输出块128包含“与”门502，其经耦合以接收多路复用器506的输出，多路复用器506接收多个全局启用(GE)信号和功率控制信号PC-A。“与”门502还接收功率控制启用信号510。“与”门502的输出耦合到三态缓冲器514的控制端子，三态缓冲器514经耦合以在其输入处接收来自宏单元的数据，且耦合到装置的输入/输出端子516。耦合到开关矩阵的第二缓冲器518也可耦合到三态缓冲器514的输出。通过停用三态缓冲器514，图5的电路也最小化可编程逻辑装置中的功率消耗。虽然示出了三态缓冲器，但是图5的电路中可采用其它类型的输出缓冲器或电路。举例来说，电路可使来自宏单元的输出数据与某种其它类型的输出缓冲器的输入去耦。输入/输出块132、138和142也分别最小化输入/输出引脚520、522和524的功率消耗。
现在参见图6，示出根据本发明替代实施例的最小化耦合到多个功能块的输入/输出块中的功率消耗的电路的框图。特定来说，来自输入/输出端子516的数据耦合到输入选择电路601。如参见图11将更详细描述，输入选择电路601使得能够针对电路的不同操作电压选择多个输入缓冲器中的一者。输入选择电路的输出耦合到功率控制启用电路314。“与”门604经耦合以接收功率控制信号PC-A和功率控制启用信号605。“与”门604的输出耦合到第二“与”门606，其也经耦合以接收系统内编程(ISP)控制信号。ISP控制信号使得能够耦合在输入/输出端子处接收的编程数据。“与”门606的输出耦合到晶体管608的栅极以用于使电源信号Vcc-A与功率控制电路耦合或去耦。因此，功率控制启用信号将控制耦合到输入/输出端子516的输入数据是否耦合到装置的其它部分，例如AND阵列。
因为多个功率信号中的不同功率信号耦合到图3到6的电路中的不同电路块，所以根据图1的实施例控制给定电路块中的功率使得能够控制接收多个不同操作电压Vcc-A到Vcc-d中的一者的电路块中的功率。也就是说，功率控制信号也可用以基于耦合到电路的操作电压而减少电路的功率消耗。虽然图3到6的电路被示出为最小化某些电路中的功率消耗，但根据本发明各种实施例也可最小化其它电路或电路的组合中的功率。类似地，虽然图3到6的功率控制电路的特定应用是基于正施加于如图1所示的功能块的功率控制信号，但在图3到6中也可根据图2的实施例施加功率控制信号，其中给定功率控制信号被施加于类似的电路块，例如输入/输出块。虽然图1到6的电路大体上借助于实例而示出CPLD，但用于最小化功率消耗的电路可在任一装置中采用。
现在参见图7，示出根据本发明实施例的现场可编程门阵列的框图。如上所述，高级FPGA可在阵列中包含若干不同类型的可编程逻辑块。举例来说，图7说明包含大量不同可编程片(programmable tile)的FPGA架构，所述片包含用于执行逻辑功能的电路。举例来说，可编程片可包含可编程逻辑，其包含多千兆位收发器(MGT 701)、可配置逻辑块(CLB 702)、随机存取存储器块(BRAM 703)、输入/输出块(IOB 704)、配置与计时逻辑(CONFIG/CLOCKS705)、数字信号处理块(DSP 706)、专用输入/输出块(I/O 707)(例如，配置端口和时钟端口)以及其它可编程逻辑708，例如数字时钟管理器、模/数转换器、系统监视逻辑等等。一些FPGA还包含专用处理器块(PROC 710)。
在一些FPGA中，每一可编程片包含可编程互连元件(INT 711)，其具有去往和来自每一邻近片中的对应互连元件的标准化连接。因此，可编程互连元件合起来实施所说明FPGA的可编程互连结构。可编程互连元件(INT 711)还包含去往和来自同一片内的可编程逻辑元件的连接，如图7的顶部处包含的实例所示。举例来说，CLB 702可包含可经编程以实施用户逻辑的可配置逻辑元件(CLE 712)，加上单一可编程互连元件(INT 711)。除了一个或一个以上可编程互连元件以外，BRAM 703还可包含BRAM逻辑元件(BRL 713)。通常，一片中包含的互连元件的数目取决于片的高度。在图示实施例中，BRAM片具有相当于四个CLB的高度，但也可使用其它数目(例如，五个)。除了适当数目的可编程互连元件以外，DSP片706还可包含DSP逻辑元件(DSPL714)。除了可编程互连元件(INT 711)的一个例项以外，IOB 704还可包含(例如)输入/输出逻辑元件(IOL 715)的两个例项。如所属领域的技术人员将了解，例如连接到I/O逻辑元件715的实际I/O垫通常并不局限于输入/输出逻辑元件715的区域。
在图示实施例中，裸片的中心附近的柱状区域(图7中以阴影示出)用于配置、时钟和其它控制逻辑。从此柱延伸的水平区域709用以在FPGA的宽度上分布时钟和配置信号。
利用图7说明的架构的一些FPGA包含额外逻辑块，所述额外逻辑块打破构成FPGA的一大部分的常规柱状结构。额外逻辑块可为可编程块和/或专用逻辑。举例来说，图7所示的处理器块PROC 710跨越CLB和BRAM的若干列。
应注意，图7仅意欲说明示范性FPGA架构。举例来说，一列中的逻辑块的数目、列的相对宽度、列的数目和次序、列中包含的逻辑块的类型、逻辑块的相对大小以及图7的顶部处包含的互连/逻辑实施方案完全是示范性的。举例来说，在实际的FPGA中，在CLB出现的每一处通常包含一个以上邻近的CLB列以促进用户逻辑的有效实施，但邻近CLB列的数目随着FPGA的总体大小而变化。如参见图8将更详细描述，也可在FPGA中采用功率控制信号来减少功率消耗。
现在参见图8，示出根据本发明实施例的图7的现场可编程门阵列的可配置逻辑元件的框图。特定来说，图8以简化形式说明图7的配置逻辑块702的可配置逻辑元件，其包含具有可编程逻辑的电路。在图8的实施例中，切片M 801包含四个查找表(LUTM)801A-801D，其各自由六个LUT数据输入端子A1-A6、B1-B6、C1-C6以及D1-D6驱动且各自提供两个LUT输出信号O5和O6。来自LUT 801A-801D的O6输出端子分别驱动切片输出端子A-D。LUT数据输入信号由FPGA互连结构经由可由可编程互连元件711实施的输入多路复用器供应，且LUT输出信号也供应到互连结构。切片M还包含：输出选择多路复用器811A-811D，其驱动输出端子AMUX-DMUX；多路复用器812A-812D，其驱动存储器元件802A-802D的数据输入端子；组合多路复用器816、818和819；弹跳多路复用器电路822-823；由反相器805和多路复用器806(共同提供输入时钟路径上的可选的反转)表示的电路；以及进位逻辑，包含多路复用器814A-814D、815A-815D、820-821和“异或”门813A-813D。所有这些元件如图8所示耦合在一起。在未针对图8说明的多路复用器展示选择输入的情况下，选择输入由配置存储器单元控制。也就是说，存储在配置存储器单元中的配置位流的配置位耦合到多路复用器的选择输入以选择对多路复用器的正确输入。为了清楚而从图8以及本文的其它选定图中省略了这些众所周知的配置存储器单元。在图示实施例中，每一存储器元件802A-802D可经编程以充当同步或异步触发器或锁存器。通过对同步/异步选择电路803编程而针对一切片中的所有四个存储器元件进行同步与异步功能性之间的选择。当存储器元件经编程以使得S/R(设定/复位)输入信号提供设定功能时，REV输入端子提供复位功能。当存储器元件经编程以使得S/R输入信号提供复位功能时，REV输入端子提供设定功能。存储器元件802A-802D由时钟信号CK计时，时钟信号CK可例如由全局时钟网络或由互连结构提供。
此些可编程存储器元件是FPGA设计技术中众所周知的。每一存储器元件802A-802D将经寄存的输出信号AQ-DQ提供到互连结构。因为每一LUT801A-801D提供两个输出信号O5和O6，所以LUT可经配置以充当具有五个共享输入信号(IN1-IN5)的两个5输入LUT，或充当具有输入信号IN1-IN6的一个6输入LUT。
在图8的实施例中，每一LUTM 801A-801D可在若干模式中的任一者中起作用。当在查找表模式中时，每一LUT具有六个数据输入信号IN1-IN6，其由FPGA互连结构经由输入多路复用器供应。基于信号IN1-IN6的值以可编程方式从配置存储器单元选择64个数据值中的一者。当在RAM模式中时，每一LUT充当单一64位RAM或具有共享寻址的两个32位RAM。RAM写入数据经由输入端子DI1(经由用于LUT 801A-801C的多路复用器817A-817C)供应到64位RAM，或经由输入端子DI1和DI2输入到两个32位RAM。LUT RAM中的RAM写入操作由来自多路复用器806的时钟信号CK和来自多路复用器807的写入启用信号WEN控制，多路复用器807可选择性地使时钟启用信号CE或写入启用信号WE通过。在移位寄存器模式中，每一LUT充当两个16位移位寄存器，或两个16位移位寄存器串联耦合以产生单一32位移位寄存器。经由输入端子DI1和DI2中的一者或两者提供移入信号。可经由LUT输出端子提供16位和32位移出信号，且也可较直接地经由LUT输出端子MC31提供32位移出信号。LUT 801A的32位移出信号MC31也可经由输出选择多路复用器811D和CLE输出端子DMUX提供到用于移位寄存器链接的一般互连结构。图8的电路还包含用于减少FPGA的可配置逻辑元件中的功率消耗的电路。特定来说，多路复用器823经耦合以在第一输入处接收时钟启用(CE)信号，且在第二输入处接收固定电压信号，例如VDD。“与”门826经耦合以在一个输入处接收功率控制信号，且在另一输入处接收功率控制启用信号。如果功率控制信号或功率控制启用信号为低，那么对时钟启用的输入保持为低，从而停用CLE的输出寄存器。图5和6的电路也可在图7的FPGA的输入/输出块中采用。本发明的具有可编程逻辑的装置和方法可根据图7和8的FPGA装置来实施，或在包含任一类型的具有可编程逻辑的集成电路的任一装置中实施。现在参见图9，示出根据本发明实施例的响应于启用信号而选择输入的启用电路的框图。每个输入/输出端子具有相关联的启用信号，其可基于作为配置位流的部分下载到装置的位而存储在存储器中。特定来说，功率控制启用电路314包含多路复用器902，其经耦合以接收包含一系列晶体管的反相器904的输出。耦合到反相器904的功率信号的第一p沟道晶体管经耦合以在其栅极处接收启用信号。p沟道晶体管908和n沟道晶体管910经耦合以在其栅极处接收输入信号，同时提供到接地的路径的n沟道晶体管912经耦合以接收经反转启用信号。多路复用器902还经耦合以在输入处接收接地信号，且由启用信号控制。因此，启用信号将控制是使输入信号通过还是使接地通过，如上文在图3和6中描述。举例来说，当PC-A为低时，晶体管906和912接通，且多路复用器的输入经选择以接收反相器904的输出。当PC-A为高时，通过反相器的路径被停用，且选择对多路复用器的接地输入。根据图10的替代实施例，反相器904的输出借助于由启用信号控制的通过晶体管1002而耦合到包含交叉耦合的反相器1004和1006的锁存器。在图10的实施例中，当PC-A为低时，晶体管906和912接通以产生反相器904的输出。当PC-A为高时，通过反相器的路径被停用，且输出由包含反相器1004和1006的锁存器保持。
现在参见图11，示出根据本发明实施例的用于在输入/输出块处选择输入信号的电路的框图。特定来说，多路复用器1102经耦合以从多个输入缓冲器接收输入。举例来说，第一输入缓冲器1104包含比较器，其经耦合以接收输入信号与参考电压信号Vref。第一输入缓冲器可产生参考电压信号，包含例如1.8伏(V)信号。第二输入缓冲器1106可包含产生例如3.3V或2.5V信号的高电压输入缓冲器。第三输入缓冲器908可包含产生例如1.8V信号的低电压输入缓冲器。最终，可使用施密特触发器电路1110来产生任一电压范围，例如3.3V、2.8V或1.5V，如此项技术中众所周知。多路复用器由控制信号1112控制，控制信号1112可由存储在例如存储器单元中的值或某个其它控制信号来控制。上拉/总线保持电路1114也耦合到输入/输出引脚1116。现在参见图12，流程图示出了根据本发明实施例的最小化装置中的功率消耗的方法。特定来说，在步骤1202处提供具有用于执行逻辑功能的电路的多个电路块，例如具有可编程逻辑的装置中的可编程逻辑电路块，其中每一电路块在静态状态中消耗功率。在步骤1204中将多个操作电压中的一者耦合到所述多个电路块中的每一电路块。在步骤1206处借助于第一功率减小信号来实现由第一组电路块消耗的功率的减小。在步骤1208处借助于第二功率减小信号来实现由第二组电路块消耗的功率的减小。可通过如上文参看图1到11所描述选择性地停用电路的部分来实现第一组和第二组电路块消耗的功率的减小。
最后，参见图13，流程图示出了根据本发明替代实施例的最小化装置中的功率消耗的方法。特定来说，在步骤1302处提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率。在步骤1304处产生多个功率控制信号，其中每一功率控制信号控制多个操作电压中的一操作电压。在步骤1306中将多个操作电压中的第一操作电压耦合到第一组电路块中的每一电路块。在步骤1306处将多个操作电压中的第二操作电压耦合到第二组电路块中的每一电路块。最终，在步骤1310处停用第二组功能块的每一电路块的至少一部分。图13的方法也可采用如上描述的图1到11的电路中的任一者，或使用任何其它合适电路。因此可了解，已描述最小化装置中的功率消耗的新的且新颖的电路和方法。所属领域的技术人员应了解，将发现许多并入有所揭示发明的替代物和均等物。因此，本发明不受前述实施例的限制，而是仅由所附权利要求书限制。

Claims (15)

1.一种最小化装置中的功率消耗的方法，所述方法包括：
提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；
将多个操作电压中的一者耦合到所述多个电路块中的每一电路块；
借助于第一功率减小信号实现第一组电路块消耗的功率的减小；以及
借助于第二功率减小信号实现第二组电路块消耗的功率的减小。
2.根据权利要求1所述的方法，其中实现第一组电路块和第二组电路块消耗的功率的减小包括实现在包括具有第一功能的电路块的第一组电路块中和在包括具有第二功能的电路块的第二组电路块中消耗的功率的减小。
3.根据权利要求1所述的方法，其中实现第一组电路块或第二组电路块消耗的功率的减小包括实现一组电路块消耗的功率的减小，所述组电路块各自来自由输入/输出块、乘积项缓冲器和具有可编程逻辑的电路的一部分组成的群组。
4.根据权利要求1所述的方法，其中提供具有用于执行逻辑功能的电路的多个电路块包括提供多个功能块。
5.根据权利要求4所述的方法，其中实现第一组电路块或第二组电路块消耗的功率的减小包括停用所述功能块的AND阵列。
6.根据权利要求4所述的方法，其中实现第一组电路块或第二组电路块消耗的功率的减小包括停用所述功能块的宏单元的输出。
7.根据权利要求1所述的方法，其中实现第一组电路块或第二组电路块消耗的功率的减小包括停用输入/输出块。
8.一种最小化装置中的功率消耗的方法，所述方法包括：
提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；
产生多个功率控制信号，每一功率控制信号控制施加于多个电路块的多个操作电压中的一操作电压；
将多个操作电压中的第一操作电压耦合到第一组电路块中的每一电路块；
将所述多个操作电压中的第二操作电压耦合到第二组电路块中的每一电路块；以及
停用所述第二组电路块中的每一电路块的至少一部分。
9.根据权利要求8所述的方法，其中停用所述第二组电路块中的每一电路块的至少一部分包括基于施加于电路块的操作电压来停用所述电路块的一部分。
10.根据权利要求8所述的方法，其进一步包括选择耦合到所述装置的输入/输出引脚的多个输入缓冲器中的一者。
11.一种用于最小化装置中的功率消耗的电路，所述电路包括：
多个电路块，其具有用于执行逻辑功能的电路，其中每一电路块在静态状态中消耗功率；
多个操作电压，其中所述多个电路块中的每一电路块适于接收所述多个操作电压中的操作电压；以及
功率控制电路，其耦合到所述多个电路块以用于将多个功率控制信号中的一者耦合到所述多个电路块中的每一电路块。
12.根据权利要求11所述的电路，其中所述多个电路块中的每一电路块包括功率控制启用电路。
13.根据权利要求12所述的电路，其中所述功率控制启用电路包括多路复用器，所述多路复用器经耦合以响应于所述多个功率控制信号中的功率控制信号而选择针对电路块的输入和固定输入中的一者。
14.根据权利要求13所述的电路，其进一步包括多个输入缓冲器，其中多路复用器经耦合以接收所述输入缓冲器中的每一者的输出和选择输入信号。
15.根据权利要求14所述的电路，其中所述选择输入信号包括可编程存储器元件。
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