JP2555884B2 - 半導体装置の動作方法及び半導体装置 - Google Patents
半導体装置の動作方法及び半導体装置Info
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- JP2555884B2 JP2555884B2 JP1094560A JP9456089A JP2555884B2 JP 2555884 B2 JP2555884 B2 JP 2555884B2 JP 1094560 A JP1094560 A JP 1094560A JP 9456089 A JP9456089 A JP 9456089A JP 2555884 B2 JP2555884 B2 JP 2555884B2
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- type well
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の動作方法及び半導体装置に関す
る。
る。
近年のMOSLSI用素子の微細化は電源電圧を5Vに保った
まま行なわれて来ている。しかしながら、設計ルールが
0.8μｍ以下になると、LDDなどの構造上の工夫をして
も、長期信頼性の理由から5Vを保つのは困難になって来
た。従って、電源電圧を下げる必要がある。
まま行なわれて来ている。しかしながら、設計ルールが
0.8μｍ以下になると、LDDなどの構造上の工夫をして
も、長期信頼性の理由から5Vを保つのは困難になって来
た。従って、電源電圧を下げる必要がある。
一方、MOSトランジスタのオン電流とオフ電流の比を
充分大きく取り、かつオフ電流を充分小さくするため
は、閾電圧は電源電圧にかかわりなく一定値（0.6V）
に設定する必要がある。このため、電源電圧が2V程度よ
りも低くなるようなMOS回路では、その動作速度は極端
に遅くなる。すなわち、設計ルールが0.25μｍ程度以下
では、長期信頼性の点から電源電圧は2V以下にする必要
があり、閾電圧を0.6Vに保つことを前提とすると、少な
くとも動作速度の観点からは微細化は何のメリトももた
らされないことになる。
充分大きく取り、かつオフ電流を充分小さくするため
は、閾電圧は電源電圧にかかわりなく一定値（0.6V）
に設定する必要がある。このため、電源電圧が2V程度よ
りも低くなるようなMOS回路では、その動作速度は極端
に遅くなる。すなわち、設計ルールが0.25μｍ程度以下
では、長期信頼性の点から電源電圧は2V以下にする必要
があり、閾電圧を0.6Vに保つことを前提とすると、少な
くとも動作速度の観点からは微細化は何のメリトももた
らされないことになる。
一般に、MOSトランジスタの閾電圧以下のドレイン電
流・ゲート電圧特性は、動作温度に依存する。すなわ
ち、低温にすればドレイン電流は僅かなゲート電圧の変
化でも急峻に変化する。従って、低温にすれば、閾電圧
を下げても充分大きなオン電流とオフ電流の比が得ら
れ、かつ充分小さなオフ電流が実現できる。すなわち、
低温では閾電圧を0.6V以下に設定することが可能であ
り、電源電圧も2V以下にしても動作速度は落ちず、さら
なる微細化による高性能化が期待できる。そこで、近
年、低温MOS−LSIの研究が盛んになって来ている。
流・ゲート電圧特性は、動作温度に依存する。すなわ
ち、低温にすればドレイン電流は僅かなゲート電圧の変
化でも急峻に変化する。従って、低温にすれば、閾電圧
を下げても充分大きなオン電流とオフ電流の比が得ら
れ、かつ充分小さなオフ電流が実現できる。すなわち、
低温では閾電圧を0.6V以下に設定することが可能であ
り、電源電圧も2V以下にしても動作速度は落ちず、さら
なる微細化による高性能化が期待できる。そこで、近
年、低温MOS−LSIの研究が盛んになって来ている。
従来の低温CMOS回路は、基本的には常温CMOS回路をそ
のまま利用しており、単に閾電圧を低温用に調節してい
るに過ぎない。すなわち、ｎチャネルMOSトランジスタ
のｐウェル及びｐチャネルMOSトランジスタのｎウェル
は、それぞれ接地電位及び電源電位に固定されており、
この状態で閾電圧が最適になるように、かつ短チャネル
効果が充分抑制されるように、チャネル幅の不純物濃度
分布を制御している。
のまま利用しており、単に閾電圧を低温用に調節してい
るに過ぎない。すなわち、ｎチャネルMOSトランジスタ
のｐウェル及びｐチャネルMOSトランジスタのｎウェル
は、それぞれ接地電位及び電源電位に固定されており、
この状態で閾電圧が最適になるように、かつ短チャネル
効果が充分抑制されるように、チャネル幅の不純物濃度
分布を制御している。
上述した従来の低温のCMOS回路では、ｎチャネルMOS
トランジスタのｐウェルはｎチャネルMOSのソースと同
じ接地電位に、ｐチャネルMOSトランジスタのｎウェル
はｐチャネルMOSトランジスタのソースと同じ電源電圧
に固定されている。
トランジスタのｐウェルはｎチャネルMOSのソースと同
じ接地電位に、ｐチャネルMOSトランジスタのｎウェル
はｐチャネルMOSトランジスタのソースと同じ電源電圧
に固定されている。
先に議論で明らかな様に、低温化に合わせて閾電圧を
低下させる必要がある。一般に、閾電圧以下でのlog（I
D−VG）特性の傾きは動作温度に逆比例するので、低温
にすると閾電圧は高くなる。従って、ｎ型ウェル、ｐ型
ウェルの電位が上述の様に固定されていると、単純には
チャネル部分の不純物濃度を下げて閾電圧を下げる必要
がある。
低下させる必要がある。一般に、閾電圧以下でのlog（I
D−VG）特性の傾きは動作温度に逆比例するので、低温
にすると閾電圧は高くなる。従って、ｎ型ウェル、ｐ型
ウェルの電位が上述の様に固定されていると、単純には
チャネル部分の不純物濃度を下げて閾電圧を下げる必要
がある。
しかしながら、短チャネルMOSトランジスタではウェ
ル不純物濃度を下げるとソース・ドレインからチャネル
部分に伸びる空乏層の影響が大きくなり、第４図に示す
様に、両側から延びる空乏層が干渉し合う様になる。こ
のため閾電圧のチャネル長依存性が出て来たり、パンチ
スルー電流が流れてしまうという問題点があった。
ル不純物濃度を下げるとソース・ドレインからチャネル
部分に伸びる空乏層の影響が大きくなり、第４図に示す
様に、両側から延びる空乏層が干渉し合う様になる。こ
のため閾電圧のチャネル長依存性が出て来たり、パンチ
スルー電流が流れてしまうという問題点があった。
本発明の半導体装置の動作方法は、ｐ型またはｎ型の
半導体基板にｐ型ウェルとｎ型ウェルとを設け、前記ｐ
型ウェル内にｎチャネルMOSトランジスタを設け、前記
ｎ型ウェル内にｐ型MOSトランジスタを設けてなる相補
型MOSトランジスタを有する半導体装置の、前記ｐ型ウ
ェルと該ｐ型ウェル内のｎ型ソース・ドレイン領域との
間で許容される順方向電流を与える第１の順方向電圧
と、前記ｎ型ウェルと該ｎ型ウェル内のｐ型ソース・ド
レイン領域との間で許容される順方向電流を与える第２
の順方向電圧との和よりも小さな電圧を電源電圧とし、
前記ｐ型ウェルを前記第１の順方向電圧よりも小さな電
圧にバイアスし、前記ｎ型ウェルを前記電源電圧から前
記第２の順方向電圧を引いた値よりも高い電圧にバイア
スして動作させることを特徴とする。
半導体基板にｐ型ウェルとｎ型ウェルとを設け、前記ｐ
型ウェル内にｎチャネルMOSトランジスタを設け、前記
ｎ型ウェル内にｐ型MOSトランジスタを設けてなる相補
型MOSトランジスタを有する半導体装置の、前記ｐ型ウ
ェルと該ｐ型ウェル内のｎ型ソース・ドレイン領域との
間で許容される順方向電流を与える第１の順方向電圧
と、前記ｎ型ウェルと該ｎ型ウェル内のｐ型ソース・ド
レイン領域との間で許容される順方向電流を与える第２
の順方向電圧との和よりも小さな電圧を電源電圧とし、
前記ｐ型ウェルを前記第１の順方向電圧よりも小さな電
圧にバイアスし、前記ｎ型ウェルを前記電源電圧から前
記第２の順方向電圧を引いた値よりも高い電圧にバイア
スして動作させることを特徴とする。
本発明の半導体装置は、ｐ型またはｎ型の半導体基板
の表面に設けられたｐ型ウェル及びｎ型ウェルと、前記
ｐ型ウェル内に設けられたｎチャネルMOSトランジスタ
及び高濃度ｐ型拡散層と、前記ｎ型ウェル内に設けられ
たｐチャネルMOSトランジスタ及び高濃度ｎ型拡散層
と、前記ｎ型拡散層と前記ｐ型拡散層とを電気的に接続
する配線と、前記半導体基板の裏面に形成される電極と
を含み、使用される温度において前記ｐ型ウェルとｎチ
ャネルMOSトランジスタのソース間で許容される順方向
電流を与える第１の電圧と、前記ｎ型ウェルとｐチャネ
ルMOSトランジスタのソース間で許容される順方向電流
を与える第２の電圧との和を越えない電源電圧を用い、
前記半導体基板とグランド間の電圧が第１の電圧より小
さくかつ基板と電源間の電圧が第２の電圧よりも小さく
なる様に前記半導体基板をバイアスさせて動作させるこ
とを特徴とする。
の表面に設けられたｐ型ウェル及びｎ型ウェルと、前記
ｐ型ウェル内に設けられたｎチャネルMOSトランジスタ
及び高濃度ｐ型拡散層と、前記ｎ型ウェル内に設けられ
たｐチャネルMOSトランジスタ及び高濃度ｎ型拡散層
と、前記ｎ型拡散層と前記ｐ型拡散層とを電気的に接続
する配線と、前記半導体基板の裏面に形成される電極と
を含み、使用される温度において前記ｐ型ウェルとｎチ
ャネルMOSトランジスタのソース間で許容される順方向
電流を与える第１の電圧と、前記ｎ型ウェルとｐチャネ
ルMOSトランジスタのソース間で許容される順方向電流
を与える第２の電圧との和を越えない電源電圧を用い、
前記半導体基板とグランド間の電圧が第１の電圧より小
さくかつ基板と電源間の電圧が第２の電圧よりも小さく
なる様に前記半導体基板をバイアスさせて動作させるこ
とを特徴とする。
第１図は本発明の半導体装置の動作方法の一実施例を
説明するための半導体装置の断面模式図、第２図は第１
図に示す半導体装置の等価回路図である。
説明するための半導体装置の断面模式図、第２図は第１
図に示す半導体装置の等価回路図である。
この実施例では半導体装置としてCMOSインバータを選
び、動作温度は77kとする。
び、動作温度は77kとする。
この半導体装置は、ｐ（またはｎ）型シリコン基板１
にｐ型ウェル２、ｎ型ウェル３を設け、ｐ型ウェル２内
にｎ型ソース・ドレイン領域6a,6bとゲート電極５から
なるｎチャネルMOSトランジスタとp+型拡散層７を形成
し、ｎ型ウェル３内にｐ型ソース・ドレイン領域9a,9b
とゲート電極８からなるｐチャネルMOSトランジスタとn
+型拡散層10を形成し、配線を設けることにより構成さ
れる。
にｐ型ウェル２、ｎ型ウェル３を設け、ｐ型ウェル２内
にｎ型ソース・ドレイン領域6a,6bとゲート電極５から
なるｎチャネルMOSトランジスタとp+型拡散層７を形成
し、ｎ型ウェル３内にｐ型ソース・ドレイン領域9a,9b
とゲート電極８からなるｐチャネルMOSトランジスタとn
+型拡散層10を形成し、配線を設けることにより構成さ
れる。
このCMOSインバータにおいて、ｐ型ウェル２は電源17
によって接地電位より＋0.9V高い電位に固定され、ｎ型
ウェル３は電源18によってVDD（＝1.5V）よりも−0.9V
低い電位に固定される。各ウェル電位の固定には、各ウ
ェル2,3に設けたp+型拡散層７と電極15、n+型拡散層10
と電極16により回路の電源VDDとは別の電源17,18をそれ
ぞれ金属配線15,16に接続することによって行われる。
によって接地電位より＋0.9V高い電位に固定され、ｎ型
ウェル３は電源18によってVDD（＝1.5V）よりも−0.9V
低い電位に固定される。各ウェル電位の固定には、各ウ
ェル2,3に設けたp+型拡散層７と電極15、n+型拡散層10
と電極16により回路の電源VDDとは別の電源17,18をそれ
ぞれ金属配線15,16に接続することによって行われる。
第３図は本発明の半導体装置の動作方法の原理を説明
するためのMOSトランジスタの断面模式図である。
するためのMOSトランジスタの断面模式図である。
本発明を従来と比較して理解しやすいように説明する
ために、まず、従来の方法について説明すると、第４図
に示すように、半導体基板21にゲート絶縁膜22、ゲート
電極23、ソース・ドレイン領域24a,24bを設けてMOSトラ
ンジスタを構成する。
ために、まず、従来の方法について説明すると、第４図
に示すように、半導体基板21にゲート絶縁膜22、ゲート
電極23、ソース・ドレイン領域24a,24bを設けてMOSトラ
ンジスタを構成する。
標準の不純物濃度で作られた場合、半導体基板21とソ
ース・ドレイン領域24a,24bとの間に逆バイアスを印加
すると、破線25で示す所まで空乏層が拡がる。半導体基
板21の不純物濃度を薄くすると、一点鎖線27で示す所ま
で空乏層が拡がる。すなわち、ソース・ドレイン領域24
aと24bと両方からチャネル部分に空乏層が伸び、互いに
干渉し合うようになる。このため閾電圧のチャネル長依
存性が出て来たり、パンチスルー電流が流れてしまうと
いう問題がある。
ース・ドレイン領域24a,24bとの間に逆バイアスを印加
すると、破線25で示す所まで空乏層が拡がる。半導体基
板21の不純物濃度を薄くすると、一点鎖線27で示す所ま
で空乏層が拡がる。すなわち、ソース・ドレイン領域24
aと24bと両方からチャネル部分に空乏層が伸び、互いに
干渉し合うようになる。このため閾電圧のチャネル長依
存性が出て来たり、パンチスルー電流が流れてしまうと
いう問題がある。
本発明においては、第２図に示したように、ウェル電
位は、ソース電位に対して、ｎチャネルMOSトランジス
タの場合は高く、ｐチャネルMOSトランジスタの場合は
低く設定される。このため、チャネル下に伸びる空乏層
幅は、第３図に破線26で示すように、ウェル電位がソー
スと等しい時に比べて小さくなる。すなわち、ウェル濃
度が従来と同じ不純物濃度であっても、ソース・ドレイ
ン領域24a,24bから伸びる空乏層26は互いに干渉しなく
なるため、閾電圧のチャネル長依存性やパンチスルーな
どのいわゆる短チャネル効果は抑制されることになる。
位は、ソース電位に対して、ｎチャネルMOSトランジス
タの場合は高く、ｐチャネルMOSトランジスタの場合は
低く設定される。このため、チャネル下に伸びる空乏層
幅は、第３図に破線26で示すように、ウェル電位がソー
スと等しい時に比べて小さくなる。すなわち、ウェル濃
度が従来と同じ不純物濃度であっても、ソース・ドレイ
ン領域24a,24bから伸びる空乏層26は互いに干渉しなく
なるため、閾電圧のチャネル長依存性やパンチスルーな
どのいわゆる短チャネル効果は抑制されることになる。
逆の言い方をすれば、従来方法に比べてより低い不純
物濃度の基板を用いても短チャネル効果を従来方法と同
様にすることができる。さらに、空乏層中に存在するイ
オン化したアクセプタ又はドナーの数は減少する。この
２つの効果によって短チャネル効果を顕在化させること
なく低温動作に必要な低閾電圧化が達成できる。もちろ
ん、基板バイアスは無闇に高くすると、ソース−基板間
の順方向電流が増加し、回路として正常に動作しなくな
る。77k動作では、この順方向バイアス電圧が0.9Vまで
は事実上リーク電流が無視できることを確認した。従っ
て、電源17,18の実用上の上限は0.9Vである。
物濃度の基板を用いても短チャネル効果を従来方法と同
様にすることができる。さらに、空乏層中に存在するイ
オン化したアクセプタ又はドナーの数は減少する。この
２つの効果によって短チャネル効果を顕在化させること
なく低温動作に必要な低閾電圧化が達成できる。もちろ
ん、基板バイアスは無闇に高くすると、ソース−基板間
の順方向電流が増加し、回路として正常に動作しなくな
る。77k動作では、この順方向バイアス電圧が0.9Vまで
は事実上リーク電流が無視できることを確認した。従っ
て、電源17,18の実用上の上限は0.9Vである。
第５図は本発明の半導体装置の一実施例の断面模式図
である。
である。
ｐ型シリコン基板１にｐ型ウェル２、ｎ型ウェル３を
設け、ｐ型ウェル２内にｎ型ソース・ドレイン領域6a,6
bとゲート電極５からなるｎチャネルMOSトランジスタと
p+型拡散層７を形成する。ｐ型拡散層７はｎ型ウェル３
と接触するように設ける。ｎ型ウェル３内にｐ型ソース
・ドレイン領域9a,9bとゲート電極８から成るｐチャネ
ルMOSトランジスタとn+型拡散層10を形成する。n+型拡
散層10はp+型拡散層７と接触するように設ける。
設け、ｐ型ウェル２内にｎ型ソース・ドレイン領域6a,6
bとゲート電極５からなるｎチャネルMOSトランジスタと
p+型拡散層７を形成する。ｐ型拡散層７はｎ型ウェル３
と接触するように設ける。ｎ型ウェル３内にｐ型ソース
・ドレイン領域9a,9bとゲート電極８から成るｐチャネ
ルMOSトランジスタとn+型拡散層10を形成する。n+型拡
散層10はp+型拡散層７と接触するように設ける。
酸化膜４で表面を覆った後、窓あけしてソース・ドレ
イン電極11,12,13,14を形成する。この時、p+型拡散層
７とn+型拡散層10の上の窓はつながるようにあけ、電極
形成と同時に金属配線19を設け、電気的に接続する。シ
リコン基板１の裏面に裏面電極20を設ける。
イン電極11,12,13,14を形成する。この時、p+型拡散層
７とn+型拡散層10の上の窓はつながるようにあけ、電極
形成と同時に金属配線19を設け、電気的に接続する。シ
リコン基板１の裏面に裏面電極20を設ける。
第６図は第５図に示す半導体装置の等価回路図であ
る。
る。
裏面電極20に電圧を印加すると、シリコン基板１がｐ
型である場合は、ｐ型ウェル２−p+型拡散層７−金属配
線19−n+型拡散層10−ｎ型ウェル３の経路によりｐ型ウ
ェル２とｎ型ウェル３とシリコン基板１とは同電位にな
る。シリコン基板１がｎ型である場合は、ｎ型ウェル３
−n+型拡散層10−金属配線19−p+型拡散層７−ｐ型ウェ
ル２の経路でｐ型ウェル２とｎ型ウェル３とシリコン基
板１とは同電位になる。従って、シリコン基板１はｐ
型、ｎ型のいずれであっても良い。そして、電位の制御
は基板裏面の裏面電極20によって可能となる。
型である場合は、ｐ型ウェル２−p+型拡散層７−金属配
線19−n+型拡散層10−ｎ型ウェル３の経路によりｐ型ウ
ェル２とｎ型ウェル３とシリコン基板１とは同電位にな
る。シリコン基板１がｎ型である場合は、ｎ型ウェル３
−n+型拡散層10−金属配線19−p+型拡散層７−ｐ型ウェ
ル２の経路でｐ型ウェル２とｎ型ウェル３とシリコン基
板１とは同電位になる。従って、シリコン基板１はｐ
型、ｎ型のいずれであっても良い。そして、電位の制御
は基板裏面の裏面電極20によって可能となる。
今、動作温度を77Kと仮定すると、ｎ型ウェル−p+拡
散層間及びｐ型ウェル−n+拡散層間ともに0.9V程度まで
の順方向電圧では順方向電流は無視できるほど小さい。
従って例えば電源電圧VDDを1.8Vとし、基板電位を0.9V
に設定することによって、ｎチャネルMOSトランジスタ
に対してもｐチャネルMOSトランジスタに対しても同時
に順方向のバイアスをかけかつ無駄なリーク電流を充分
低く抑制することができる。その際、基板表面にはウェ
ル上のごく一部に金属配線19が存在するだけで、この基
板バイアスのために生ずる有効面積の減少は事実上無視
できる。従って、非常に効率良く前述の動作方法が実現
できるという効果が生じる。
散層間及びｐ型ウェル−n+拡散層間ともに0.9V程度まで
の順方向電圧では順方向電流は無視できるほど小さい。
従って例えば電源電圧VDDを1.8Vとし、基板電位を0.9V
に設定することによって、ｎチャネルMOSトランジスタ
に対してもｐチャネルMOSトランジスタに対しても同時
に順方向のバイアスをかけかつ無駄なリーク電流を充分
低く抑制することができる。その際、基板表面にはウェ
ル上のごく一部に金属配線19が存在するだけで、この基
板バイアスのために生ずる有効面積の減少は事実上無視
できる。従って、非常に効率良く前述の動作方法が実現
できるという効果が生じる。
以上説明したように、本発明の半導体装置の動作方法
によれば、ｐチャネルMOSトランジスタのｎ型ウェルと
ｎチャネルMOSトランジスタのｐ型ウェルに別々の電圧
を印加するとができるので、短チャネル効果による悪影
響、パンチスルー電流が流れるという欠点を解消できる
効果が得られる。
によれば、ｐチャネルMOSトランジスタのｎ型ウェルと
ｎチャネルMOSトランジスタのｐ型ウェルに別々の電圧
を印加するとができるので、短チャネル効果による悪影
響、パンチスルー電流が流れるという欠点を解消できる
効果が得られる。
また、本発明の半導体装置によれば、ｎ及びｐチャネ
ルMOSトランジスタに対し、同時に同一電圧の順方向バ
イアスをかけることができ、前述の短チャネル効果によ
る悪影響を解消できるのみならず、有効面積の増大をご
く僅かに抑制できるという効果が得られる。
ルMOSトランジスタに対し、同時に同一電圧の順方向バ
イアスをかけることができ、前述の短チャネル効果によ
る悪影響を解消できるのみならず、有効面積の増大をご
く僅かに抑制できるという効果が得られる。
第１図は本発明の半導体装置の動作方法の一実施例を説
明するための半導体装置の断面模式図、第２図は第１図
に示す半導体装置の等価回路図、第３図は本発明の半導
体装置の動作方法の原理を説明するためのMOSトランジ
スタの断面模式図、第４図は従来の半導体装置の動作方
法の原理を説明するためのMOSトランジスタの断面模式
図、第５図は本発明の半導体装置の一実施例の断面図模
式図、第６図は第５図に示す半導体装置の等価回路図で
ある。 １……ｐ型シリコン基板、２……ｐ型ウェル、３……ｎ
型ウェル、４……酸化膜、５……ゲート電極、6a,6b…
…ｎ型ソース・ドレイン領域、７……p+型拡散層、８…
…ゲート電極、9a,9b……ｐ型ソース・ドレイン領域、1
0……n+型拡散層、11,12,13,14……電極、15,16……金
属配線、17,18……電源、19……金属配線、20……裏面
電極、21……半導体基板、22……ゲート絶縁膜、23……
ゲート電極、24a,24b……ソース・ドレイン電極、25,2
6,27……空乏層端。
明するための半導体装置の断面模式図、第２図は第１図
に示す半導体装置の等価回路図、第３図は本発明の半導
体装置の動作方法の原理を説明するためのMOSトランジ
スタの断面模式図、第４図は従来の半導体装置の動作方
法の原理を説明するためのMOSトランジスタの断面模式
図、第５図は本発明の半導体装置の一実施例の断面図模
式図、第６図は第５図に示す半導体装置の等価回路図で
ある。 １……ｐ型シリコン基板、２……ｐ型ウェル、３……ｎ
型ウェル、４……酸化膜、５……ゲート電極、6a,6b…
…ｎ型ソース・ドレイン領域、７……p+型拡散層、８…
…ゲート電極、9a,9b……ｐ型ソース・ドレイン領域、1
0……n+型拡散層、11,12,13,14……電極、15,16……金
属配線、17,18……電源、19……金属配線、20……裏面
電極、21……半導体基板、22……ゲート絶縁膜、23……
ゲート電極、24a,24b……ソース・ドレイン電極、25,2
6,27……空乏層端。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (2)
- 【請求項１】ｐ型またはｎ型の半導体基板にｐ型ウェル
とｎ型ウェルとを設け、前記ｐ型ウェル内にｎチャネル
MOSトランジスタを設け、前記ｎ型ウェル内にｐ型MOSト
ランジスタを設けてなる相補型MOSトランジスタを有す
る半導体装置の、前記ｐ型ウェルと該ｐ型ウェル内のｎ
型ソース・ドレイン領域との間で許容される順方向電流
を与える第１の順方向電圧と、前記ｎ型ウェルと該ｎ型
ウェル内のｐ型ソース・ドレイン領域との間で許容され
る順方向電流を与える第２の順方向電圧との和よりも小
さな電圧を電源電圧とし、前記ｐ型ウェルを前記第１の
順方向電圧よりも小さな電圧にバイアスし、前記ｎ型ウ
ェルを前記電源電圧から前記第２の順方向電圧を引いた
値よりも高い電圧にバイアスして動作させることを特徴
とする半導体装置の動作方法。 - 【請求項２】ｐ型またはｎ型の半導体基板の表面に設け
られたｐ型ウェル及びｎ型ウェルと、前記ｐ型ウェル内
に設けられたｎチャネルMOSトランジスタ及び高濃度ｐ
型拡散層と、前記ｎ型ウェル内に設けられたｐチャネル
MOSトランジスタ及び高濃度ｎ型拡散層と、前記ｎ型拡
散層と前記ｐ型拡散層とを電気的に接続する配線と、前
記半導体基板の裏面に形成される電極とを含み、使用さ
れる温度において前記ｐ型ウェルとｎチャネルMOSトラ
ンジスタのソース間で許容される順方向電流を与える第
１の電圧と、前記ｎ型ウェルとｐチャネルMOSトランジ
スタのソース間で許容される順方向電流を与える第２の
電圧との和を越えない電源電圧を用い、前記半導体基板
とグランド間の電圧が第１の電圧より小さくかつ基板と
電源間の電圧が第２の電圧よりも小さくなる様に前記半
導体基板をバイアスさせて動作させることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094560A JP2555884B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の動作方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094560A JP2555884B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の動作方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271660A JPH02271660A (ja) | 1990-11-06 |
| JP2555884B2 true JP2555884B2 (ja) | 1996-11-20 |
Family
ID=14113707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094560A Expired - Lifetime JP2555884B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の動作方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555884B2 (ja) |
-
1989
- 1989-04-13 JP JP1094560A patent/JP2555884B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271660A (ja) | 1990-11-06 |
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