JPH02271660A - 半導体装置の動作方法及び半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の動作方法及び半導体装置に関する
。

〔従来の技術〕

近年のＭＯ３ＬＳＩ用素子の微細化は電源電圧を５■に
保ったまま行なわれて来ている。しかしながら、設計ル
ールが０．８μｍ以下になると、ＬＤＤなどの構造上の
工夫をしても、長期信頼性の理由から５Ｖを保つのは困
難になって来た。従って、電源電圧を下げる必要がある
。

一方、ＭＯＳトランジスタのオン電流とオフ電流の比を
充分大きく取り、かつオフ電流を充分小さくするために
は、閾電圧は電源電圧にかかわりなく一定値（＝０．６
　ｖ）に設定する必要がある。

このため、電源電圧が２Ｖ程度よりも低くなるよなＭＯ
Ｓ回路では、その動作速度は極端に遅くなる。すなわち
、設計ルールが０．２５μｍ程度以下では、長期信頼性
の点から電源電圧は２■以下にする必要があり、閾電圧
を０．６Ｖに保つことを前提とすると、少なくとも動作
速度の観点からは微細化は何のメリトももたらされない
ことになる。

一般に、ＭＯＳトラジスタの閾電圧以下のドレイン電流
・ゲート電圧特性は、動作温度に依存する。すなわち、
低温にすればドレイン電流は僅かなゲート電圧の変化で
も急峻に変化する。従って、低温にすれば、閾電圧を下
げても充分大きなオン電流とオフ電流の比が得られ、か
つ充分小さなオフ電流が実現できる。すなわち、低温で
は閾電圧を０．６　Ｖ以下に設定することが可能であり
、電源電圧も２Ｖ以下にしても動作速度は落ちず、さら
なる微細化による高性能化が期待できる。そこで、近年
、低温ＭＯ３−ＬＳ　Ｉの研究が盛んになって来ている
。

従来の低温０Ｍ０３回路は、基本的には常温ＣＭＯ３回
路をそのまま利用しており、単に閾電圧を低温用に調節
しているに過ぎない、すなわち、ｎチャネルＭＯ３）ラ
ジスタのｐウェル及びｐチャネルＭＯＳトランジスタの
ｎウェルは、それぞれ接地電位及び電源電位に固定され
ており、この状態で閾電圧が最適になるように、かつ短
チヤネル効果が充分抑制されるように、チャネル幅の不
純物濃度分布を制御している。

〔発明が解決しようとする課題〕

上述した従来の低温０Ｍ０３回路では、ｎチャネルＭＯ
ＳトランジスタのｐウェルはｎチャネルＭＯ６のソース
と同じ接地電位に、ｐチャネルＭｏＳトランジスタのｎ
ウェルはｐチャネルＭＯＳトランジスタのソースと同じ
電源電圧に固定されている。

先に議論で明らかな様に、低温化に合わせて閾電圧を低
下させる必要がある。一般に、閾電圧以下でのｌｏｇ（
Ｉｎ　　ｖ（１）特性の傾きは動作温度に逆比例するの
で、低温にすると閾電圧は高くなる。従って、ｎ型ウェ
ル、ｎ型ウェルの電位が上述の様に固定されていると、
単純にはチャネル部分の不純物濃度を下げて閾電圧を下
げる必要がある。

しかしながら、短チャネルＭＯＳトランジスタではウェ
ル不純物濃度を下げるとソース・ドレインからチャネル
部分に伸びる空乏層の影響が大きくなり、第４図に示す
様に、両側から延びる空乏層が干渉し合う様になる。こ
のため閾電圧のチャネル長依存性が出て来たり、パンチ
スルー電流が流れてしまうという問題点があった。

〔課題を解決するための手段〕

本発明の半導体装置の動作方法は、ｐ型またはｎ型の半
導体基板にｎ型ウェルとｎ型ウェルとを設け、前記ｎ型
ウェル内にｎチャネルＭＯＳトランジスタを設け、前記
ｎ型ウェル内にｐ型Ｍ　ＯＳトランジスタを設けてなる
相補型ＭＯＳ）ランジスタを有する半導体装置の、前記
ｎ型ウェルと該ｎ型ウェル内のｎ型ソース・ドレイン領
域との間で許容される順方向電流を与える第１の順方向
電圧と、前記ｎ型ウェルと該ｎ型ウェル内のｐ型ソース
・ドレイン領域との間で許容される順方向電流を与える
第２の順方向電圧との和よりも小さな電圧を電源電圧と
し、前記ｎ型ウェルを前記第１の順方向電圧より小さな
電圧にバイアスし、前記ｎ型ウェルを前記電源電圧から
前記第２の順方向電圧を引いた値よりも高い電圧にバイ
アスして動作させることを特徴とする。

本発明の半導体装置は、ｐ型またはｎ型の半導体基板の
表面に設けられたｎ型ウェル及びｎ型ウェルと、前記ｎ
型ウェル内に設けられたｎチャネルＭＯＳトランジスタ
及び高濃度ｎ型拡散層と、前記ｎウェル内に設けられた
ｐチャネルＭＯＳトランジスタ及び高濃度ｐ型拡散層と
、前記ｎ型拡散層とｐ型拡散層とを電気的に接続する配
線と、前記半導体基板の裏面に形成される電極とを含ん
で構成される。

〔実施例〕

第１図は本発明の半導体装置の動作方法の一実施例を説
明するための半導体装置の断面模式図、第２図は第１図
に示す半導体装置の等価回路図である。

この実施例では半導体装置としてＣＭＯＳインバータを
選び、動作温度は７７にとする。

この半導体装置は、ｐ（またはｎ）型シリコン基板１に
ｎ型ウェル２、ｎ型ウェル３を設け、ｎ型ウェル２内に
ｎ型ソース・ドレイン領域６ａ。

６ｂとゲート電極５からなるｎチャネルＭＯ８）ランジ
スタとｐ＋型型数散層７形成し、ｎ型ウェル３内にｎ型
ソース・ドレイン領域９ａ、９ｂとゲート電極８からな
るｐチャネルＭＯ３）ラジスタとｎ＋型型数散層１０形
成し、配線を設けることにより構成される。

このＣＭＯＳインバータにおいて、ｎ型ウェル２は電源
１７によって接地電位より＋０．９Ｖ高い電位に固定さ
れ、ｎ型ウェル３は電源１８によってＶｏｎ　（＝　１
．５　Ｖ　）よりも−０，９Ｖ低い電位に固定される。

各ウェル電位の固定には、各ウェル２．３に設けたｐ＋
型型数散層７電ｆｉ１５、ｎ＋型型数散層１０電極１６
により回路の電源ＶＤＤとは別の電源１７．１８をそれ
ぞれ金尻配線１５゜１６に接続することによって行われ
る。

第３図は本発明の半導体装置の動作方法の原理を説明す
るためのＭＯＳ）ランジスタの断面模式本発明を従来と
比較して理解しやすいように説明するために、まず、従
来の方法について説明すると、第４図に示すように、半
導体基板２１にゲート絶縁膜２２、ゲート電極２３、ソ
ース・ドレイン領域２４ａ、２４ｂを設けてＭＯＳ）−
ランジスタを構成する。

標準の不純物濃度で作られた場合、半導体基板２１とソ
ース・ドレイン領域２４ａ、２４ｂとの間に逆バイアス
を印加すると、破線２５で示す所まで空乏層が拡がる。

半導体基板２１の不純物濃度を薄くすると、−点鎖線２
７で示す所まで空乏層が拡がる。すなわち、ソース・ド
レイン領域２４ａと２４ｂと両方からチャネル部分に空
乏層が伸び、互いに干渉し合うようになる。このため閾
電圧のチャネル長依存性が出て来たり、パンチスルー電
流が流れてしまうという問題がある。

本発明においては、第２図に示したように、ウェル電位
は、ソース電位に対して、ｎチャネルＭＯＳトランジス
タの場合は高く、ｐチャネルＭ　ＯＳ　）ランジスタの
場合は低く設定される。このため、チャネル下に伸びる
空乏層幅は、第３図に破線２６で示すように、ウェル電
位がソースと等しい時に比べて小さくなる。すなわち、
ウェル濃度が従来と同じ不純物濃度であっても、ソース
・ドレイン領域２４ａ、２４ｂから伸びる空乏層２６は
互いに干渉しなくなるため、閾電圧のチャネル長依存性
やパンチスルーなどのいわゆる短チヤネル効果は抑制さ
れることになる。

逆の言い方をすれば、従来方法に比べてより低い不純物
濃度の基板を用いても短チヤネル効果を従来方法と同様
にすることができる。さらに、空乏層中に存在するイオ
ン化したアクセプタ又はドナーの数は減少する。この２
つの効果によって短チヤネル効果を顕在化させることな
く低温動作に必要な低閾電圧化が達成できる。もちろん
、基板バイアスは無闇に高くすると、ソース−基板間の
順方向電流が増加し、回路として正常に動作しなくなる
。７７に動作では、この順方向バイアス電圧が０．９■
までは事実上リーク電流が無視できることを確認しな。

従って、電源１７．１８の実用上の上限は０．９■であ
る。

第５図は本発明の半導体装置の一実施例の断面模式図で
ある。

ｐ型シリコン基板１にｎ型ウェル２、ｎ型ウェル３を設
け、ｎ型ウェル２内にｎ型ソース・ドレイン領域６ａ、
６ｂとゲート電＠５からなる０チャネルＭＯＳトランジ
スタとｐ＋型型数散層７形成する。ｐ型拡散層７はｎ型
ウェル３と接触するように設ける。ｎ型ウェル３内にｎ
型ソース・ドレイン領域９ａ、９ｂとゲート電極８から
成るｐチャネルＭＯＳトランジスタとｎ＋型型数散層１
０形成する。ｎ＋型型数散層１０ｐ＋型型数散層７接触
するように設ける。

酸化膜４で表面を覆った後、窓あけしてソース・ドレイ
ン電極１１．１２，１３．１４を形成する。この時、ｐ
＋型型数散層７ｎ＋型型数散層１０上の窓はつながるよ
うにあけ、電極形成と同時に金属配線１９を設け、電気
的に接続する。シリコン基板１の裏面に裏面電極２０を
設ける。

第６図は第５図に示す半導体装置の等価回路図である。

裏面電極２０に電圧を印加すると、シリコン基板１がｐ
型である場合は、ｐ型ウェル２−ｐ＋型型数散層７金属
配線１９−ｎ＋型型数散層１０ｎ型ウェル３の経路によ
りｐ型ウェル２とｎ型ウェル３とシリコン基板１とは同
電位になる。シリコン基板１がｎ型である場合は、ｎ型
ウェル３−ｎ＋型型数散層１〇金属配線１９−ｐ＋型型
数散層７ｐ型ウェル２の経路でｐ型ウェル２とｎ型ウェ
ル３とシリコン基板１とは同電位になる。従って、シリ
コン基板１はｐ型、ｎ型のいずれであっても良い。そし
て、電位の制御は基板裏面の裏面電極２０によって可能
となる。

今、裏面電極２０の電位を電源電圧ＶＤＤと接地電位の
中間に設定すれば、ｎチャネルＭＯＳトランジスタに対
してもｐチャネルＭＯＳトランジスタに対しても同時に
順方向のバイアスをかけることが出来る。その際、基板
表面にはウェル上のごく一部に金属配線１９が存在する
だけで、この基板バイアスのために生ずる有効面積の減
少は事実上無視できる。従って、非常に効率良く前述の
動作方法が実現できるという効果が生じる。

〔発明の効果〕

以上説明したように、本発明の半導体装置の動作方法に
よれば、ｐチャネルＭＯＳトランジスタのｎ型ウェルと
ｎチャネルＭＯＳトランジスタのｐ型ウェルに別々の電
圧を印加することができるので、短チヤネル効果による
悪影響、パンチスルー電流が流れるという欠点を解消で
きる効果が得られる。

また、本発明の半導体装置によれば、ｎ及びｐチャネル
ＭＯＳトランジスタに対し、同時に同一電圧の順方向バ
イアスをかけることができ、前述の短チヤネル効果によ
る悪影響を解消できるのみならず、有効面積の増大をご
く僅かに抑制できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の半導体装置の動作方法の一実施例を説
明するための半導体装置の断面模式図、第２図は第１図
に示す半導体装置の等価回路図、第３図は本発明の半導
体装置の動作方法の原理を説明するためのＭＯＳトラン
ジスタの断面模式図、第４図は従来の半導体装置の動作
方法の原理を説明するためのＭＯＳトランジスタの断面
模式図、第５図は本発明の半導体装置の一実施例の断面
模式図、第６図は第５図に示す半導体装置の等価回路図
である。 １・・・ｐ型シリコン基板、２・・・ｐ型ウェル、３・
・・ｎ型ウェル、４・・・酸化膜、５・・・ゲート電極
、６ａ、６ｂ・・・ｎ型ソース・ドレイン領域、７・・
・ｐ＋型型数散層８・・・ゲート電極、９ａ、９ｂ・・
・ｐ型ソース・ドレイン領域、１０・・・ｎ＋型型数散
層１１．１２．１３．１４・・・電極、１５．１６・・
・金属配線、１７．１８・・・電源、１９・・・金属配
線、２０・・・裏面電極、２１・・・半導体基板、２２
・・・ゲート絶縁膜、２３・・・ゲート電極、２４ａ、
２４ｂ・・・ソース・ドレイン電極、２５，２６．２７
・・・空乏層端。 代理人　弁理士　　内　原　　晋 尤 図 声 図 光 図 ？３ 声 図

Claims (2)

【特許請求の範囲】
1. （１）ｐ型またはｎ型の半導体基板にｐ型ウェルとｎ型
   ウェルとを設け、前記ｐ型ウェル内にｎチャネルＭＯＳ
   トランジスタを設け、前記ｎ型ウェル内にｐ型ＭＯＳト
   ランジスタを設けてなる相補型ＭＯＳトランジスタを有
   する半導体装置の、前記ｐ型ウェルと該ｐ型ウェル内の
   ｎ型ソース・ドレイン領域との間で許容される順方向電
   流を与える第１の順方向電圧と、前記ｎ型ウェルと該ｎ
   型ウェル内のｐ型ソース・ドレイン領域との間で許容さ
   れる順方向電流を与える第２の順方向電圧との和よりも
   小さな電圧を電源電圧とし、前記ｐ型ウェルを前記第１
   の順方向電圧より小さな電圧にバイアスし、前記ｎ型ウ
   ェルを前記電源電圧から前記第２の順方向電圧を引いた
   値よりも高い電圧にバイアスして動作させることを特徴
   とする半導体装置の動作方法。
2. （２）ｐ型またはｎ型の半導体基板の表面に設けられた
   ｐ型ウェル及びｎ型ウェルと、前記ｐ型ウェル内に設け
   られたｎチャネルＭＯＳトランジスタ及び高濃度ｎ型拡
   散層と、前記ｎウェル内に設けられたｐチャネルＭＯＳ
   トランジスタ及び高濃度ｐ型拡散層と、前記ｎ型拡散層
   とｐ型拡散層とを電気的に接続する配線と、前記半導体
   基板の裏面に形成される電極とを含むことを特徴とする
   半導体装置。