JP2003280034A - Ｔｆｔ基板およびそれを用いる液晶表示装置 - Google Patents
Ｔｆｔ基板およびそれを用いる液晶表示装置Info
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Abstract
(57)【要約】
【課題】 液晶表示装置のＴＦＴアクティブマトリクス
基板などとして用いられるＴＦＴ基板において、通常の
動画表示の動作状態と、静止画表示の待機状態とのいず
れにも適応可能にする。 【解決手段】 シフトレジスタ２４ａのフリップフロッ
プＦ１〜Ｆｎ＋１等を構成するＴＦＴ４０Ｐ，４０Ｎを
バックゲート構造とし、バックバイアス切換え回路２５
は、バックゲート電極４３Ｐ，４３Ｎに、前記ＴＦＴ４
０Ｐ，４０Ｎの動作状態と待機状態とで、バックゲート
電圧ＶＢＰ，ＶＢＮをそれぞれ異なる値とする。したが
って、ＴＦＴ４０Ｐ，４０Ｎの閾値電圧のばらつきを補
償するとともに、フローティングボディ効果を抑制する
ことができ、前記動作状態では、高速かつ正確な動作が
可能になり、前記待機状態では、オフ電流を低くして、
消費電力を削減することができる。
基板などとして用いられるＴＦＴ基板において、通常の
動画表示の動作状態と、静止画表示の待機状態とのいず
れにも適応可能にする。 【解決手段】 シフトレジスタ２４ａのフリップフロッ
プＦ１〜Ｆｎ＋１等を構成するＴＦＴ４０Ｐ，４０Ｎを
バックゲート構造とし、バックバイアス切換え回路２５
は、バックゲート電極４３Ｐ，４３Ｎに、前記ＴＦＴ４
０Ｐ，４０Ｎの動作状態と待機状態とで、バックゲート
電圧ＶＢＰ，ＶＢＮをそれぞれ異なる値とする。したが
って、ＴＦＴ４０Ｐ，４０Ｎの閾値電圧のばらつきを補
償するとともに、フローティングボディ効果を抑制する
ことができ、前記動作状態では、高速かつ正確な動作が
可能になり、前記待機状態では、オフ電流を低くして、
消費電力を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁基板上に作成
されるＴＦＴ（薄膜トランジスタ）アクティブマトリク
ス基板およびそれを用いる液晶表示装置に関する。
されるＴＦＴ（薄膜トランジスタ）アクティブマトリク
ス基板およびそれを用いる液晶表示装置に関する。
【０００２】
【従来の技術】前記液晶表示装置等で用いられるアクテ
ィブマトリクス基板のＴＦＴは、従来では、アモルファ
スシリコンで形成されていた。しかしながら、最近で
は、情報携帯端末、モバイルコンピュータ、カーナビゲ
ーションなどの普及に伴い、小型で高精細、高解像度、
高画質なアクティブマトリクス基板が求められるように
なってきた。このため、レーザアニールや固相成長（Ｃ
ＧＳ）等の技術によって、前記アモルファスシリコンの
ＴＦＴの移動度が０．５ｃｍ2 ／Ｖ・ｓｅｃ程度である
のに対して、１００〜２００ｃｍ2 ／Ｖ・ｓｅｃ程度に
飛躍的に高められる多結晶（ポリ）シリコンＴＦＴをガ
ラス基板上に形成する技術が開発された。この高い移動
度によって、数ＭＨｚ程度の周波数での駆動が可能とな
っている。
ィブマトリクス基板のＴＦＴは、従来では、アモルファ
スシリコンで形成されていた。しかしながら、最近で
は、情報携帯端末、モバイルコンピュータ、カーナビゲ
ーションなどの普及に伴い、小型で高精細、高解像度、
高画質なアクティブマトリクス基板が求められるように
なってきた。このため、レーザアニールや固相成長（Ｃ
ＧＳ）等の技術によって、前記アモルファスシリコンの
ＴＦＴの移動度が０．５ｃｍ2 ／Ｖ・ｓｅｃ程度である
のに対して、１００〜２００ｃｍ2 ／Ｖ・ｓｅｃ程度に
飛躍的に高められる多結晶（ポリ）シリコンＴＦＴをガ
ラス基板上に形成する技術が開発された。この高い移動
度によって、数ＭＨｚ程度の周波数での駆動が可能とな
っている。
【０００３】また、このようにガラス基板上に高移動度
のＴＦＴが作成可能となることで、従来では、画素ＴＦ
Ｔを駆動するアナログおよび／またはデジタルの周辺駆
動回路が、単結晶シリコンチップに形成された後に該Ｔ
ＦＴアクティブマトリクス基板上に取付けられていたの
に対して、表示部と同一の基板上に一体形成することが
可能になり、狭額縁化や薄型化が可能となっている。
のＴＦＴが作成可能となることで、従来では、画素ＴＦ
Ｔを駆動するアナログおよび／またはデジタルの周辺駆
動回路が、単結晶シリコンチップに形成された後に該Ｔ
ＦＴアクティブマトリクス基板上に取付けられていたの
に対して、表示部と同一の基板上に一体形成することが
可能になり、狭額縁化や薄型化が可能となっている。
【０００４】しかしながら、このようにガラス基板上に
形成したＳＯＩ構造のＴＦＴは、前記単結晶シリコンの
バルク（塊）上に形成したバルク構造のトランジスタに
比べて、閾値電圧Ｖｔｈの制御が難しく、本来エンハン
スメント型であるはずの特性がディプレッション型にな
ってしまうという問題がある。また、基板がフローティ
ングになっていることで、ドレイン電圧Ｖｄ−ドレイン
電流Ｉｄの特性が非線形になるフローティングボディ効
果が生じるという問題もある。
形成したＳＯＩ構造のＴＦＴは、前記単結晶シリコンの
バルク（塊）上に形成したバルク構造のトランジスタに
比べて、閾値電圧Ｖｔｈの制御が難しく、本来エンハン
スメント型であるはずの特性がディプレッション型にな
ってしまうという問題がある。また、基板がフローティ
ングになっていることで、ドレイン電圧Ｖｄ−ドレイン
電流Ｉｄの特性が非線形になるフローティングボディ効
果が生じるという問題もある。
【０００５】ここで、図１０を用いて、前記エンハンス
メント型とディプレッション型との違いを説明する。図
１０はＴＦＴのゲート−ソース間電圧Ｖｇｓとドレイン
電流Ｉｄとの関係を示すグラフであり、図１０（ａ）お
よび図１０（ｂ）は前記エンハンスメント型の特性であ
り、図１０（ｃ）および図１０（ｄ）は前記ディプレッ
ション型の特性であり、また図１０（ａ）および図１０
（ｃ）はＮｃｈＴＦＴの特性であり、図１０（ｂ）およ
び図１０（ｄ）はＰｃｈＴＦＴの特性である。
メント型とディプレッション型との違いを説明する。図
１０はＴＦＴのゲート−ソース間電圧Ｖｇｓとドレイン
電流Ｉｄとの関係を示すグラフであり、図１０（ａ）お
よび図１０（ｂ）は前記エンハンスメント型の特性であ
り、図１０（ｃ）および図１０（ｄ）は前記ディプレッ
ション型の特性であり、また図１０（ａ）および図１０
（ｃ）はＮｃｈＴＦＴの特性であり、図１０（ｂ）およ
び図１０（ｄ）はＰｃｈＴＦＴの特性である。
【０００６】すなわち、前記エンハンスメント型は、た
とえばＮｃｈでは、図１０（ａ）で示すように、ゲート
−ソース間電圧Ｖｇｓが０より大きく（ｅｎｈａｎｃ
ｅ）なったときにドレイン電流Ｉｄが流れ、ゲート−ソ
ース間電圧Ｖｇｓが印加されていないときには動作を行
わないノーマリーオフ動作となる。
とえばＮｃｈでは、図１０（ａ）で示すように、ゲート
−ソース間電圧Ｖｇｓが０より大きく（ｅｎｈａｎｃ
ｅ）なったときにドレイン電流Ｉｄが流れ、ゲート−ソ
ース間電圧Ｖｇｓが印加されていないときには動作を行
わないノーマリーオフ動作となる。
【０００７】これに対して、前記ディプレッション型
は、たとえばＮｃｈでは、図１０（ｃ）で示すように、
ゲート−ソース間電圧Ｖｇｓが０のときでもドレイン電
流Ｉｄが流れて動作しており、ノーマリーオン動作とな
る。これは、ディプレッション型では、元々チャネルが
形成されているためであり、ゲート−ソース間電圧Ｖｇ
ｓを前記閾値電圧Ｖｔｈの絶対値以上にすることで、前
記チャネルに空乏層が形成されてキャリアが枯れ（ｄｅ
ｐｌｅｔｉｏｎ）、ドレイン電流Ｉｄが流れにくくな
る。
は、たとえばＮｃｈでは、図１０（ｃ）で示すように、
ゲート−ソース間電圧Ｖｇｓが０のときでもドレイン電
流Ｉｄが流れて動作しており、ノーマリーオン動作とな
る。これは、ディプレッション型では、元々チャネルが
形成されているためであり、ゲート−ソース間電圧Ｖｇ
ｓを前記閾値電圧Ｖｔｈの絶対値以上にすることで、前
記チャネルに空乏層が形成されてキャリアが枯れ（ｄｅ
ｐｌｅｔｉｏｎ）、ドレイン電流Ｉｄが流れにくくな
る。
【０００８】したがって、前述のようにＴＦＴの特性が
エンハンスメント型からディプレッション型になってし
まうと、たとえば図１１で示すようなＣＭＯＳインバー
タを考えた場合、入力信号ｉｎがハイレベルであるとき
には、ＮＭＯＳトランジスタｑｎがＯＮしても、ＰＭＯ
ＳトランジスタｑｐがＯＦＦして、出力ｏｕｔがＧＮＤ
レベルになり、通常動作するのに対して、前記入力信号
ｉｎがローレベルになると、ＰＭＯＳトランジスタｑｐ
がＯＮするとともに、ＮＭＯＳトランジスタｑｎもＯＮ
して、電源Ｖｃｃから貫通電流が流れ、誤動作するとと
もに、消費電流が増加する。すなわち、前記入力信号ｉ
ｎのローレベルをＶｉｎ、ＮＭＯＳトランジスタｑｎの
閾値電圧をＶｔｈｎ、ＰＭＯＳトランジスタｑｐの閾値
電圧をＶｔｈｐとすると、Ｖｔｈｎ≦Ｖｉｎ≦Ｖｃｃ−
│Ｖｔｈｐ│では、前記貫通電流が流れることになる。
エンハンスメント型からディプレッション型になってし
まうと、たとえば図１１で示すようなＣＭＯＳインバー
タを考えた場合、入力信号ｉｎがハイレベルであるとき
には、ＮＭＯＳトランジスタｑｎがＯＮしても、ＰＭＯ
ＳトランジスタｑｐがＯＦＦして、出力ｏｕｔがＧＮＤ
レベルになり、通常動作するのに対して、前記入力信号
ｉｎがローレベルになると、ＰＭＯＳトランジスタｑｐ
がＯＮするとともに、ＮＭＯＳトランジスタｑｎもＯＮ
して、電源Ｖｃｃから貫通電流が流れ、誤動作するとと
もに、消費電流が増加する。すなわち、前記入力信号ｉ
ｎのローレベルをＶｉｎ、ＮＭＯＳトランジスタｑｎの
閾値電圧をＶｔｈｎ、ＰＭＯＳトランジスタｑｐの閾値
電圧をＶｔｈｐとすると、Ｖｔｈｎ≦Ｖｉｎ≦Ｖｃｃ−
│Ｖｔｈｐ│では、前記貫通電流が流れることになる。
【０００９】このＣＭＯＳインバータは、前記画素ＴＦ
Ｔを駆動する周辺駆動回路を構成するクロックドインバ
ータ、ＮＡＮＤ回路およびＮＯＲ回路等の基本であり、
該周辺駆動回路をＴＦＴアクティブマトリクス基板上に
一体形成する場合には、前記誤動作や消費電流の問題
が、特に顕著である。
Ｔを駆動する周辺駆動回路を構成するクロックドインバ
ータ、ＮＡＮＤ回路およびＮＯＲ回路等の基本であり、
該周辺駆動回路をＴＦＴアクティブマトリクス基板上に
一体形成する場合には、前記誤動作や消費電流の問題
が、特に顕著である。
【００１０】ここで、前記ＳＯＩ構造のＴＦＴの特性
が、エンハンスメント型からディプレッション型に変化
する理由としては、以下のことが考えられる。 １．多結晶シリコンは単結晶シリコンに比べて結晶性が
不均一であること。 ２．安価なガラス基板を使用する低温多結晶シリコンで
は、ガラスの耐熱性が６００℃程度と低いので、ゲート
酸化膜に熱酸化（１０００℃程度）のプロセスが使えな
いこと。 ３．ガラス基板からの不純物、または前記ガラス基板と
シリコン層との間に汚染を防止するために設けられる下
地膜の固定電荷。 ４．多結晶シリコンの膜厚のばらつきによる膜中の空間
電荷量の増減による閾値のばらつき。 ５．フローティングゲート効果によるＴＦＴ特性の変
化。
が、エンハンスメント型からディプレッション型に変化
する理由としては、以下のことが考えられる。 １．多結晶シリコンは単結晶シリコンに比べて結晶性が
不均一であること。 ２．安価なガラス基板を使用する低温多結晶シリコンで
は、ガラスの耐熱性が６００℃程度と低いので、ゲート
酸化膜に熱酸化（１０００℃程度）のプロセスが使えな
いこと。 ３．ガラス基板からの不純物、または前記ガラス基板と
シリコン層との間に汚染を防止するために設けられる下
地膜の固定電荷。 ４．多結晶シリコンの膜厚のばらつきによる膜中の空間
電荷量の増減による閾値のばらつき。 ５．フローティングゲート効果によるＴＦＴ特性の変
化。
【００１１】一方、上述のような問題を解決する典型的
な従来技術として、特開２００１−５１２９２号公報が
挙げられる。この先行技術では、バックゲート電極へ電
圧を印加することで、ＴＦＴの閾値電圧Ｖｔｈを制御
し、前記消費電力の低減と動作周波数の向上とを選択す
るようになっている。すなわち、前記閾値電圧Ｖｔｈを
制御して、ＴＦＴを、前記ディプレッション型とするこ
とでＯＮ時の電流は増加するけれども動作周波数を向上
し、前記エンハンスメント型とすることで動作周波数は
低下するけれどもＯＦＦ時の電流を減少するようになっ
ている。
な従来技術として、特開２００１−５１２９２号公報が
挙げられる。この先行技術では、バックゲート電極へ電
圧を印加することで、ＴＦＴの閾値電圧Ｖｔｈを制御
し、前記消費電力の低減と動作周波数の向上とを選択す
るようになっている。すなわち、前記閾値電圧Ｖｔｈを
制御して、ＴＦＴを、前記ディプレッション型とするこ
とでＯＮ時の電流は増加するけれども動作周波数を向上
し、前記エンハンスメント型とすることで動作周波数は
低下するけれどもＯＦＦ時の電流を減少するようになっ
ている。
【００１２】
【発明が解決しようとする課題】一方、近年では、前記
携帯機器で、一層消費電力を低減して電池寿命を延ばす
ために、たとえば携帯電話の待受け時のように、各画素
への画像データの書込みを停止する（間引く）待機モー
ドが設定されるようになっている。しかしながら、上述
の従来技術では、たとえばアクティブマトリクス基板の
走査信号線駆動回路はその周波数が低いために前記消費
電力の低減を実現する閾値電圧に設定され、データ信号
線駆動回路はその周波数が高いために前記動作周波数の
向上を実現する閾値電圧に設定され、このようなモード
の切換えに対応できないという問題がある。
携帯機器で、一層消費電力を低減して電池寿命を延ばす
ために、たとえば携帯電話の待受け時のように、各画素
への画像データの書込みを停止する（間引く）待機モー
ドが設定されるようになっている。しかしながら、上述
の従来技術では、たとえばアクティブマトリクス基板の
走査信号線駆動回路はその周波数が低いために前記消費
電力の低減を実現する閾値電圧に設定され、データ信号
線駆動回路はその周波数が高いために前記動作周波数の
向上を実現する閾値電圧に設定され、このようなモード
の切換えに対応できないという問題がある。
【００１３】本発明の目的は、モード切換えに対応する
ことができるＴＦＴアクティブマトリクス基板およびそ
れを用いる液晶表示装置を提供することである。
ことができるＴＦＴアクティブマトリクス基板およびそ
れを用いる液晶表示装置を提供することである。
【００１４】
【課題を解決するための手段】本発明のＴＦＴ基板は、
絶縁基板上に薄膜トランジスタが形成されて成るＴＦＴ
基板において、前記薄膜トランジスタをバックゲート構
造とし、前記薄膜トランジスタの動作状態と待機状態と
でそれぞれ異なるバックゲート電圧を印加するバックバ
イアス切換え手段を含むことを特徴とする。
絶縁基板上に薄膜トランジスタが形成されて成るＴＦＴ
基板において、前記薄膜トランジスタをバックゲート構
造とし、前記薄膜トランジスタの動作状態と待機状態と
でそれぞれ異なるバックゲート電圧を印加するバックバ
イアス切換え手段を含むことを特徴とする。
【００１５】上記の構成によれば、液晶表示装置のＴＦ
Ｔアクティブマトリクス基板などとして用いられるＴＦ
Ｔ基板において、絶縁基板上に形成されることで、閾値
電圧のばらつきやフローティングボディ効果を生じ易い
薄膜トランジスタに対して、該薄膜トランジスタをバッ
クゲート構造とし、バックゲート電圧を印加すること
で、前記閾値電圧のばらつきを補償し、フローティング
ボディ効果を抑制可能にする。そして、前記液晶表示装
置における走査信号線駆動回路やデータ信号線駆動回路
などの論理回路を制御するスタンバイ信号と同期するな
どして、バックバイアス切換え手段は、前記薄膜トラン
ジスタの動作状態と待機状態とで、それぞれ異なるバッ
クゲート電圧を印加する。
Ｔアクティブマトリクス基板などとして用いられるＴＦ
Ｔ基板において、絶縁基板上に形成されることで、閾値
電圧のばらつきやフローティングボディ効果を生じ易い
薄膜トランジスタに対して、該薄膜トランジスタをバッ
クゲート構造とし、バックゲート電圧を印加すること
で、前記閾値電圧のばらつきを補償し、フローティング
ボディ効果を抑制可能にする。そして、前記液晶表示装
置における走査信号線駆動回路やデータ信号線駆動回路
などの論理回路を制御するスタンバイ信号と同期するな
どして、バックバイアス切換え手段は、前記薄膜トラン
ジスタの動作状態と待機状態とで、それぞれ異なるバッ
クゲート電圧を印加する。
【００１６】したがって、前記動作状態では、高速かつ
正確な動作が可能になり、前記待機状態では、オフ電流
が低くなるように設定して、消費電力を削減することが
できる。
正確な動作が可能になり、前記待機状態では、オフ電流
が低くなるように設定して、消費電力を削減することが
できる。
【００１７】また、本発明の液晶表示装置は、前記のＴ
ＦＴ基板を用いることを特徴とする。
ＦＴ基板を用いることを特徴とする。
【００１８】上記の構成によれば、液晶表示装置のＴＦ
Ｔ基板は、高精細、高解像度化等が求められ、アモルフ
ァスシリコンから多結晶シリコン等の高移動度のＴＦＴ
が使用されるようになり、前記閾値電圧のばらつきやフ
ローティングボディ効果の影響が大きいので、本発明が
特に好適である。
Ｔ基板は、高精細、高解像度化等が求められ、アモルフ
ァスシリコンから多結晶シリコン等の高移動度のＴＦＴ
が使用されるようになり、前記閾値電圧のばらつきやフ
ローティングボディ効果の影響が大きいので、本発明が
特に好適である。
【００１９】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図８に基づいて説明すれば、以下のとおりであ
る。
図１〜図８に基づいて説明すれば、以下のとおりであ
る。
【００２０】図１は、本発明の実施の一形態の液晶表示
装置２１の概略的構成を示すブロック図である。この液
晶表示装置２１は、大略的に、表示部２２を、走査信号
線駆動回路２３およびデータ信号線駆動回路２４で駆動
する。ただし、前記走査信号線駆動回路２３およびデー
タ信号線駆動回路２４ならびに後述するバックバイアス
切換え回路２５は、ＴＦＴアクティブマトリクス基板か
ら成る表示パネル２６に一体で形成されており、これら
の回路２３〜２５ならびに表示部２２上のＴＦＴ２７お
よびスタティックＲＡＭ型のメモリ回路２８は、多結晶
シリコン薄膜トランジスタで形成される。
装置２１の概略的構成を示すブロック図である。この液
晶表示装置２１は、大略的に、表示部２２を、走査信号
線駆動回路２３およびデータ信号線駆動回路２４で駆動
する。ただし、前記走査信号線駆動回路２３およびデー
タ信号線駆動回路２４ならびに後述するバックバイアス
切換え回路２５は、ＴＦＴアクティブマトリクス基板か
ら成る表示パネル２６に一体で形成されており、これら
の回路２３〜２５ならびに表示部２２上のＴＦＴ２７お
よびスタティックＲＡＭ型のメモリ回路２８は、多結晶
シリコン薄膜トランジスタで形成される。
【００２１】前記スタティックＲＡＭ型のメモリ回路２
８は、各画素のＴＦＴ２７に個別に対応して設けられ、
ＴＦＴ２７によって取込まれた画像データを保持してお
くためのものであり、たとえばＴＦＴから成る２段の縦
続接続されたＣＭＯＳインバータの１段目の入力を入出
力とし、２段目の出力を１段目の入力に帰還して構成さ
れる。そして、静止画を表示する場合、このメモリ回路
２８に記憶されているデータを用いて表示を行い、後述
するスタンバイ信号ＳＴＢＹがアクティブとなって前記
信号線駆動回路２３，２４の動作が停止される。
８は、各画素のＴＦＴ２７に個別に対応して設けられ、
ＴＦＴ２７によって取込まれた画像データを保持してお
くためのものであり、たとえばＴＦＴから成る２段の縦
続接続されたＣＭＯＳインバータの１段目の入力を入出
力とし、２段目の出力を１段目の入力に帰還して構成さ
れる。そして、静止画を表示する場合、このメモリ回路
２８に記憶されているデータを用いて表示を行い、後述
するスタンバイ信号ＳＴＢＹがアクティブとなって前記
信号線駆動回路２３，２４の動作が停止される。
【００２２】一方、走査信号線駆動回路２３は、前記ク
ロックドインバータ等から成るシフトレジスタ２３ａか
ら構成され、外部から入力されるスタートパルスＳＰを
クロックＣＫに応答して順次シフト出力してゆくこと
で、前記表示部２２における各走査信号線に順次選択出
力を導出する。また、データ信号線駆動回路２４は、前
記クロックドインバータ等から成り、前記スタートパル
スＳＰをクロックＣＫに応答して順次シフト出力してゆ
くシフトレジスタ２４ａおよびそのシフト出力に応答し
て画像データＤＡＴをサンプリングして前記表示部２２
の各データ信号線に導出するサンプリング回路２４ｂか
ら構成される。
ロックドインバータ等から成るシフトレジスタ２３ａか
ら構成され、外部から入力されるスタートパルスＳＰを
クロックＣＫに応答して順次シフト出力してゆくこと
で、前記表示部２２における各走査信号線に順次選択出
力を導出する。また、データ信号線駆動回路２４は、前
記クロックドインバータ等から成り、前記スタートパル
スＳＰをクロックＣＫに応答して順次シフト出力してゆ
くシフトレジスタ２４ａおよびそのシフト出力に応答し
て画像データＤＡＴをサンプリングして前記表示部２２
の各データ信号線に導出するサンプリング回路２４ｂか
ら構成される。
【００２３】図２は、前記クロックドインバータやメモ
リ回路２８などを構成するＣＭＯＳ構成のＴＦＴ４０
Ｐ，４０Ｎの構造を説明するための断面図である。ま
た、図３はその平面図であり、図２は図３の切断面線II
−IIから見た断面である。石英またはプラスチックから
成る絶縁基板４１上には、ベースコート膜４２が形成さ
れ、そのベースコート膜４２上にバックゲート電極４３
Ｐ，４３Ｎが形成される。これらのバックゲート電極４
３Ｐ，４３Ｎは、外部からそれぞれ任意の電圧が印加可
能に構成されている。前記バックゲート電極４３Ｐ，４
３Ｎ上には、第１のゲート絶縁膜４４が形成された後、
ソース領域、ドレイン領域、ＬＤＤ領域およびチャネル
領域を構成する前記多結晶シリコン薄膜のアイランド４
５Ｐ，４５Ｎが形成される。その後、前記バックゲート
電極４３Ｐ，４３Ｎ上には、第２のゲート絶縁膜４６
Ｐ，４６Ｎおよびゲート電極４７Ｐ，４７Ｎが形成され
た後、層間絶縁膜４８で被覆される。前記層間絶縁膜４
８に形成されたコンタクトホール４９を介して、ソース
電極５０およびドレイン電極５１が形成される。このよ
うなバックゲート電極４３Ｐ，４３を有するＴＦＴ４０
Ｐ，４０Ｎの構造は、前記特開２００１−５１２９２号
公報等に詳しく記載されている。
リ回路２８などを構成するＣＭＯＳ構成のＴＦＴ４０
Ｐ，４０Ｎの構造を説明するための断面図である。ま
た、図３はその平面図であり、図２は図３の切断面線II
−IIから見た断面である。石英またはプラスチックから
成る絶縁基板４１上には、ベースコート膜４２が形成さ
れ、そのベースコート膜４２上にバックゲート電極４３
Ｐ，４３Ｎが形成される。これらのバックゲート電極４
３Ｐ，４３Ｎは、外部からそれぞれ任意の電圧が印加可
能に構成されている。前記バックゲート電極４３Ｐ，４
３Ｎ上には、第１のゲート絶縁膜４４が形成された後、
ソース領域、ドレイン領域、ＬＤＤ領域およびチャネル
領域を構成する前記多結晶シリコン薄膜のアイランド４
５Ｐ，４５Ｎが形成される。その後、前記バックゲート
電極４３Ｐ，４３Ｎ上には、第２のゲート絶縁膜４６
Ｐ，４６Ｎおよびゲート電極４７Ｐ，４７Ｎが形成され
た後、層間絶縁膜４８で被覆される。前記層間絶縁膜４
８に形成されたコンタクトホール４９を介して、ソース
電極５０およびドレイン電極５１が形成される。このよ
うなバックゲート電極４３Ｐ，４３を有するＴＦＴ４０
Ｐ，４０Ｎの構造は、前記特開２００１−５１２９２号
公報等に詳しく記載されている。
【００２４】注目すべきは、この液晶表示装置２１で
は、前記バックゲート電極４３Ｐ，４３Ｎに、ＴＦＴの
動作状態と待機状態とでそれぞれ異なるバックゲート電
圧を印加することで、閾値電圧Ｖｔｈｐ，Ｖｔｈｎを制
御する前記バックバイアス切換え回路２５が設けられて
いることである。前記シフトレジスタ２３ａ，２４ａに
はまた、外部から入力されるスタンバイ信号ＳＴＢＹが
入力されており、このスタンバイ信号ＳＴＢＹが待機状
態を表すアクティブのローレベルとなると、後述するよ
うに前記閾値電圧Ｖｔｈｐ，Ｖｔｈｎの絶対値を大きく
して、前記貫通電流による消費電力を低減し、前記スタ
ンバイ信号ＳＴＢＹが動作状態を表す非アクティブのハ
イレベルとなると、前記閾値電圧Ｖｔｈｐ，Ｖｔｈｎの
絶対値を小さくして、高速かつ正確な動作を可能にす
る。
は、前記バックゲート電極４３Ｐ，４３Ｎに、ＴＦＴの
動作状態と待機状態とでそれぞれ異なるバックゲート電
圧を印加することで、閾値電圧Ｖｔｈｐ，Ｖｔｈｎを制
御する前記バックバイアス切換え回路２５が設けられて
いることである。前記シフトレジスタ２３ａ，２４ａに
はまた、外部から入力されるスタンバイ信号ＳＴＢＹが
入力されており、このスタンバイ信号ＳＴＢＹが待機状
態を表すアクティブのローレベルとなると、後述するよ
うに前記閾値電圧Ｖｔｈｐ，Ｖｔｈｎの絶対値を大きく
して、前記貫通電流による消費電力を低減し、前記スタ
ンバイ信号ＳＴＢＹが動作状態を表す非アクティブのハ
イレベルとなると、前記閾値電圧Ｖｔｈｐ，Ｖｔｈｎの
絶対値を小さくして、高速かつ正確な動作を可能にす
る。
【００２５】図４は、前記シフトレジスタ２４ａを例と
して、上述のような動作をさらに詳細に説明するための
図である。この図４のＴＦＴ４０Ｐ，４０Ｎにおいて、
前述の図２および図３に対応する部分には、同一の参照
符号を付して示す。シフトレジスタ２４ａは、相互に縦
続接続されるｎ＋１段のデータフリップフロップＦ１〜
Ｆｎ＋１から構成されており、各データフリップフロッ
プＦ１〜Ｆｎ＋１のクロック入力端子には共通に前記ク
ロックＣＬＫが入力され、リセット端子には共通に前記
スタンバイ信号ＳＴＢＹが入力される。また、初段のデ
ータフリップフロップＦ１のデータ入力端子には前記ス
タートパルスＳＰが入力され、各データフリップフロッ
プＦ１〜Ｆｎの出力端子からの出力が次段のデータフリ
ップフロップＦ２〜Ｆｎ＋１のデータ入力端子に与えら
れるとともに、前記各データ信号線に対応したサンプリ
ング回路２４ｂへのサンプリング出力Ｓ１〜Ｓｎとな
る。
して、上述のような動作をさらに詳細に説明するための
図である。この図４のＴＦＴ４０Ｐ，４０Ｎにおいて、
前述の図２および図３に対応する部分には、同一の参照
符号を付して示す。シフトレジスタ２４ａは、相互に縦
続接続されるｎ＋１段のデータフリップフロップＦ１〜
Ｆｎ＋１から構成されており、各データフリップフロッ
プＦ１〜Ｆｎ＋１のクロック入力端子には共通に前記ク
ロックＣＬＫが入力され、リセット端子には共通に前記
スタンバイ信号ＳＴＢＹが入力される。また、初段のデ
ータフリップフロップＦ１のデータ入力端子には前記ス
タートパルスＳＰが入力され、各データフリップフロッ
プＦ１〜Ｆｎの出力端子からの出力が次段のデータフリ
ップフロップＦ２〜Ｆｎ＋１のデータ入力端子に与えら
れるとともに、前記各データ信号線に対応したサンプリ
ング回路２４ｂへのサンプリング出力Ｓ１〜Ｓｎとな
る。
【００２６】そして、前記スタンバイ信号ＳＴＢＹが前
記動作状態を表す非アクティブのハイレベルである間
は、各データフリップフロップＦ１〜Ｆｎ＋１はクロッ
クＣＬＫに応答して前記スタートパルスＳＰを順次セッ
トしてゆく。これに対して、前記スタンバイ信号ＳＴＢ
Ｙが前記待機状態を表すアクティブのローレベルとなる
とき、クロックＣＬＫの発振は停止され、また各データ
フリップフロップＦ１〜Ｆｎ＋１は固定されてリセット
状態になり、消費電力が減少する。
記動作状態を表す非アクティブのハイレベルである間
は、各データフリップフロップＦ１〜Ｆｎ＋１はクロッ
クＣＬＫに応答して前記スタートパルスＳＰを順次セッ
トしてゆく。これに対して、前記スタンバイ信号ＳＴＢ
Ｙが前記待機状態を表すアクティブのローレベルとなる
とき、クロックＣＬＫの発振は停止され、また各データ
フリップフロップＦ１〜Ｆｎ＋１は固定されてリセット
状態になり、消費電力が減少する。
【００２７】また、前記各データフリップフロップＦ１
〜Ｆｎ＋１は、前記クロックドインバータ構成となって
おり、この図４では、図面の簡略化のために、前記図２
および図３で示すようなＴＦＴ４０Ｐ，４０Ｎから成る
ＣＭＯＳインバータ構成で示している。このＣＭＯＳイ
ンバータは、ハイレベルの電位ＶＣＣおよびＧＮＤ電位
を電源とし、したがってＰチャネルＴＦＴ４０Ｐのソー
スには前記電位ＶＣＣが与えられ、ＮチャネルＴＦＴ４
０Ｎのソースには前記ＧＮＤ電位が与えられる。また、
これらのＴＦＴ４０Ｐ，４０Ｎのゲート４７Ｐ，４７Ｎ
は共通に接続されて入力端となり、ドレインは共通に接
続されて出力端となる。
〜Ｆｎ＋１は、前記クロックドインバータ構成となって
おり、この図４では、図面の簡略化のために、前記図２
および図３で示すようなＴＦＴ４０Ｐ，４０Ｎから成る
ＣＭＯＳインバータ構成で示している。このＣＭＯＳイ
ンバータは、ハイレベルの電位ＶＣＣおよびＧＮＤ電位
を電源とし、したがってＰチャネルＴＦＴ４０Ｐのソー
スには前記電位ＶＣＣが与えられ、ＮチャネルＴＦＴ４
０Ｎのソースには前記ＧＮＤ電位が与えられる。また、
これらのＴＦＴ４０Ｐ，４０Ｎのゲート４７Ｐ，４７Ｎ
は共通に接続されて入力端となり、ドレインは共通に接
続されて出力端となる。
【００２８】一方、バックゲート電極４３Ｐ，４３Ｎに
は、前記バックバイアス切換え回路２５から、バックゲ
ート電圧ＶＢＰ，ＶＢＮがそれぞれ与えられる。前記バ
ックバイアス切換え回路２５には、電源として外部から
４系統の電位ＶＣＣ２，ＶＣＣ１，ＧＮＤ２，ＧＮＤ１
が与えられており、電位ＶＣＣ２は前記電位ＶＣＣより
も高く、電位ＶＣＣ１は前記電位ＶＣＣよりも低く、電
位ＧＮＤ２は前記電位ＧＮＤよりも高く、電位ＧＮＤ１
は前記電位ＧＮＤよりも低い。
は、前記バックバイアス切換え回路２５から、バックゲ
ート電圧ＶＢＰ，ＶＢＮがそれぞれ与えられる。前記バ
ックバイアス切換え回路２５には、電源として外部から
４系統の電位ＶＣＣ２，ＶＣＣ１，ＧＮＤ２，ＧＮＤ１
が与えられており、電位ＶＣＣ２は前記電位ＶＣＣより
も高く、電位ＶＣＣ１は前記電位ＶＣＣよりも低く、電
位ＧＮＤ２は前記電位ＧＮＤよりも高く、電位ＧＮＤ１
は前記電位ＧＮＤよりも低い。
【００２９】前記バックバイアス切換え回路２５は、前
記スタンバイ信号ＳＴＢＹに応答して、該スタンバイ信
号ＳＴＢＹが待機状態を表すアクティブのローレベルと
なると、バックゲート電極４３Ｐのバックゲート電圧Ｖ
ＢＰをハイレベル側の電位ＶＣＣ２とするとともに、バ
ックゲート電極４３Ｎのバックゲート電圧ＶＢＰをロー
レベル側の電位ＧＮＤ１とする。こうして、閾値電圧Ｖ
ｔｈｐ，Ｖｔｈｎの絶対値を大きくして、ＴＦＴ４０
Ｐ，４０Ｎを前記エンハンスメント型の特性とし、前記
貫通電流による消費電力を低減することができる。
記スタンバイ信号ＳＴＢＹに応答して、該スタンバイ信
号ＳＴＢＹが待機状態を表すアクティブのローレベルと
なると、バックゲート電極４３Ｐのバックゲート電圧Ｖ
ＢＰをハイレベル側の電位ＶＣＣ２とするとともに、バ
ックゲート電極４３Ｎのバックゲート電圧ＶＢＰをロー
レベル側の電位ＧＮＤ１とする。こうして、閾値電圧Ｖ
ｔｈｐ，Ｖｔｈｎの絶対値を大きくして、ＴＦＴ４０
Ｐ，４０Ｎを前記エンハンスメント型の特性とし、前記
貫通電流による消費電力を低減することができる。
【００３０】これに対して、前記スタンバイ信号ＳＴＢ
Ｙが動作状態を表す非アクティブのハイレベルとなる
と、バックゲート電極４３Ｐのバックゲート電圧ＶＢＰ
をローレベル側の電位ＶＣＣ１とするとともに、バック
ゲート電極４３Ｎのバックゲート電圧ＶＢＰをハイレベ
ル側の電位ＧＮＤ２とする。こうして、閾値電圧Ｖｔｈ
ｐ，Ｖｔｈｎの絶対値を小さくして、ＴＦＴ４０Ｐ，４
０Ｎを前記ディプレッション型の特性とし、高速かつ正
確な動作を可能にすることができる。
Ｙが動作状態を表す非アクティブのハイレベルとなる
と、バックゲート電極４３Ｐのバックゲート電圧ＶＢＰ
をローレベル側の電位ＶＣＣ１とするとともに、バック
ゲート電極４３Ｎのバックゲート電圧ＶＢＰをハイレベ
ル側の電位ＧＮＤ２とする。こうして、閾値電圧Ｖｔｈ
ｐ，Ｖｔｈｎの絶対値を小さくして、ＴＦＴ４０Ｐ，４
０Ｎを前記ディプレッション型の特性とし、高速かつ正
確な動作を可能にすることができる。
【００３１】このようにして、スタンバイ信号ＳＴＢＹ
が前記待機状態を表すアクティブのローレベルとなる
と、従来ではクロックＣＬＫの発振は停止されて各デー
タフリップフロップＦ１〜Ｆｎ＋１が固定されるだけで
あったのを、本発明では、ＴＦＴ４０Ｐ，４０Ｎを、モ
ード切換えに対応して、ディプレッション型とエンハン
スメント型とに切換えるので、通常動作時における高速
かつ正確な動作を実現しつつ、待機時における前記貫通
電流を抑制し、一層低消費電力化を図ることができる。
が前記待機状態を表すアクティブのローレベルとなる
と、従来ではクロックＣＬＫの発振は停止されて各デー
タフリップフロップＦ１〜Ｆｎ＋１が固定されるだけで
あったのを、本発明では、ＴＦＴ４０Ｐ，４０Ｎを、モ
ード切換えに対応して、ディプレッション型とエンハン
スメント型とに切換えるので、通常動作時における高速
かつ正確な動作を実現しつつ、待機時における前記貫通
電流を抑制し、一層低消費電力化を図ることができる。
【００３２】また、液晶表示装置のＴＦＴ基板は、前述
のように高精細、高解像度化等が求められ、アモルファ
スシリコンから前記多結晶シリコン等の高移動度のＴＦ
Ｔが使用されるようになり、前記閾値電圧のばらつきや
フローティングボディ効果の影響が大きいので、本発明
が特に好適である。
のように高精細、高解像度化等が求められ、アモルファ
スシリコンから前記多結晶シリコン等の高移動度のＴＦ
Ｔが使用されるようになり、前記閾値電圧のばらつきや
フローティングボディ効果の影響が大きいので、本発明
が特に好適である。
【００３３】図５は、前記バックバイアス切換え回路２
５の一構成例を示すブロック図である。この例では、イ
ンバータＩＮＶと、４つのアナログスイッチＡＳＷ１〜
ＡＳＷ４とを備えて構成されている。前記アナログスイ
ッチＡＳＷ１〜ＡＳＷ４は、正相の制御信号φおよびそ
の逆相の制御信号／φを入力としており、このため前記
ローアクティブのスタンバイ信号ＳＴＢＹは、そのまま
制御信号φとなり、またインバータＩＮＶで反転されて
制御信号／φとなり、アナログスイッチＡＳＷ１〜ＡＳ
Ｗ４にそれぞれ入力される。
５の一構成例を示すブロック図である。この例では、イ
ンバータＩＮＶと、４つのアナログスイッチＡＳＷ１〜
ＡＳＷ４とを備えて構成されている。前記アナログスイ
ッチＡＳＷ１〜ＡＳＷ４は、正相の制御信号φおよびそ
の逆相の制御信号／φを入力としており、このため前記
ローアクティブのスタンバイ信号ＳＴＢＹは、そのまま
制御信号φとなり、またインバータＩＮＶで反転されて
制御信号／φとなり、アナログスイッチＡＳＷ１〜ＡＳ
Ｗ４にそれぞれ入力される。
【００３４】前記アナログスイッチＡＳＷ２，ＡＳＷ３
は、たとえば図６で示すように構成される。アナログス
イッチＡＳＷ１〜ＡＳＷ４は、一対のＰＭＯＳＦＥＴＱ
ＰとＮＭＯＳＦＥＴＱＮとが相互に並列に接続されて構
成されるトランスミッションゲートであり、この図６で
示すアナログスイッチＡＳＷ２，ＡＳＷ３では、ＰＭＯ
ＳＦＥＴＱＰのゲートに前記制御信号／φが与えられ、
ＮＭＯＳＦＥＴＱＮのゲートに前記制御信号φが与えら
れ、したがって前記ローアクティブのスタンバイ信号Ｓ
ＴＢＹが非アクティブのハイレベルとなるとＭＯＳＦＥ
ＴＱＰ，ＱＮのソース−ドレイン間が導通する。
は、たとえば図６で示すように構成される。アナログス
イッチＡＳＷ１〜ＡＳＷ４は、一対のＰＭＯＳＦＥＴＱ
ＰとＮＭＯＳＦＥＴＱＮとが相互に並列に接続されて構
成されるトランスミッションゲートであり、この図６で
示すアナログスイッチＡＳＷ２，ＡＳＷ３では、ＰＭＯ
ＳＦＥＴＱＰのゲートに前記制御信号／φが与えられ、
ＮＭＯＳＦＥＴＱＮのゲートに前記制御信号φが与えら
れ、したがって前記ローアクティブのスタンバイ信号Ｓ
ＴＢＹが非アクティブのハイレベルとなるとＭＯＳＦＥ
ＴＱＰ，ＱＮのソース−ドレイン間が導通する。
【００３５】これに対して、前記図示しない前記アナロ
グスイッチＡＳＷ１，ＡＳＷ４では、ＰＭＯＳＦＥＴＱ
Ｐのゲートに前記制御信号φが与えられ、ＮＭＯＳＦＥ
ＴＱＮのゲートに前記制御信号／φが与えられ、したが
って前記ローアクティブのスタンバイ信号ＳＴＢＹがア
クティブのローレベルとなるとＭＯＳＦＥＴＱＰ，ＱＮ
のソース−ドレイン間が導通する。
グスイッチＡＳＷ１，ＡＳＷ４では、ＰＭＯＳＦＥＴＱ
Ｐのゲートに前記制御信号φが与えられ、ＮＭＯＳＦＥ
ＴＱＮのゲートに前記制御信号／φが与えられ、したが
って前記ローアクティブのスタンバイ信号ＳＴＢＹがア
クティブのローレベルとなるとＭＯＳＦＥＴＱＰ，ＱＮ
のソース−ドレイン間が導通する。
【００３６】アナログスイッチＡＳＷ１の入力ＩＮとし
ては前記ハイレベル側の電位ＶＣＣ２が与えられてお
り、アナログスイッチＡＳＷ２の入力ＩＮとしては前記
ローレベル側の電位ＶＣＣ１が与えられており、アナロ
グスイッチＡＳＷ３の入力ＩＮとしては前記ハイレベル
側の電位ＧＮＤ２が与えられており、アナログスイッチ
ＡＳＷ２の入力ＩＮとしては前記ローレベル側の電位Ｇ
ＮＤ１が与えられている。
ては前記ハイレベル側の電位ＶＣＣ２が与えられてお
り、アナログスイッチＡＳＷ２の入力ＩＮとしては前記
ローレベル側の電位ＶＣＣ１が与えられており、アナロ
グスイッチＡＳＷ３の入力ＩＮとしては前記ハイレベル
側の電位ＧＮＤ２が与えられており、アナログスイッチ
ＡＳＷ２の入力ＩＮとしては前記ローレベル側の電位Ｇ
ＮＤ１が与えられている。
【００３７】したがって、アナログスイッチＡＳＷ１，
ＡＳＷ２の出力ＯＵＴの並列出力である前記Ｐ型のＴＦ
Ｔ４０Ｐのバックゲート電極４３Ｐへのバックゲート電
圧ＶＢＰは、前述のように、スタンバイ信号ＳＴＢＹが
アクティブのローレベルとなるとアナログスイッチＡＳ
Ｗ１を介するハイレベル側の電位ＶＣＣ２となり、スタ
ンバイ信号ＳＴＢＹが非アクティブのハイレベルとなる
とアナログスイッチＡＳＷ２を介するローレベル側の電
位ＶＣＣ１となる。同様に、アナログスイッチＡＳＷ
３，ＡＳＷ４の出力ＯＵＴの並列出力である前記Ｎ型の
ＴＦＴ４０Ｎのバックゲート電極４３Ｎへのバックゲー
ト電圧ＶＢＮは、前述のように、スタンバイ信号ＳＴＢ
Ｙがアクティブのローレベルとなるとアナログスイッチ
ＡＳＷ４を介するローレベル側の電位ＧＮＤ１となり、
スタンバイ信号ＳＴＢＹが非アクティブのハイレベルと
なるとアナログスイッチＡＳＷ３を介するハイレベル側
の電位ＧＮＤ２となる。このようにして、前記バックバ
イアス切換え回路２５を具体的に構成することができ
る。
ＡＳＷ２の出力ＯＵＴの並列出力である前記Ｐ型のＴＦ
Ｔ４０Ｐのバックゲート電極４３Ｐへのバックゲート電
圧ＶＢＰは、前述のように、スタンバイ信号ＳＴＢＹが
アクティブのローレベルとなるとアナログスイッチＡＳ
Ｗ１を介するハイレベル側の電位ＶＣＣ２となり、スタ
ンバイ信号ＳＴＢＹが非アクティブのハイレベルとなる
とアナログスイッチＡＳＷ２を介するローレベル側の電
位ＶＣＣ１となる。同様に、アナログスイッチＡＳＷ
３，ＡＳＷ４の出力ＯＵＴの並列出力である前記Ｎ型の
ＴＦＴ４０Ｎのバックゲート電極４３Ｎへのバックゲー
ト電圧ＶＢＮは、前述のように、スタンバイ信号ＳＴＢ
Ｙがアクティブのローレベルとなるとアナログスイッチ
ＡＳＷ４を介するローレベル側の電位ＧＮＤ１となり、
スタンバイ信号ＳＴＢＹが非アクティブのハイレベルと
なるとアナログスイッチＡＳＷ３を介するハイレベル側
の電位ＧＮＤ２となる。このようにして、前記バックバ
イアス切換え回路２５を具体的に構成することができ
る。
【００３８】また、前記バックバイアス切換え回路２５
は、図７で示すバックバイアス切換え回路２５ａのよう
に構成することもできる。このバックバイアス切換え回
路２５ａにおいて、前述のバックバイアス切換え回路２
５に類似し、対応する部分には同一の参照符号を付し
て、その説明を省略する。このバックバイアス切換え回
路２５ａは、前記スタンバイ信号ＳＴＢＹから制御信号
／φを作成するインバータＩＮＶ（図面の簡略化のため
に、省略）と、前記４つのアナログスイッチＡＳＷ１〜
ＡＳＷ４と、２つのレベルシフタＳＨ１，ＳＨ２と、そ
の制御用の信号を作成するインバータＩＮＶ１，ＩＮＶ
２とを備えて構成されている。
は、図７で示すバックバイアス切換え回路２５ａのよう
に構成することもできる。このバックバイアス切換え回
路２５ａにおいて、前述のバックバイアス切換え回路２
５に類似し、対応する部分には同一の参照符号を付し
て、その説明を省略する。このバックバイアス切換え回
路２５ａは、前記スタンバイ信号ＳＴＢＹから制御信号
／φを作成するインバータＩＮＶ（図面の簡略化のため
に、省略）と、前記４つのアナログスイッチＡＳＷ１〜
ＡＳＷ４と、２つのレベルシフタＳＨ１，ＳＨ２と、そ
の制御用の信号を作成するインバータＩＮＶ１，ＩＮＶ
２とを備えて構成されている。
【００３９】レベルシフタＳＨ１は、たとえば図８で示
すように、４つのＰＭＯＳＦＥＴＱＰ１〜ＱＰ４と、２
つのＮＭＯＳＦＥＴＱＮ１，ＱＮ２とを備えて構成され
る。このレベルシフタＳＨ１は、低電圧、たとえば５Ｖ
の相互に逆相の信号ＩＮ１，ＩＮ２を入力として、出力
ＯＵＴ１，ＯＵＴ２として、それをたとえば１５Ｖに昇
圧して出力する。
すように、４つのＰＭＯＳＦＥＴＱＰ１〜ＱＰ４と、２
つのＮＭＯＳＦＥＴＱＮ１，ＱＮ２とを備えて構成され
る。このレベルシフタＳＨ１は、低電圧、たとえば５Ｖ
の相互に逆相の信号ＩＮ１，ＩＮ２を入力として、出力
ＯＵＴ１，ＯＵＴ２として、それをたとえば１５Ｖに昇
圧して出力する。
【００４０】一方の信号ＩＮ１は一対のＰＭＯＳＦＥＴ
ＱＰ１およびＮＭＯＳＦＥＴＱＮ１のゲートに共通に入
力され、他方の信号ＩＮ２は一対のＰＭＯＳＦＥＴＱＰ
２およびＮＭＯＳＦＥＴＱＮ２のゲートに共通に入力さ
れ、ＰＭＯＳＦＥＴＱＰ１のドレインとＮＭＯＳＦＥＴ
ＱＮ１のドレインとの接続点が出力ＯＵＴ２となり、Ｐ
ＭＯＳＦＥＴＱＰ２のドレインとＮＭＯＳＦＥＴＱＮ２
のドレインとの接続点が出力ＯＵＴ１となる。ＮＭＯＳ
ＦＥＴＱＮ１，ＱＮ２のソースには共通に前記電位ＧＮ
Ｄ１が与えられる。ＰＭＯＳＦＥＴＱＰ１，ＱＰ２のソ
ースは、対応するＰＭＯＳＦＥＴＱＰ３，ＱＰ４のドレ
インにそれぞれ接続され、これらのＰＭＯＳＦＥＴＱＰ
３，ＱＰ４のソースには共通に前記電位ＶＣＣ２が与え
られる。ＰＭＯＳＦＥＴＱＰ３，ＱＰ４のゲートは、Ｍ
ＯＳＦＥＴＱＰ２，ＱＮ２の接続点、すなわち出力ＯＵ
Ｔ１の出力端と、ＭＯＳＦＥＴＱＰ１，ＱＮ１の接続
点、すなわち出力ＯＵＴ２の出力端にそれぞれ接続され
る。
ＱＰ１およびＮＭＯＳＦＥＴＱＮ１のゲートに共通に入
力され、他方の信号ＩＮ２は一対のＰＭＯＳＦＥＴＱＰ
２およびＮＭＯＳＦＥＴＱＮ２のゲートに共通に入力さ
れ、ＰＭＯＳＦＥＴＱＰ１のドレインとＮＭＯＳＦＥＴ
ＱＮ１のドレインとの接続点が出力ＯＵＴ２となり、Ｐ
ＭＯＳＦＥＴＱＰ２のドレインとＮＭＯＳＦＥＴＱＮ２
のドレインとの接続点が出力ＯＵＴ１となる。ＮＭＯＳ
ＦＥＴＱＮ１，ＱＮ２のソースには共通に前記電位ＧＮ
Ｄ１が与えられる。ＰＭＯＳＦＥＴＱＰ１，ＱＰ２のソ
ースは、対応するＰＭＯＳＦＥＴＱＰ３，ＱＰ４のドレ
インにそれぞれ接続され、これらのＰＭＯＳＦＥＴＱＰ
３，ＱＰ４のソースには共通に前記電位ＶＣＣ２が与え
られる。ＰＭＯＳＦＥＴＱＰ３，ＱＰ４のゲートは、Ｍ
ＯＳＦＥＴＱＰ２，ＱＮ２の接続点、すなわち出力ＯＵ
Ｔ１の出力端と、ＭＯＳＦＥＴＱＰ１，ＱＮ１の接続
点、すなわち出力ＯＵＴ２の出力端にそれぞれ接続され
る。
【００４１】そして、このレベルシフタＳＨ１に関して
設けられるインバータＩＮＶ１は、前記スタンバイ信号
ＳＴＢＹを反転して前記信号ＩＮ１として出力するもの
であり、信号ＩＮ２には、前記スタンバイ信号ＳＴＢＹ
がそのまま入力される。これに対して、レベルシフタＳ
Ｈ２では、信号ＩＮ１にスタンバイ信号ＳＴＢＹがその
まま入力され、信号ＩＮ２には、インバータＩＮＶ２で
スタンバイ信号ＳＴＢＹが反転された後入力される。
設けられるインバータＩＮＶ１は、前記スタンバイ信号
ＳＴＢＹを反転して前記信号ＩＮ１として出力するもの
であり、信号ＩＮ２には、前記スタンバイ信号ＳＴＢＹ
がそのまま入力される。これに対して、レベルシフタＳ
Ｈ２では、信号ＩＮ１にスタンバイ信号ＳＴＢＹがその
まま入力され、信号ＩＮ２には、インバータＩＮＶ２で
スタンバイ信号ＳＴＢＹが反転された後入力される。
【００４２】したがって、レベルシフタＳＨ１では、ス
タンバイ信号ＳＴＢＹがアクティブのローレベルとなる
と、信号ＩＮ１がハイレベルとなり、ＰＭＯＳＦＥＴＱ
Ｐ１，ＱＰ３が遮断し、ＮＭＯＳＦＥＴＱＮ１が導通し
て出力ＯＵＴ２が電位ＧＮＤ１となるとともに、信号Ｉ
Ｎ２がローレベルとなり、ＮＭＯＳＦＥＴＱＮ２が遮断
し、ＰＭＯＳＦＥＴＱＰ２，ＱＰ４が導通して出力ＯＵ
Ｔ１が電位ＶＣＣ２となる。これらの電位ＶＣＣ２，Ｇ
ＮＤ１は、前記アナログスイッチＡＳＷ１，ＡＳＷ４を
介して出力される。
タンバイ信号ＳＴＢＹがアクティブのローレベルとなる
と、信号ＩＮ１がハイレベルとなり、ＰＭＯＳＦＥＴＱ
Ｐ１，ＱＰ３が遮断し、ＮＭＯＳＦＥＴＱＮ１が導通し
て出力ＯＵＴ２が電位ＧＮＤ１となるとともに、信号Ｉ
Ｎ２がローレベルとなり、ＮＭＯＳＦＥＴＱＮ２が遮断
し、ＰＭＯＳＦＥＴＱＰ２，ＱＰ４が導通して出力ＯＵ
Ｔ１が電位ＶＣＣ２となる。これらの電位ＶＣＣ２，Ｇ
ＮＤ１は、前記アナログスイッチＡＳＷ１，ＡＳＷ４を
介して出力される。
【００４３】これに対して、前記スタンバイ信号ＳＴＢ
Ｙが非アクティブのハイレベルとなると信号ＩＮ２がハ
イレベルとなり、ＰＭＯＳＦＥＴＱＰ２，ＱＰ４が遮断
し、ＮＭＯＳＦＥＴＱＮ２が導通して出力ＯＵＴ１が電
位ＧＮＤ１となるとともに、信号ＩＮ１がローレベルと
なり、ＮＭＯＳＦＥＴＱＮ１が遮断し、ＰＭＯＳＦＥＴ
ＱＰ１，ＱＰ３が導通して出力ＯＵＴ２が電位ＶＣＣ２
となる。これらの電位ＶＣＣ２，ＧＮＤ１は、前記アナ
ログスイッチＡＳＷ１，ＡＳＷ４で阻止されて出力され
ない。
Ｙが非アクティブのハイレベルとなると信号ＩＮ２がハ
イレベルとなり、ＰＭＯＳＦＥＴＱＰ２，ＱＰ４が遮断
し、ＮＭＯＳＦＥＴＱＮ２が導通して出力ＯＵＴ１が電
位ＧＮＤ１となるとともに、信号ＩＮ１がローレベルと
なり、ＮＭＯＳＦＥＴＱＮ１が遮断し、ＰＭＯＳＦＥＴ
ＱＰ１，ＱＰ３が導通して出力ＯＵＴ２が電位ＶＣＣ２
となる。これらの電位ＶＣＣ２，ＧＮＤ１は、前記アナ
ログスイッチＡＳＷ１，ＡＳＷ４で阻止されて出力され
ない。
【００４４】一方、図示しないレベルシフタＳＨ２から
は、電位ＶＣＣ１，ＧＮＤ２は、スタンバイ信号ＳＴＢ
Ｙがアクティブのローレベルとなると、アナログスイッ
チＡＳＷ２，ＡＳＷ３で阻止されて出力されず、スタン
バイ信号ＳＴＢＹが非アクティブのハイレベルとなる
と、前記アナログスイッチＡＳＷ２，ＡＳＷ３を介して
出力される。このようにしてもまた、前記バックバイア
ス切換え回路２５を具体的に構成することができる。
は、電位ＶＣＣ１，ＧＮＤ２は、スタンバイ信号ＳＴＢ
Ｙがアクティブのローレベルとなると、アナログスイッ
チＡＳＷ２，ＡＳＷ３で阻止されて出力されず、スタン
バイ信号ＳＴＢＹが非アクティブのハイレベルとなる
と、前記アナログスイッチＡＳＷ２，ＡＳＷ３を介して
出力される。このようにしてもまた、前記バックバイア
ス切換え回路２５を具体的に構成することができる。
【００４５】本発明の実施の他の形態について、図９に
基づいて説明すれば、以下のとおりである。
基づいて説明すれば、以下のとおりである。
【００４６】図９は、本発明の実施の他の形態の液晶表
示装置６１の概略的構成を示すブロック図である。この
液晶表示装置６１において、前述の液晶表示装置２１に
類似し、対応する部分には同一の参照符号を付して、そ
の説明を省略する。注目すべきは、この液晶表示装置６
１では、表示パネル６６に、ＣＰＵ６７、メモリ６８お
よび入出力回路６９などの周辺回路が一体で形成されて
いることである。
示装置６１の概略的構成を示すブロック図である。この
液晶表示装置６１において、前述の液晶表示装置２１に
類似し、対応する部分には同一の参照符号を付して、そ
の説明を省略する。注目すべきは、この液晶表示装置６
１では、表示パネル６６に、ＣＰＵ６７、メモリ６８お
よび入出力回路６９などの周辺回路が一体で形成されて
いることである。
【００４７】このように構成される液晶表示装置６１に
おいて、前記走査信号線駆動回路２３，２４では、クロ
ックＣＬＫの周波数は、たとえば５ＭＮｚ程度で、ＴＦ
Ｔの移動度は前記１００ｃｍ2 ／Ｖ・ｓｅｃ程度である
のに対して、前記ＣＰＵ６７では、クロック周波数は１
０〜４０ＭＮｚ程度で、移動度は１５０〜３００ｃｍ 2
／Ｖ・ｓｅｃ程度になり、またＳＲＡＭやＤＲＡＭなど
の前記メモリ６８では、クロック周波数は１００ＭＮｚ
程度で、ＴＦＴの移動度は５００ｃｍ2 ／Ｖ・ｓｅｃ程
度になり、すなわちＴＦＴに単結晶シリコンに近い高性
能が要求される。
おいて、前記走査信号線駆動回路２３，２４では、クロ
ックＣＬＫの周波数は、たとえば５ＭＮｚ程度で、ＴＦ
Ｔの移動度は前記１００ｃｍ2 ／Ｖ・ｓｅｃ程度である
のに対して、前記ＣＰＵ６７では、クロック周波数は１
０〜４０ＭＮｚ程度で、移動度は１５０〜３００ｃｍ 2
／Ｖ・ｓｅｃ程度になり、またＳＲＡＭやＤＲＡＭなど
の前記メモリ６８では、クロック周波数は１００ＭＮｚ
程度で、ＴＦＴの移動度は５００ｃｍ2 ／Ｖ・ｓｅｃ程
度になり、すなわちＴＦＴに単結晶シリコンに近い高性
能が要求される。
【００４８】このようにアクティブマトリクス回路を駆
動する信号線駆動回路２３，２４だけではなく、画像信
号をやり取りする周辺回路まで１枚のガラス基板上に集
積したシステムオンパネルの表示パネル６６において、
動作する必要の無いシステム状態の時は、これらの周辺
回路も前記スタンバイ信号ＳＴＢＹに応答して前記バッ
クバイアス切換え回路２５によってバックゲート電圧Ｖ
ＢＰ，ＶＢＮを制御することで、システム全体としての
消費電力を抑えることができる。
動する信号線駆動回路２３，２４だけではなく、画像信
号をやり取りする周辺回路まで１枚のガラス基板上に集
積したシステムオンパネルの表示パネル６６において、
動作する必要の無いシステム状態の時は、これらの周辺
回路も前記スタンバイ信号ＳＴＢＹに応答して前記バッ
クバイアス切換え回路２５によってバックゲート電圧Ｖ
ＢＰ，ＶＢＮを制御することで、システム全体としての
消費電力を抑えることができる。
【００４９】
【発明の効果】本発明のＴＦＴ基板は、以上のように、
液晶表示装置のＴＦＴアクティブマトリクス基板などと
して用いられるＴＦＴ基板において、絶縁基板上に形成
されることで、閾値電圧のばらつきやフローティングボ
ディ効果を生じ易い薄膜トランジスタに対して、該薄膜
トランジスタをバックゲート構造とし、前記薄膜トラン
ジスタの動作状態と待機状態とで、それぞれ異なるバッ
クゲート電圧を印加することで、前記閾値電圧のばらつ
きを補償し、フローティングボディ効果を抑制する。
液晶表示装置のＴＦＴアクティブマトリクス基板などと
して用いられるＴＦＴ基板において、絶縁基板上に形成
されることで、閾値電圧のばらつきやフローティングボ
ディ効果を生じ易い薄膜トランジスタに対して、該薄膜
トランジスタをバックゲート構造とし、前記薄膜トラン
ジスタの動作状態と待機状態とで、それぞれ異なるバッ
クゲート電圧を印加することで、前記閾値電圧のばらつ
きを補償し、フローティングボディ効果を抑制する。
【００５０】それゆえ、前記動作状態では、高速かつ正
確な動作が可能になり、前記待機状態では、オフ電流が
低くなるように設定して、消費電力を削減することがで
きる。
確な動作が可能になり、前記待機状態では、オフ電流が
低くなるように設定して、消費電力を削減することがで
きる。
【００５１】また、本発明の液晶表示装置は、以上のよ
うに、前記のＴＦＴ基板を用いる。
うに、前記のＴＦＴ基板を用いる。
【００５２】それゆえ、本発明が特に好適である。
【図１】本発明の実施の一形態の液晶表示装置の概略的
構成を示すブロック図である。
構成を示すブロック図である。
【図２】ＣＭＯＳ構成のＴＦＴの構造を説明するための
断面図である。
断面図である。
【図３】図２の平面図である。
【図４】図１の液晶表示装置におけるシフトレジスタを
例として、本発明の動作をさらに詳細に説明するための
図である。
例として、本発明の動作をさらに詳細に説明するための
図である。
【図５】バックバイアス切換え回路の一構成例を示すブ
ロック図である。
ロック図である。
【図６】図５で示すバックバイアス切換え回路における
アナログスイッチの一構成例を示すブロック図である。
アナログスイッチの一構成例を示すブロック図である。
【図７】バックバイアス切換え回路の他の構成例を示す
ブロック図である。
ブロック図である。
【図８】図７で示すバックバイアス切換え回路における
レベルシフタの一構成例を示すブロック図である。
レベルシフタの一構成例を示すブロック図である。
【図９】本発明の実施の他の形態の液晶表示装置の概略
的構成を示すブロック図である。
的構成を示すブロック図である。
【図１０】エンハンスメント型とディプレッション型と
の違いを説明するためのＴＦＴのゲート−ソース間電圧
とドレイン電流との関係を示すグラフである。
の違いを説明するためのＴＦＴのゲート−ソース間電圧
とドレイン電流との関係を示すグラフである。
【図１１】一般的なＣＭＯＳインバータの構成を示す図
である。
である。
２１，６１ 液晶表示装置
２２ 表示部
２３ 走査信号線駆動回路
２３ａ，２４ａ シフトレジスタ
２４ データ信号線駆動回路
２４ｂ サンプリング回路
２５，２５ａ バックバイアス切換え回路
２６，６６ 表示パネル
２７ ＴＦＴ
２８ メモリ回路
４０Ｐ，４０Ｎ ＴＦＴ
４１ 絶縁基板
４２ ベースコート膜
４３Ｐ，４３Ｎ バックゲート電極
４４ 第１のゲート絶縁膜
４５Ｐ，４５Ｎ 多結晶シリコン薄膜のアイランド
４６Ｐ，４６Ｎ 第２のゲート絶縁膜
４７Ｐ，４７Ｎ ゲート電極
４８ 層間絶縁膜
４９ コンタクトホール
５０ ソース電極
５１ ドレイン電極
６７ ＣＰＵ
６８ メモリ
６９ 入出力回路
Ｆ１〜Ｆｎ＋１ データフリップフロップ
ＩＮＶ；ＩＮＶ１，ＩＮＶ２ インバータ
ＡＳＷ１〜ＡＳＷ４ アナログスイッチ
ＱＰ ＰＭＯＳＦＥＴ
ＱＮ ＮＭＯＳＦＥＴ
ＳＨ１，ＳＨ２ レベルシフタ
ＱＰ１〜ＱＰ４ ＰＭＯＳＦＥＴ
ＱＮ１，ＱＮ２ ＮＭＯＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/786
Claims (2)
- 【請求項１】絶縁基板上に薄膜トランジスタが形成され
て成るＴＦＴ基板において、 前記薄膜トランジスタをバックゲート構造とし、 前記薄膜トランジスタの動作状態と待機状態とでそれぞ
れ異なるバックゲート電圧を印加するバックバイアス切
換え手段を含むことを特徴とするＴＦＴ基板。 - 【請求項２】前記請求項１記載のＴＦＴ基板を用いるこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002078930A JP2003280034A (ja) | 2002-03-20 | 2002-03-20 | Ｔｆｔ基板およびそれを用いる液晶表示装置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2002078930A JP2003280034A (ja) | 2002-03-20 | 2002-03-20 | Ｔｆｔ基板およびそれを用いる液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003280034A true JP2003280034A (ja) | 2003-10-02 |
Family
ID=29228615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002078930A Pending JP2003280034A (ja) | 2002-03-20 | 2002-03-20 | Ｔｆｔ基板およびそれを用いる液晶表示装置 |
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-
2002
- 2002-03-20 JP JP2002078930A patent/JP2003280034A/ja active Pending
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