JP3928360B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関する。
【０００２】
【従来の技術】
以下に、図１及びその図１の一部の具体回路を示す図２を参照して、従来のＤ−ＲＡＭメモリ装置を説明する。このＤ−ＲＡＭメモリ装置は、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて接続されたセンスアンプ３０−０、３０−１、‥‥、３０−ｎを有する。
【０００３】
メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝は、それぞれスイッチングトランジスタとしての、例えば、Ｎチャンネル（Ｐチャンネルも可）のＭＯＳ−ＦＥＴ Ｑ及びそのＭＯＳ−ＦＥＴ Ｑに直列接続されたキャパシタＣから構成される。
【０００４】
メモリセル１０−０のうちのメモリセルＭＣ０−０、ＭＣ２−０、ＭＣ４−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ０−１、ＭＣ２−１、ＭＣ４−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ０−ｎ、ＭＣ２−ｎ、ＭＣ４−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬ０、ＢＬ１、ＢＬ２、‥‥、ＢＬｎに接続され、そのゲートがそれぞれワード線ＷＬ０、ＷＬ２、ＷＬ４、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【０００５】
メモリセル１０−０のうちのメモリセルＭＣ１−０、ＭＣ３−０、ＭＣ５−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ１−１、ＭＣ３−１、ＭＣ５−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ１−ｎ、ＭＣ３−ｎ、ＭＣ５−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬＢ０、ＢＬＢ１、ＢＬＢ２、‥‥、ＢＬＢｎに接続され、そのゲートがそれぞれワード線ＷＬ１、ＷＬ３、ＷＬ５、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【０００６】
各センスアンプ３０−０、３０−１、‥‥、３０−ｎは、ビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ間に直列接続され、各ゲートがビット線ＢＬＢ０；ＢＬ０、ＢＬＢ１；ＢＬ１、‥‥、ＢＬＢｎ；ＢＬｎに接続されたＰチャンネルＭＯＳ−ＦＥＴ Ｑ１、Ｑ２と、ビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ間に直列接続され、各ゲートがビット線ＢＬＢ０；ＢＬ０、ＢＬＢ１；ＢＬ１、‥‥、ＢＬＢｎ；ＢＬｎに接続されたＮチャンネルＭＯＳ−ＦＥＴ Ｑ３、Ｑ４とから構成され、ＰチャンネルＭＯＳ−ＦＥＴ Ｑ１、Ｑ２の接続中点と、ＮチャンネルＭＯＳ−ＦＥＴ Ｑ３、Ｑ４の接続中点とに、それぞれセンスアンプドライバからの駆動信号が供給されるように構成されている。
【０００７】
そして、それぞれ複数のメモリセルから構成されるメモリセル１０−０、１０、１、‥‥、１０−ｍからそれぞれ読出されたデータが、センスアンプ３０−０、３０−１、‥‥、３０−ｎ及び読出しゲート４０−０、４０−１、‥‥、４０−ｎを通じて、読出しＤＢ（データバス）に伝送される。又、書込みＤＢ（データバス）からのデータが、書込みゲート５０−０、５０−１、‥‥、５０−ｎ及びセンスアンプ３０−０、３０−１、‥‥、３０−ｎを通じて、メモリセル１０−０、１０、１、‥‥、１０−ｍに伝送されて書き込まれる。
【０００８】
図３に示す従来のＤ−ＲＡＭメモリ装置は、図１のＤ−ＲＡＭメモリ装置において、センスアンプ３０−０、３０−１、‥‥、３０−ｎに対し、それぞれもう１つの読出しゲート４１−０、４１−１、‥‥、４１−ｎを追加したものである。トランスファゲート２０がＯＮのときに、それぞれ複数のメモリセルから構成されるメモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータが、センスアンプ３０−０、３０−１、‥‥、３０−ｎ、トランスファゲート２０、Ｄラッチ６０−０、６０−１、‥‥６０−ｎ及び読出しゲート４１−０、４１−１、‥‥、４１−ｎを通じて、読出しＤＢ（データバス）に伝送される。又、トランスファゲート２０がＯＦＦのときは、図１のメモリ装置の動作と同様となる。その他の構成は、図１と同様である。
【０００９】
この図３の従来のＤ−ＲＡＭメモリ装置は、メモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータを、Ｄラッチ６０−０、６０−１、‥‥６０−ｎに伝送する際、センスアンプ３０−０、３０−１、‥‥、３０−ｎを通過するので、その間、センスアンプ３０−０、３０−１、‥‥、３０−ｎに対するアクセスが不可能になり、又、センスアンプ３０−０、３０−１、‥‥、３０−ｎのデータは、読出しデータに書き換えられてしまうという欠点がある。
【００１０】
上述したＤ−ＲＡＭメモリ装置は、行線に対するアクセス時間が遅いという欠点がある。これは、Ｄ−ＲＡＭメモリ装置のメモリセルのデータを、センスアンプによって増幅及びラッチしてから読み出さなければならないことに起因する。これは、Ｄ−ＲＡＭメモリ装置の根本的な欠点である。
【００１１】
かかる課題を解決するためには、複数のＤ−ＲＡＭメモリ装置を用いたり、バンク構成のＤ−ＲＡＭメモリ装置を用いて、Ｄ−ＲＡＭメモリ装置をバンク動作させることが行われている。即ち、あるバンクにアクセスしている最中に、別のバンクを活性化させて用意しておき、データを連続的に読出させる。これはインターリーブ動作と呼ばれる。これにより、Ｄ−ＲＡＭメモリ装置のセットアップ時間（ｔＲＣＤ）と、リセット時間（ｔＰＲ）とが、見掛け上隠蔽される。
【００１２】
従来構成のＤ−ＲＡＭメモリ装置で、バンク動作を実現するためには、複数のＤ−ＲＡＭメモリ装置を用いる場合と、バンク構成のＤ−ＲＡＭメモリ装置を用いる場合とが考えられる。複数のＤ−ＲＡＭメモリ装置を用いる場合は、面積効率は良くないが、各Ｄ−ＲＡＭメモリ装置の動作が制約を受けることはない。これに対し、バンク構成のＤ−ＲＡＭメモリ装置は、各バンク間で回路の一部が共通化されるので、面積効率が良くなるが、その反面、各バンクの動作が一部制約を受ける。
【００１３】
Ｄ−ＲＡＭメモリ装置は、他の種類メモリ装置と同様に、記憶容量が大きい程面積効率が高くなり、記録容量が小さい程面積効率が低くなる。メモリ装置が多バンク構成の場合には、面積効率が低下する。混載Ｄ−ＲＡＭメモリ装置において、例えば、バンクの最小単位（ブロック）が、２Ｍビット、１Ｍビット、５１２ＫビットのＤ−ＲＡＭメモリ装置があるものと仮定する。バンク構成を考えずに、４ＭビットのＤ−ＲＡＭ装置を製造したとすると、面積効率は、２Ｍビット、１Ｍビット、５１２Ｋビットの順に低下して行く。しかし、バンク構成を考慮して、４ＭビットのＤ−ＲＡＭ装置を製造した場合は、２Ｍビットのものは２バンクまで、１Ｍビットのものは４バンクまで、５１２Ｋビットのものは８バンクまでとることが可能となる。この際、１Ｍビット又は５１２Ｋビットのもので、２バンクをとったとしても、面積効率はそれぞれ４バンク及び８バンクのものとは変わりがない。
【００１４】
【発明が解決しようとする課題】
しかし、Ｄ−ＲＡＭメモリ装置をバンク動作させる場合には、小容量のＤ−ＲＡＭメモリ装置を使用する場合、必要とする容量より大きなＤ−ＲＡＭメモリ装置を使用せざるを得ない。これは、面積効率で考えると、バンクの最小単位であるブロックの大きさが大きいためである。例えば、ユーザが１ＭビットのＤＲＡＭメモリ装置を２バンクで使用したし場合、１ブロックが１Ｍビットであるとすると、最低２ＭビットのＤ−ＲＡＭメモリ装置を使用しないと、２バンク構成のメモリ装置をはとれない。
【００１５】
かかるＤ−ＲＡＭメモリ装置では、連続したデータを必要とする行線に対するアクセス時間を擬似的に隠すために、バンク方式を採用していた。
【００１６】
しかし、このバンク方式では、Ｄ−ＲＡＭマクロ（Ｄ−ＲＡＭの機能を有する回路群を意味する）を用意する必要があり、小容量しか必要のないアプリケーションに対しては、面積的に不利になる場合が多い。
【００１７】
例えば、容量的に１ＭビットＲＯＭメモリ装置しか必要のないアプリケーションに対して、バンク構成を採用しようとした場合、提供可能なマクロサイズが１Ｍビットで複数バンク構成を使いたい場合、最低でも２Ｍビット以上の容量のＲＡＭメモリ装置を搭載しなければならない。
【００１８】
上述の点に鑑み、本発明は、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、行線に対するアクセス時間を隠蔽することのできるメモリ装置を提案しようとするものである。
【００１９】
【課題を解決するための手段】
第１の発明は、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配された複数のメモリセルと、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続され、活性化される異なるワード線のデータを独立にリード／ライト可能な第１及び第２のセンスアンプと、各対のビット線に並列接続された複数のセンスアンプに対し、トランスファゲートで個別に切断可能な状態で共通に接続されたそれぞれ単一の読出しゲート及び書込みゲートとを有し、読出しゲートから読出しデータバスに、センスアンプからデータを出力し、書込みデータバスから書込みゲートに供給される入力データをセンスアンプに入力させるメモリ装置であって、各メモリセルに接続された第１及び第２のセンスアンプの内の一方のセンスアンプを用いて、各メモリセルに対し、データの書込み及び読出しを行っているときに、第１及び第２のセンスアンプの内の他方のセンスアンプを用いて、次の行アドレスのセンスアンプのアドレッシングを行うようにトランスファゲートの選択信号を切換えて、読出しデータが連続して読出しゲートから読出しデータバスに読出されるように制御を行うメモリ装置である。
【００２０】
第１の発明によれば、複数のメモリセルが、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配され、それぞれ独立にリード／ライトの可能な複数のセンスアンプが、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続され、読出しゲート及び書込みゲートが、各対のビット線に並列接続された複数のセンスアンプに対し、接続され、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御される。
【００２３】
第２の発明は、第１の発明のメモリ装置において、複数のメモリセルは、それぞれダイナミックＲＡＭから構成されてなるメモリ装置である。
【００２４】
【発明の実施の形態】
以下に、図４を参照して、本発明の実施の形態のメモリ装置（Ｄ−ＲＡＭメモリ装置）の一例を説明する。メモリセル１０−０、１０−１、‥‥、１０−ｎは、図２について説明したのと同様に、複数対のビット線及び複数のワード線の交叉部にそれぞれ接続された、複数のメモリセルから構成される。
【００２５】
即ち、このＤ−ＲＡＭメモリ装置は、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて、それぞれゲート信号ＴＧ０、ＴＧ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ａ、２０Ｂを介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎを有する。
【００２６】
尚、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎの構成は、上述の図２について説明したのと同様である。
【００２７】
メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝は、それぞれスイッチングトランジスタとしての、例えば、Ｎチャンネル（Ｐチャンネルも可）のＭＯＳ−ＦＥＴ Ｑ及びそのＭＯＳ−ＦＥＴ Ｑに直列接続されたキャパシタＣから構成される。
【００２８】
メモリセル１０−０のうちのメモリセルＭＣ０−０、ＭＣ２−０、ＭＣ４−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ０−１、ＭＣ２−１、ＭＣ４−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ０−ｎ、ＭＣ２−ｎ、ＭＣ４−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬ０、ＢＬ１、ＢＬ２、‥‥、ＢＬｎに接続され、そのゲートがそれぞれワード線ＷＬ０、ＷＬ２、ＷＬ４、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【００２９】
メモリセル１０−０のうちのメモリセルＭＣ１−０、ＭＣ３−０、ＭＣ５−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ１−１、ＭＣ３−１、ＭＣ５−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ１−ｎ、ＭＣ３−ｎ、ＭＣ５−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬＢ０、ＢＬＢ１、ＢＬＢ２、‥‥、ＢＬＢｎに接続され、そのゲートがそれぞれワード線ＷＬ１、ＷＬ３、ＷＬ５、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【００３０】
センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎには、それぞれ読出しゲート４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎ及び書込みゲート５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎが接続される。
【００３１】
センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎには、それぞれ読出しゲート４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎ及び書込みゲート５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎが接続される。
【００３２】
そして、メモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータが、ゲート制御信号ＴＧ０によってＯＮにされるトランスファゲート２０Ａ、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び読出しゲート４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎを通じて、又は、ゲート制御信号ＴＧ１によってＯＮにされるトランスファゲート２０Ｂ、センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎ及び読出しゲート４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎを通じて、読出しＤＢ（データバス）に伝送される。
【００３３】
又、書込みＤＢ（データバス）からのデータが、書込みゲート５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎ、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及びゲート制御信号ＴＧ０によってＯＮとされたトランスファゲート２０Ａを通じて、又は、書込みゲート５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎ、センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎ及びゲート制御信号ＴＧ１によってＯＮとされたトランスファゲート２０Ｂを通じて、メモリセル１０−０、１０、１、‥‥、１０−ｍに伝送されて書き込まれる。
【００３４】
次に、図５のタイミングチャートを参照して、図４のメモリ装置の動作を説明する。図５において、ＣＬＫは、クロックの波形を示す。Command は、図３のメモリ装置を制御するマイクロコンピュータ（図示せず）からのコマンドを示す。Address は、マイクロコンピュータからの行及び列のアドレス信号を示す。ＷＬ０、ＷＬ１は、ワードラインＷＬ０、ＷＬ１の高、低の電圧を示す。ＳＡ０＿０、ＳＡ０＿１、‥‥、ＳＡ０＿ｎは、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎの各対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥ＢＬｎ；ＢＬＢｎ上の電圧を示す。ＳＡ１＿０、ＳＡ１＿１、‥‥、ＳＡ１＿ｎは、センスアンプ３０Ｂ−０、３０Ｂ−０、‥‥、３０Ｂ−ｎの各対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ上の電圧を示す。
【００３５】
Data Outは、読出しゲートを通じて、読出しデータバスに出力される出力データを示す。Data In は、書込みデータバスから、書込みゲートに供給される入力データを示す。ＴＧSel は、マイクロコンピュータからの、トランスファ・ゲート２０Ａ、２０Ｂのゲート選択信号を示す。ＴＧ０、ＴＧ１は、それぞれトランスファゲート２０Ａ、２０Ｂに供給される制御信号を示す。
【００３６】
コマンドCommand が、行アドレスＲＡ０に対し、最初にＡＣＴを示すと、行アドレスＲＡ０が活性化され、ワードラインＷＬ０が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となって列アドレスＣＡ００、ＣＡ０１が読み込まれる。その後、ゲート選択信号ＴＧSel がＴＧ０となって、ゲート信号ＴＧ０が、低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ａ−０、３０Ａ−１によって増幅及びラッチされる。センスアンプ３０Ａ−０、３０Ａ−１の増幅出力は、それぞれ読出しゲート４０Ａ−０、４０Ａ−１を通じて、出力データＱ００、Ｑ０１として、読出しデータバスに出力される。
【００３７】
コマンドCommand が次にＡＣＴを示すと、行アドレスＲＡ１が活性化され、ワードラインＷＬ１が、最初に低レベルから高レベルになり、メモリセルのデータを読み出す。そして、そのデータを増幅した後、コマンドCommand がRead（リード）となって、列アドレスＣＡ１０、ＣＡ１１が読み込まれる。その後、ゲート選択信号ＴＧSel がＴＧ１となって、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ｂ−０、３０Ｂ−１によって増幅及びラッチされる。センスアンプ３０Ｂ−０、３０Ｂ−１の増幅出力は、それぞれ読出しゲート４０Ｂ−０、４０Ｂ−１を通じて、出力データＱ１０、Ｑ１１として、読出しデータバスに出力される。
【００３８】
コマンドCommand がWrite （ライト）になり、列アドレスＣＡ００、ＣＡ０１が読み込まれ、書込みデータバスからのデータＤ００、Ｄ０１が、書込みゲート５０Ａ−０、５０Ａ−１を通じて、センスアンプ３０Ａ−０、３０Ａ−１に書き込まれて、反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ０となり、ゲート信号ＴＧ０が低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００３９】
コマンドCommand が、Write （ライト）のままで、列アドレスＣＡ１０、ＣＡ１１が読み込まれ、書込みデータバスからのデータＤ１０、Ｄ１１が、書込みゲート５０Ｂ−０、５０Ｂ−１を通じて、センスアンプ３０Ｂ−０、３０Ｂ−１に書き込まれて、反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ１となり、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、センスアンプ３０Ｂ−０、３０Ｂ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４０】
その後、コマンドCommand が、PRE(プリチャージ) になって、行アドレスＲＡ１のビット線ＢＬ１、ＢＬＢ１がプリチャージされて、互いに等しい一定電圧になさしめられる。
【００４１】
以下に、図６を参照して、本発明の実施の形態のメモリ装置の他の例を説明する。尚、図６において、図４と対応する部分には、同一符号を付して、一部重複説明を省略する。図６のメモリ装置では、図４のメモリ装置と同様に、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて、それぞれゲート信号ＴＧ０、ＴＧ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ａ、２０Ｂを介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎを有する。
【００４２】
この例では、センスアンプ３０Ａ−０；３０Ｂ−０、３０Ａ−１；３０Ｂ−１、‥‥、３０Ａ−ｎ；３０Ｂ−ｎに対し、それぞれ共通の読出しゲート４０−０、４０−１、‥‥、４０−ｎ及び書込みゲート５０−０、５０−１、‥‥、５０−ｎを、それぞれゲート信号ＴＧＡ０、ＴＧＡ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ｃ、２０Ｄを介して並列接続する。その他の構成は、図４と同様である。
【００４３】
次に、図７のタイミングチャートを参照して、図６のメモリ装置の動作を説明する。図７において、図５と対応する部分には、同一符号を付してあるので、重複説明は省略するも、ＴＧＡSel トランスファ・ゲート２０Ｃ、２０Ｄのゲート選択信号を示す。
【００４４】
コマンドCommand が、最初にＡＣＴを示すと、行アドレスＲＡ０が活性化され、ワードラインＷＬ０が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となり、ゲート選択信号ＴＧSel がＴＧ０となって、列アドレスＣＡ００、ＣＡ０１が読み込まれる。その後、ゲート信号ＴＧ０が、低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ａ−０、３０Ａ−１によって増幅及びラッチされる。その後、ゲート選択信号ＴＧＡSel がＴＧＡ０となり、ゲート信号ＴＧＡ０が、低レベルから高レベルになって、ゲート２０ＣがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１の増幅出力が、それぞれ読出しゲート４０−０、４０−１を通じて、出力データＱ００、Ｑ０１として、読出しデータバスに出力される。
【００４５】
コマンドCommand が次にＡＣＴを示すと、行アドレスＲＡ１が活性化され、ワードラインＷＬ１が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となり、ゲート選択信号ＴＧSel がＴＧ１となって、列アドレスＣＡ１０、ＣＡ１１が読み込まれる。その後、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ｂ−０、３０Ｂ−１によって増幅及びラッチされる。その後、ゲート選択信号ＴＧＡSel がＴＧＡ１となり、ゲート信号ＴＧＡ１が、低レベルから高レベルになって、ゲート２０ＤがＯＮのなり、センスアンプ３０Ａ−０、３０Ａ−１の増幅出力が、それぞれ読出しゲート４０−０、４０−１を通じて、出力データＱ１０、Ｑ１１として、読出しデータバスに出力される。
【００４６】
コマンドCommand がWrite （ライト）になると、列アドレスＣＡ００、ＣＡ０１が読み込まれ、先ず、ゲート選択信号ＴＧＡSel がＴＧＡ０を示し、ゲート信号ＴＧＡ０が低レベルから高レベルに変化し、ゲート２０ＣがＯＮとなる。書込みデータバスからのデータＤ００、Ｄ０１が、書込みゲート５０−０、５０−１を通じて、センスアンプ３０Ａ−０、３０Ａ−１に書き込まれて反転増幅及びラッチされる。、その後、ゲート選択信号ＴＧSel がＴＧ０となり、ゲート信号ＴＧ０が低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４７】
コマンドCommand が、Write （ライト）のままで、列アドレスＣＡ１０、ＣＡ１１が読み込まれ、先ず、ゲート選択信号ＴＧＡSel がＴＧＡ１を示し、ゲート信号ＴＧＡ１が低レベルから高レベルに変化し、ゲート２０ＤがＯＮとなる。書込みデータバスからのデータＤ１０、Ｄ１１が、書込みゲート５０−０、５０−１を通じて、センスアンプ３０Ｂ−０、３０Ｂ−１に書き込まれて反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ１となり、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、センスアンプ３０Ｂ−０、３０Ｂ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４８】
その後、コマンドCommand が、PRE(プリチャージ) になって、行アドレスＲＡ１のビット線ＢＬ１、ＢＬＢ１がプリチャージされて、互いに等しい一定電圧になさしめられる。
【００４９】
因みに、Ｄ−ＲＡＭメモリ装置の特徴として、行線のアドレスを活性化することによって、数千ビットのデータがセンスアンプに読出され、それを列線のアドレスを制御することによって、選択読出しを行う。通常、行線のアドレスを活性化し、データを用意する動作は、非常に遅く、これがＤ−ＲＡＭメモリ装置の欠点となっていた。この短所を無くす技術が、従来の技術のところで説明した、バンク構成によるインターリーブ動作である。あるバンクのデータを読出している間に、別のバンクのデータを用意することによって、バンクデータを読出し終わった直後に、別のバンクのデータを連続して読み出すことができる。しかし、このインターリーブ動作は、複数のバンクを必要とし、小容量のメモリ装置では、面積効率が低下する。
【００５０】
しかし、図４及び図６のメモリ装置によれば、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプを設け、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御されるようにしたので、小容量のメモリ装置であっても、面積効率の低下を最小限に抑え、且つ、バンク構成のメモリ装置のイターリーブ動作と同等の動作が可能になる（図８参照）。尚、図８において、図５及び図７と対応する部分には、同一符号を付してあるので、重複説明は省略する。
【００５１】
図４及び図６のメモリ装置によれば、各対のビット線に接続された、それぞれ複数のメモリセルに対し、各対のビット線を介して、それぞれ独立にリード／ライトの可能な複数のセンスアンプが、切断可能に並列接続され、各メモリセルに接続された複数のセンスアンプに対し、それぞれ接続された読出しゲート及び書込みゲートとを有するので、一方のセンスアンプを用いて、メモリセルに対し、データの書込み及び読出しを行っているときに、他方のセンスアンプを用いて、次の行アドレスのセンシングが可能となり、ページのミスヒットを防止することができる。
【００５２】
又、一方のセンスアンプを用いて、メモリセルに対し、データの書込み及び読出しを行っているときに、他のセンスアンプを、スタティックＲＡＭ（Ｓ−ＲＡＭ）として使用することができる。
【００５３】
例えば、記憶容量が４ＭビットのＤ−ＲＡＭメモリ装置を製造する場合、２Ｍビットのブッロクを採用したとすると、２バンクまでしか構成できない。そこで、４バンク構成をとる場合、１Ｍビットのブロック又は５１２Ｋビットのブロックを採用する必要がある。しかし、上述したように、複数センスサンプシステムを採用すると、２Ｍビットのブロックを使った４バンク構成と略同等の機能を持ったＤ−ＲＡＭメモリ装置を製造することができる。このため、追加したセンスアンプ分だけ、メモリ装置の面積効率が下がり、１Ｍビット又は５１２Ｋビットのブロックを採用した場合に比べて、遙に面積効率が改善される。
【００５４】
【発明の効果】
第１の発明によれば、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配された複数のメモリセルと、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプと、各対のビット線に並列接続された複数のセンスアンプに対し、接続された読出しゲート及び書込みゲートとを有し、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御されるようにしたので、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、バンク構成のインターリーブ動作と同等の動作を実現することができて、行線に対するアクセス時間を隠蔽することのできると共に、各対のビット線に並列接続された複数のセンスアンプのいずれかを、Ｓ−ＲＡＭ（スタティックＲＡＭ）としても使用することのできるメモリ装置を得ることができる。
【００５６】
さらに、各対のビット線に並列接続された複数のセンスアンプに対し、共通に接続されたそれぞれ単一の上記読出しゲート及び上記書込みゲートとを有するので、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、バンク構成のインターリーブ動作と同等の動作を実現することができて、行線に対するアクセス時間を隠蔽することのできると共に、各対のビット線に並列接続された複数のセンスアンプのいずれかを、Ｓ−ＲＡＭ（スタテックＲＡＭ）としても使用することができ、且つ、各対のビット線に並列接続された複数のセンスアンプに対し、接続された読出しゲート及び書込みゲートの個数が少なくて済むメモリ装置を得ることができる。
【００５７】
第１の発明において、複数のメモリセルは、それぞれダイナミックＲＡＭから構成される。
【図面の簡単な説明】
【図１】従来のＤ−ＲＡＭメモリ装置を示すブロック線図である。
【図２】図１の一部の回路の具体回路を示す回路図である。
【図３】従来の他のＤ−ＲＡＭメモリ装置を示すブロック線図である。
【図４】本発明の実施の形態のメモリ装置の一例を示すブロック線図である。
【図５】図４のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【図６】本発明の実施の形態のメモリ装置の他の例を示すブロック線図である。
【図７】図６のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【図８】図４及び図６のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【符号の説明】
１０−０、１０−１、‥‥、１０−ｎ メモリセル、３０Ａ−０；３０Ｂ−０、３０Ａ−１；３０Ｂ−１、‥‥、３０Ａ−ｎ；３０Ｂ−ｎ センスアンプ、４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎ、４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎ 読出しゲート、５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎ、５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎ 書込みゲート、２０Ａ、２０Ｂ トランスファゲート。
【発明の属する技術分野】
本発明は、メモリ装置に関する。
【０００２】
【従来の技術】
以下に、図１及びその図１の一部の具体回路を示す図２を参照して、従来のＤ−ＲＡＭメモリ装置を説明する。このＤ−ＲＡＭメモリ装置は、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて接続されたセンスアンプ３０−０、３０−１、‥‥、３０−ｎを有する。
【０００３】
メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝は、それぞれスイッチングトランジスタとしての、例えば、Ｎチャンネル（Ｐチャンネルも可）のＭＯＳ−ＦＥＴ Ｑ及びそのＭＯＳ−ＦＥＴ Ｑに直列接続されたキャパシタＣから構成される。
【０００４】
メモリセル１０−０のうちのメモリセルＭＣ０−０、ＭＣ２−０、ＭＣ４−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ０−１、ＭＣ２−１、ＭＣ４−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ０−ｎ、ＭＣ２−ｎ、ＭＣ４−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬ０、ＢＬ１、ＢＬ２、‥‥、ＢＬｎに接続され、そのゲートがそれぞれワード線ＷＬ０、ＷＬ２、ＷＬ４、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【０００５】
メモリセル１０−０のうちのメモリセルＭＣ１−０、ＭＣ３−０、ＭＣ５−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ１−１、ＭＣ３−１、ＭＣ５−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ１−ｎ、ＭＣ３−ｎ、ＭＣ５−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬＢ０、ＢＬＢ１、ＢＬＢ２、‥‥、ＢＬＢｎに接続され、そのゲートがそれぞれワード線ＷＬ１、ＷＬ３、ＷＬ５、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【０００６】
各センスアンプ３０−０、３０−１、‥‥、３０−ｎは、ビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ間に直列接続され、各ゲートがビット線ＢＬＢ０；ＢＬ０、ＢＬＢ１；ＢＬ１、‥‥、ＢＬＢｎ；ＢＬｎに接続されたＰチャンネルＭＯＳ−ＦＥＴ Ｑ１、Ｑ２と、ビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ間に直列接続され、各ゲートがビット線ＢＬＢ０；ＢＬ０、ＢＬＢ１；ＢＬ１、‥‥、ＢＬＢｎ；ＢＬｎに接続されたＮチャンネルＭＯＳ−ＦＥＴ Ｑ３、Ｑ４とから構成され、ＰチャンネルＭＯＳ−ＦＥＴ Ｑ１、Ｑ２の接続中点と、ＮチャンネルＭＯＳ−ＦＥＴ Ｑ３、Ｑ４の接続中点とに、それぞれセンスアンプドライバからの駆動信号が供給されるように構成されている。
【０００７】
そして、それぞれ複数のメモリセルから構成されるメモリセル１０−０、１０、１、‥‥、１０−ｍからそれぞれ読出されたデータが、センスアンプ３０−０、３０−１、‥‥、３０−ｎ及び読出しゲート４０−０、４０−１、‥‥、４０−ｎを通じて、読出しＤＢ（データバス）に伝送される。又、書込みＤＢ（データバス）からのデータが、書込みゲート５０−０、５０−１、‥‥、５０−ｎ及びセンスアンプ３０−０、３０−１、‥‥、３０−ｎを通じて、メモリセル１０−０、１０、１、‥‥、１０−ｍに伝送されて書き込まれる。
【０００８】
図３に示す従来のＤ−ＲＡＭメモリ装置は、図１のＤ−ＲＡＭメモリ装置において、センスアンプ３０−０、３０−１、‥‥、３０−ｎに対し、それぞれもう１つの読出しゲート４１−０、４１−１、‥‥、４１−ｎを追加したものである。トランスファゲート２０がＯＮのときに、それぞれ複数のメモリセルから構成されるメモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータが、センスアンプ３０−０、３０−１、‥‥、３０−ｎ、トランスファゲート２０、Ｄラッチ６０−０、６０−１、‥‥６０−ｎ及び読出しゲート４１−０、４１−１、‥‥、４１−ｎを通じて、読出しＤＢ（データバス）に伝送される。又、トランスファゲート２０がＯＦＦのときは、図１のメモリ装置の動作と同様となる。その他の構成は、図１と同様である。
【０００９】
この図３の従来のＤ−ＲＡＭメモリ装置は、メモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータを、Ｄラッチ６０−０、６０−１、‥‥６０−ｎに伝送する際、センスアンプ３０−０、３０−１、‥‥、３０−ｎを通過するので、その間、センスアンプ３０−０、３０−１、‥‥、３０−ｎに対するアクセスが不可能になり、又、センスアンプ３０−０、３０−１、‥‥、３０−ｎのデータは、読出しデータに書き換えられてしまうという欠点がある。
【００１０】
上述したＤ−ＲＡＭメモリ装置は、行線に対するアクセス時間が遅いという欠点がある。これは、Ｄ−ＲＡＭメモリ装置のメモリセルのデータを、センスアンプによって増幅及びラッチしてから読み出さなければならないことに起因する。これは、Ｄ−ＲＡＭメモリ装置の根本的な欠点である。
【００１１】
かかる課題を解決するためには、複数のＤ−ＲＡＭメモリ装置を用いたり、バンク構成のＤ−ＲＡＭメモリ装置を用いて、Ｄ−ＲＡＭメモリ装置をバンク動作させることが行われている。即ち、あるバンクにアクセスしている最中に、別のバンクを活性化させて用意しておき、データを連続的に読出させる。これはインターリーブ動作と呼ばれる。これにより、Ｄ−ＲＡＭメモリ装置のセットアップ時間（ｔＲＣＤ）と、リセット時間（ｔＰＲ）とが、見掛け上隠蔽される。
【００１２】
従来構成のＤ−ＲＡＭメモリ装置で、バンク動作を実現するためには、複数のＤ−ＲＡＭメモリ装置を用いる場合と、バンク構成のＤ−ＲＡＭメモリ装置を用いる場合とが考えられる。複数のＤ−ＲＡＭメモリ装置を用いる場合は、面積効率は良くないが、各Ｄ−ＲＡＭメモリ装置の動作が制約を受けることはない。これに対し、バンク構成のＤ−ＲＡＭメモリ装置は、各バンク間で回路の一部が共通化されるので、面積効率が良くなるが、その反面、各バンクの動作が一部制約を受ける。
【００１３】
Ｄ−ＲＡＭメモリ装置は、他の種類メモリ装置と同様に、記憶容量が大きい程面積効率が高くなり、記録容量が小さい程面積効率が低くなる。メモリ装置が多バンク構成の場合には、面積効率が低下する。混載Ｄ−ＲＡＭメモリ装置において、例えば、バンクの最小単位（ブロック）が、２Ｍビット、１Ｍビット、５１２ＫビットのＤ−ＲＡＭメモリ装置があるものと仮定する。バンク構成を考えずに、４ＭビットのＤ−ＲＡＭ装置を製造したとすると、面積効率は、２Ｍビット、１Ｍビット、５１２Ｋビットの順に低下して行く。しかし、バンク構成を考慮して、４ＭビットのＤ−ＲＡＭ装置を製造した場合は、２Ｍビットのものは２バンクまで、１Ｍビットのものは４バンクまで、５１２Ｋビットのものは８バンクまでとることが可能となる。この際、１Ｍビット又は５１２Ｋビットのもので、２バンクをとったとしても、面積効率はそれぞれ４バンク及び８バンクのものとは変わりがない。
【００１４】
【発明が解決しようとする課題】
しかし、Ｄ−ＲＡＭメモリ装置をバンク動作させる場合には、小容量のＤ−ＲＡＭメモリ装置を使用する場合、必要とする容量より大きなＤ−ＲＡＭメモリ装置を使用せざるを得ない。これは、面積効率で考えると、バンクの最小単位であるブロックの大きさが大きいためである。例えば、ユーザが１ＭビットのＤＲＡＭメモリ装置を２バンクで使用したし場合、１ブロックが１Ｍビットであるとすると、最低２ＭビットのＤ−ＲＡＭメモリ装置を使用しないと、２バンク構成のメモリ装置をはとれない。
【００１５】
かかるＤ−ＲＡＭメモリ装置では、連続したデータを必要とする行線に対するアクセス時間を擬似的に隠すために、バンク方式を採用していた。
【００１６】
しかし、このバンク方式では、Ｄ−ＲＡＭマクロ（Ｄ−ＲＡＭの機能を有する回路群を意味する）を用意する必要があり、小容量しか必要のないアプリケーションに対しては、面積的に不利になる場合が多い。
【００１７】
例えば、容量的に１ＭビットＲＯＭメモリ装置しか必要のないアプリケーションに対して、バンク構成を採用しようとした場合、提供可能なマクロサイズが１Ｍビットで複数バンク構成を使いたい場合、最低でも２Ｍビット以上の容量のＲＡＭメモリ装置を搭載しなければならない。
【００１８】
上述の点に鑑み、本発明は、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、行線に対するアクセス時間を隠蔽することのできるメモリ装置を提案しようとするものである。
【００１９】
【課題を解決するための手段】
第１の発明は、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配された複数のメモリセルと、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続され、活性化される異なるワード線のデータを独立にリード／ライト可能な第１及び第２のセンスアンプと、各対のビット線に並列接続された複数のセンスアンプに対し、トランスファゲートで個別に切断可能な状態で共通に接続されたそれぞれ単一の読出しゲート及び書込みゲートとを有し、読出しゲートから読出しデータバスに、センスアンプからデータを出力し、書込みデータバスから書込みゲートに供給される入力データをセンスアンプに入力させるメモリ装置であって、各メモリセルに接続された第１及び第２のセンスアンプの内の一方のセンスアンプを用いて、各メモリセルに対し、データの書込み及び読出しを行っているときに、第１及び第２のセンスアンプの内の他方のセンスアンプを用いて、次の行アドレスのセンスアンプのアドレッシングを行うようにトランスファゲートの選択信号を切換えて、読出しデータが連続して読出しゲートから読出しデータバスに読出されるように制御を行うメモリ装置である。
【００２０】
第１の発明によれば、複数のメモリセルが、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配され、それぞれ独立にリード／ライトの可能な複数のセンスアンプが、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続され、読出しゲート及び書込みゲートが、各対のビット線に並列接続された複数のセンスアンプに対し、接続され、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御される。
【００２３】
第２の発明は、第１の発明のメモリ装置において、複数のメモリセルは、それぞれダイナミックＲＡＭから構成されてなるメモリ装置である。
【００２４】
【発明の実施の形態】
以下に、図４を参照して、本発明の実施の形態のメモリ装置（Ｄ−ＲＡＭメモリ装置）の一例を説明する。メモリセル１０−０、１０−１、‥‥、１０−ｎは、図２について説明したのと同様に、複数対のビット線及び複数のワード線の交叉部にそれぞれ接続された、複数のメモリセルから構成される。
【００２５】
即ち、このＤ−ＲＡＭメモリ装置は、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて、それぞれゲート信号ＴＧ０、ＴＧ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ａ、２０Ｂを介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎを有する。
【００２６】
尚、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎの構成は、上述の図２について説明したのと同様である。
【００２７】
メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝は、それぞれスイッチングトランジスタとしての、例えば、Ｎチャンネル（Ｐチャンネルも可）のＭＯＳ−ＦＥＴ Ｑ及びそのＭＯＳ−ＦＥＴ Ｑに直列接続されたキャパシタＣから構成される。
【００２８】
メモリセル１０−０のうちのメモリセルＭＣ０−０、ＭＣ２−０、ＭＣ４−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ０−１、ＭＣ２−１、ＭＣ４−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ０−ｎ、ＭＣ２−ｎ、ＭＣ４−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬ０、ＢＬ１、ＢＬ２、‥‥、ＢＬｎに接続され、そのゲートがそれぞれワード線ＷＬ０、ＷＬ２、ＷＬ４、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【００２９】
メモリセル１０−０のうちのメモリセルＭＣ１−０、ＭＣ３−０、ＭＣ５−０、‥‥、メモリセル１０−１のうちのメモリセルＭＣ１−１、ＭＣ３−１、ＭＣ５−１、‥‥、メモリセル１０−ｎのうちのメモリセルＭＣ１−ｎ、ＭＣ３−ｎ、ＭＣ５−ｎ、‥‥のＭＯＳ−ＦＥＴ Ｑのドレインがそれぞれビット線ＢＬＢ０、ＢＬＢ１、ＢＬＢ２、‥‥、ＢＬＢｎに接続され、そのゲートがそれぞれワード線ＷＬ１、ＷＬ３、ＷＬ５、‥‥に接続され、そのソースがキャパシタＣを通じて、共通のセルプレート電位Ｖｃｐが与えられるセルプレート電位線ＶＬに接続される。
【００３０】
センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎには、それぞれ読出しゲート４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎ及び書込みゲート５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎが接続される。
【００３１】
センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎには、それぞれ読出しゲート４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎ及び書込みゲート５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎが接続される。
【００３２】
そして、メモリセル１０−０、１０、１、‥‥、１０−ｍから読出されたデータが、ゲート制御信号ＴＧ０によってＯＮにされるトランスファゲート２０Ａ、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び読出しゲート４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎを通じて、又は、ゲート制御信号ＴＧ１によってＯＮにされるトランスファゲート２０Ｂ、センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎ及び読出しゲート４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎを通じて、読出しＤＢ（データバス）に伝送される。
【００３３】
又、書込みＤＢ（データバス）からのデータが、書込みゲート５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎ、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及びゲート制御信号ＴＧ０によってＯＮとされたトランスファゲート２０Ａを通じて、又は、書込みゲート５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎ、センスアンプ３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎ及びゲート制御信号ＴＧ１によってＯＮとされたトランスファゲート２０Ｂを通じて、メモリセル１０−０、１０、１、‥‥、１０−ｍに伝送されて書き込まれる。
【００３４】
次に、図５のタイミングチャートを参照して、図４のメモリ装置の動作を説明する。図５において、ＣＬＫは、クロックの波形を示す。Command は、図３のメモリ装置を制御するマイクロコンピュータ（図示せず）からのコマンドを示す。Address は、マイクロコンピュータからの行及び列のアドレス信号を示す。ＷＬ０、ＷＬ１は、ワードラインＷＬ０、ＷＬ１の高、低の電圧を示す。ＳＡ０＿０、ＳＡ０＿１、‥‥、ＳＡ０＿ｎは、センスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎの各対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥ＢＬｎ；ＢＬＢｎ上の電圧を示す。ＳＡ１＿０、ＳＡ１＿１、‥‥、ＳＡ１＿ｎは、センスアンプ３０Ｂ−０、３０Ｂ−０、‥‥、３０Ｂ−ｎの各対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ上の電圧を示す。
【００３５】
Data Outは、読出しゲートを通じて、読出しデータバスに出力される出力データを示す。Data In は、書込みデータバスから、書込みゲートに供給される入力データを示す。ＴＧSel は、マイクロコンピュータからの、トランスファ・ゲート２０Ａ、２０Ｂのゲート選択信号を示す。ＴＧ０、ＴＧ１は、それぞれトランスファゲート２０Ａ、２０Ｂに供給される制御信号を示す。
【００３６】
コマンドCommand が、行アドレスＲＡ０に対し、最初にＡＣＴを示すと、行アドレスＲＡ０が活性化され、ワードラインＷＬ０が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となって列アドレスＣＡ００、ＣＡ０１が読み込まれる。その後、ゲート選択信号ＴＧSel がＴＧ０となって、ゲート信号ＴＧ０が、低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ａ−０、３０Ａ−１によって増幅及びラッチされる。センスアンプ３０Ａ−０、３０Ａ−１の増幅出力は、それぞれ読出しゲート４０Ａ−０、４０Ａ−１を通じて、出力データＱ００、Ｑ０１として、読出しデータバスに出力される。
【００３７】
コマンドCommand が次にＡＣＴを示すと、行アドレスＲＡ１が活性化され、ワードラインＷＬ１が、最初に低レベルから高レベルになり、メモリセルのデータを読み出す。そして、そのデータを増幅した後、コマンドCommand がRead（リード）となって、列アドレスＣＡ１０、ＣＡ１１が読み込まれる。その後、ゲート選択信号ＴＧSel がＴＧ１となって、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ｂ−０、３０Ｂ−１によって増幅及びラッチされる。センスアンプ３０Ｂ−０、３０Ｂ−１の増幅出力は、それぞれ読出しゲート４０Ｂ−０、４０Ｂ−１を通じて、出力データＱ１０、Ｑ１１として、読出しデータバスに出力される。
【００３８】
コマンドCommand がWrite （ライト）になり、列アドレスＣＡ００、ＣＡ０１が読み込まれ、書込みデータバスからのデータＤ００、Ｄ０１が、書込みゲート５０Ａ−０、５０Ａ−１を通じて、センスアンプ３０Ａ−０、３０Ａ−１に書き込まれて、反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ０となり、ゲート信号ＴＧ０が低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００３９】
コマンドCommand が、Write （ライト）のままで、列アドレスＣＡ１０、ＣＡ１１が読み込まれ、書込みデータバスからのデータＤ１０、Ｄ１１が、書込みゲート５０Ｂ−０、５０Ｂ−１を通じて、センスアンプ３０Ｂ−０、３０Ｂ−１に書き込まれて、反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ１となり、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、センスアンプ３０Ｂ−０、３０Ｂ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４０】
その後、コマンドCommand が、PRE(プリチャージ) になって、行アドレスＲＡ１のビット線ＢＬ１、ＢＬＢ１がプリチャージされて、互いに等しい一定電圧になさしめられる。
【００４１】
以下に、図６を参照して、本発明の実施の形態のメモリ装置の他の例を説明する。尚、図６において、図４と対応する部分には、同一符号を付して、一部重複説明を省略する。図６のメモリ装置では、図４のメモリ装置と同様に、互いに交叉する複数（ｎ＋１）対のビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎ及び複数（ｍ＋１）のワード線ＷＬ０、ＷＬ１、‥‥、ＷＬｍの各交叉部に接続される如くマトリクス状に配された複数のＤ−ＲＡＭ（ダイナミックＲＡＭ）メモリセル１０−０｛ＭＣ０−０、ＭＣ１−０、ＭＣ２−０、‥‥、ＭＣ（ｍ−１）−０、ＭＣｍ−０｝、１０−１｛ＭＣ０−１、ＭＣ１−１、ＭＣ２−１、‥‥、ＭＣ（ｍ−１）−１、ＭＣｍ−１｝、‥‥、１０−ｎ｛ＭＣ０−ｎ、ＭＣ１−ｎ、ＭＣ２−ｎ、‥‥、ＭＣ（ｍ−１）−ｎ、ＭＣｍ−ｎ｝及びそれぞれ複数のメモリセルからなるメモリセル１０−０、１０−１、‥‥、１０−ｎに、それぞれビット線ＢＬ０；ＢＬＢ０、ＢＬ１；ＢＬＢ１、‥‥、ＢＬｎ；ＢＬＢｎを通じて、それぞれゲート信号ＴＧ０、ＴＧ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ａ、２０Ｂを介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプ３０Ａ−０、３０Ａ−１、‥‥、３０Ａ−ｎ及び３０Ｂ−０、３０Ｂ−１、‥‥、３０Ｂ−ｎを有する。
【００４２】
この例では、センスアンプ３０Ａ−０；３０Ｂ−０、３０Ａ−１；３０Ｂ−１、‥‥、３０Ａ−ｎ；３０Ｂ−ｎに対し、それぞれ共通の読出しゲート４０−０、４０−１、‥‥、４０−ｎ及び書込みゲート５０−０、５０−１、‥‥、５０−ｎを、それぞれゲート信号ＴＧＡ０、ＴＧＡ１によってＯＮ、ＯＦＦされるトランスファゲート２０Ｃ、２０Ｄを介して並列接続する。その他の構成は、図４と同様である。
【００４３】
次に、図７のタイミングチャートを参照して、図６のメモリ装置の動作を説明する。図７において、図５と対応する部分には、同一符号を付してあるので、重複説明は省略するも、ＴＧＡSel トランスファ・ゲート２０Ｃ、２０Ｄのゲート選択信号を示す。
【００４４】
コマンドCommand が、最初にＡＣＴを示すと、行アドレスＲＡ０が活性化され、ワードラインＷＬ０が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となり、ゲート選択信号ＴＧSel がＴＧ０となって、列アドレスＣＡ００、ＣＡ０１が読み込まれる。その後、ゲート信号ＴＧ０が、低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ａ−０、３０Ａ−１によって増幅及びラッチされる。その後、ゲート選択信号ＴＧＡSel がＴＧＡ０となり、ゲート信号ＴＧＡ０が、低レベルから高レベルになって、ゲート２０ＣがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１の増幅出力が、それぞれ読出しゲート４０−０、４０−１を通じて、出力データＱ００、Ｑ０１として、読出しデータバスに出力される。
【００４５】
コマンドCommand が次にＡＣＴを示すと、行アドレスＲＡ１が活性化され、ワードラインＷＬ１が、最初に低レベルから高レベルになり、コマンドCommand がRead（リード）となり、ゲート選択信号ＴＧSel がＴＧ１となって、列アドレスＣＡ１０、ＣＡ１１が読み込まれる。その後、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、メモリセル１０−０、１０−１の「１」のデータが、センスアンプ３０Ｂ−０、３０Ｂ−１によって増幅及びラッチされる。その後、ゲート選択信号ＴＧＡSel がＴＧＡ１となり、ゲート信号ＴＧＡ１が、低レベルから高レベルになって、ゲート２０ＤがＯＮのなり、センスアンプ３０Ａ−０、３０Ａ−１の増幅出力が、それぞれ読出しゲート４０−０、４０−１を通じて、出力データＱ１０、Ｑ１１として、読出しデータバスに出力される。
【００４６】
コマンドCommand がWrite （ライト）になると、列アドレスＣＡ００、ＣＡ０１が読み込まれ、先ず、ゲート選択信号ＴＧＡSel がＴＧＡ０を示し、ゲート信号ＴＧＡ０が低レベルから高レベルに変化し、ゲート２０ＣがＯＮとなる。書込みデータバスからのデータＤ００、Ｄ０１が、書込みゲート５０−０、５０−１を通じて、センスアンプ３０Ａ−０、３０Ａ−１に書き込まれて反転増幅及びラッチされる。、その後、ゲート選択信号ＴＧSel がＴＧ０となり、ゲート信号ＴＧ０が低レベルから高レベルになって、ゲート２０ＡがＯＮとなり、センスアンプ３０Ａ−０、３０Ａ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４７】
コマンドCommand が、Write （ライト）のままで、列アドレスＣＡ１０、ＣＡ１１が読み込まれ、先ず、ゲート選択信号ＴＧＡSel がＴＧＡ１を示し、ゲート信号ＴＧＡ１が低レベルから高レベルに変化し、ゲート２０ＤがＯＮとなる。書込みデータバスからのデータＤ１０、Ｄ１１が、書込みゲート５０−０、５０−１を通じて、センスアンプ３０Ｂ−０、３０Ｂ−１に書き込まれて反転増幅及びラッチされる。その後、ゲート選択信号ＴＧSel がＴＧ１となり、ゲート信号ＴＧ１が低レベルから高レベルになって、ゲート２０ＢがＯＮとなり、センスアンプ３０Ｂ−０、３０Ｂ−１のデータが、メモリセル１０−０、１０−１に記憶される。
【００４８】
その後、コマンドCommand が、PRE(プリチャージ) になって、行アドレスＲＡ１のビット線ＢＬ１、ＢＬＢ１がプリチャージされて、互いに等しい一定電圧になさしめられる。
【００４９】
因みに、Ｄ−ＲＡＭメモリ装置の特徴として、行線のアドレスを活性化することによって、数千ビットのデータがセンスアンプに読出され、それを列線のアドレスを制御することによって、選択読出しを行う。通常、行線のアドレスを活性化し、データを用意する動作は、非常に遅く、これがＤ−ＲＡＭメモリ装置の欠点となっていた。この短所を無くす技術が、従来の技術のところで説明した、バンク構成によるインターリーブ動作である。あるバンクのデータを読出している間に、別のバンクのデータを用意することによって、バンクデータを読出し終わった直後に、別のバンクのデータを連続して読み出すことができる。しかし、このインターリーブ動作は、複数のバンクを必要とし、小容量のメモリ装置では、面積効率が低下する。
【００５０】
しかし、図４及び図６のメモリ装置によれば、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプを設け、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御されるようにしたので、小容量のメモリ装置であっても、面積効率の低下を最小限に抑え、且つ、バンク構成のメモリ装置のイターリーブ動作と同等の動作が可能になる（図８参照）。尚、図８において、図５及び図７と対応する部分には、同一符号を付してあるので、重複説明は省略する。
【００５１】
図４及び図６のメモリ装置によれば、各対のビット線に接続された、それぞれ複数のメモリセルに対し、各対のビット線を介して、それぞれ独立にリード／ライトの可能な複数のセンスアンプが、切断可能に並列接続され、各メモリセルに接続された複数のセンスアンプに対し、それぞれ接続された読出しゲート及び書込みゲートとを有するので、一方のセンスアンプを用いて、メモリセルに対し、データの書込み及び読出しを行っているときに、他方のセンスアンプを用いて、次の行アドレスのセンシングが可能となり、ページのミスヒットを防止することができる。
【００５２】
又、一方のセンスアンプを用いて、メモリセルに対し、データの書込み及び読出しを行っているときに、他のセンスアンプを、スタティックＲＡＭ（Ｓ−ＲＡＭ）として使用することができる。
【００５３】
例えば、記憶容量が４ＭビットのＤ−ＲＡＭメモリ装置を製造する場合、２Ｍビットのブッロクを採用したとすると、２バンクまでしか構成できない。そこで、４バンク構成をとる場合、１Ｍビットのブロック又は５１２Ｋビットのブロックを採用する必要がある。しかし、上述したように、複数センスサンプシステムを採用すると、２Ｍビットのブロックを使った４バンク構成と略同等の機能を持ったＤ−ＲＡＭメモリ装置を製造することができる。このため、追加したセンスアンプ分だけ、メモリ装置の面積効率が下がり、１Ｍビット又は５１２Ｋビットのブロックを採用した場合に比べて、遙に面積効率が改善される。
【００５４】
【発明の効果】
第１の発明によれば、互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配された複数のメモリセルと、各対のビット線に接続された複数のメモリセルに対し、各対のビット線を介して、切断可能に並列接続された、それぞれ独立にリード／ライトの可能な複数のセンスアンプと、各対のビット線に並列接続された複数のセンスアンプに対し、接続された読出しゲート及び書込みゲートとを有し、複数のワード線のうち活性化されるワード線が切り換わったときに、読出しデータが連続して読出されるように制御されるようにしたので、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、バンク構成のインターリーブ動作と同等の動作を実現することができて、行線に対するアクセス時間を隠蔽することのできると共に、各対のビット線に並列接続された複数のセンスアンプのいずれかを、Ｓ−ＲＡＭ（スタティックＲＡＭ）としても使用することのできるメモリ装置を得ることができる。
【００５６】
さらに、各対のビット線に並列接続された複数のセンスアンプに対し、共通に接続されたそれぞれ単一の上記読出しゲート及び上記書込みゲートとを有するので、記憶容量の小さいものであっても、面積効率の低下を最小限に抑え、且つ、バンク構成のインターリーブ動作と同等の動作を実現することができて、行線に対するアクセス時間を隠蔽することのできると共に、各対のビット線に並列接続された複数のセンスアンプのいずれかを、Ｓ−ＲＡＭ（スタテックＲＡＭ）としても使用することができ、且つ、各対のビット線に並列接続された複数のセンスアンプに対し、接続された読出しゲート及び書込みゲートの個数が少なくて済むメモリ装置を得ることができる。
【００５７】
第１の発明において、複数のメモリセルは、それぞれダイナミックＲＡＭから構成される。
【図面の簡単な説明】
【図１】従来のＤ−ＲＡＭメモリ装置を示すブロック線図である。
【図２】図１の一部の回路の具体回路を示す回路図である。
【図３】従来の他のＤ−ＲＡＭメモリ装置を示すブロック線図である。
【図４】本発明の実施の形態のメモリ装置の一例を示すブロック線図である。
【図５】図４のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【図６】本発明の実施の形態のメモリ装置の他の例を示すブロック線図である。
【図７】図６のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【図８】図４及び図６のメモリ装置の動作説明に供する波形を示すタイミングチャートである。
【符号の説明】
１０−０、１０−１、‥‥、１０−ｎ メモリセル、３０Ａ−０；３０Ｂ−０、３０Ａ−１；３０Ｂ−１、‥‥、３０Ａ−ｎ；３０Ｂ−ｎ センスアンプ、４０Ａ−０、４０Ａ−１、‥‥、４０Ａ−ｎ、４０Ｂ−０、４０Ｂ−１、‥‥、４０Ｂ−ｎ 読出しゲート、５０Ａ−０、５０Ａ−１、‥‥、５０Ａ−ｎ、５０Ｂ−０、５０Ｂ−１、‥‥、５０Ｂ−ｎ 書込みゲート、２０Ａ、２０Ｂ トランスファゲート。
Claims (2)
- 互いに交叉する複数対のビット線及び複数のワード線の各交叉部に接続される如くマトリクス状に配された複数のメモリセルと、
上記各対のビット線に接続された上記複数のメモリセルに対し、上記各対のビット線を介して、切断可能に並列接続され、活性化される異なるワード線のデータを独立にリード／ライト可能な第１及び第２のセンスアンプと、
上記各対のビット線に並列接続された上記第１及び第２のセンスアンプに対し、トランスファゲートで個別に切断可能な状態で共通に接続されたそれぞれ単一の読出しゲート及び書込みゲートとを有し、
上記読出しゲートから読出しデータバスに、上記第１又は第２センスアンプからデータを出力し、
書込みデータバスから上記書込みゲートに供給される入力データを上記第１又は第２センスアンプに入力させるメモリ装置であって、
上記各メモリセルに接続された上記第１及び第２のセンスアンプの内の一方のセンスアンプを用いて、上記各メモリセルに対し、データの書込み及び読出しを行っているときに、上記第１及び第２のセンスアンプの内の他方のセンスアンプを用いて、次の行アドレスのセンスアンプのアドレッシングを行うように、上記トランスファゲートの選択信号を切換えて、読出しデータが連続して上記読出しゲートから上記読出しデータバスに読出されるように制御を行うことを特徴とするメモリ装置。 - 請求項１に記載のメモリ装置において、
上記複数のメモリセルは、それぞれダイナミックＲＡＭから構成されてなることを特徴とメモリ装置。
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