KR100301920B1 - 백엔드모드디스에이블가능한집적회로메모리 - Google Patents

Abstract

다수의 동작 모드들 중 하나의 동작 모드로 동작할 수 있는 메모리 회로가 개시되어 있다. 생산 폐기물을 감소하거나 시장 수요를 충족시킬 수 있도록 상기 메모리 회로가 패키징된 후에 상기 메모리 회로의 동작 모드를 비휘발성 방식으로 변경할 수 있다. 동작 모드를 디스에이블시키기 위해 외부적으로 선택하여 끊을 수 있는 앤티퓨즈를 포함하는 디스에이블 회로가 개시되어 있다. 상기 메모리 회로에 포함된 제어 회로는 첫 번째 동작 모드가 디스에이블된 후에 새로운 동작 모드를 인에이블시킨다. 동작 모드를 선택적을 디스에이블시키는 방법이 개시되어 있다. 예를 들면, 페이지 모드, 확장 데이터 출력(EDO), 또는 버스트 EDO와 같은 일군의 동작 모드들 중에서 새로운 동작 모드를 인에이블시키기 위한 계층 구조도 개시되어 있다.

Description

[발명의 명칭]

백 엔드 모드 디스에이블 가능한 집적 회로 메모리

[발명의 상세한 설명]

[기술분야]

본 발명은 일반적으로 집적 회로 메모리에 관한 것으로, 특히 본 발명은 메모리 회로가 제조된 후에 집적 회로 메모리의 동작 모드를 변환하는 것에 관한 것이다.

[배경기술]

집적 회로 메모리는 처음에는 단지 나중에 검색될 수 있게 데이터를 저장하도록 설계되었다. 그래서, 메모리는 기록 또는 판독이 가능한 메모리 셀들을 포함하였다. 컴퓨터 및 통신 산업이 계속 발전함에 따라, 특별한 동작 모드들을 포함하는 메모리 회로들이 개발되어 왔다. 이 모드들은 다른 메모리 회로들과는 상이한 방식으로 액세스 및/또는 동작될 수 있는 메모리 회로에 대한 시장 수요를 충족시키도록 설계되어 왔다.

메모리 회로의 한 유형인, 다이내믹 랜덤 액세스 메모리(DRAM)는, 전형적으로 로우와 칼럼들로 배열된 메모리 셀들을 갖는 메모리 어레이를 포함한다. 개개의 메모리 셀들은 외부 어드레스 라인들을 사용하여 액세스될 수 있고, DRAM의 판독 및 기록 동작을 제어하기 위해 메모리 제어 회로가 구비된다. 또한, 집적 회로에 부가적인 메모리가 포함되어 다중 포트 메모리 회로(multi-port memory circuit)를 생성할 수도 있다. 예를 들면, 허시 등(Hush et al.)에게 허여된 미국 특허 제4,891,794호 “3 포트 랜덤 액세스 메모리”에 다중 포트 메모리가 기술되어 있다.

다중 포트 랜덤 액세스 메모리(RAM)는 실질적으로 표준 RAM 보다 속도가 빠르고 비디오 시스템에서의 그 유효성 때문에 통상 비디오 랜덤 액세스 메모리로 불린다. 가장 단순한 형태로, 다중 포트 메모리는 DRAM 회로, 제어 회로, 및 직렬 액세스 메모리(SAM : serial access memory)를 포함한다. SAM은 본질적으로 DRAM으로부터 데이터의 블록을 수신하여 데이터 포트를 통하여 그 데이터를 직렬로 시프트 아웃(shift out)할 수 있는 롱 시프트 레지스터이다. SAM은 또한 직렬 포트를 통하여 데이터를 직렬로 시프트인 (shift in)하여 그 데이터를 DRAM으로 전송할 수도 있다. 다른 다중 포트 메모리들은 상이한 개수의 직렬 액세스 메모리들을 포함할 수 있다. 다중 포트 메모리 내의 메모리 제어 회로는 DRAM과 SAM간의 데이터 전송을 제어하는 데 사용된다.

상이한 메모리 회로들 외에, 페이지 모드(Page Mode), 확장 데이터 출력(EDO : Extended Data Output), 및 버스트 EDO(Burst EDO)를 포함하여, DRAM의 메모리셀들을 액세스하고 판독하는 수 개의 상이한 모드들이 개발되어 왔다. 이들 메모리들 각각에 대한 기본적인 하드웨어 빌딩 블록들은 본질적으로 동일하지만, 제조된 메모리들 사이에 미묘한 차이가 존재하여 상이한 동작 모드들을 고려한다. 또한, 각 메모리 모드는 한 세트의 특이한 동작 파라미터들을 가지며, 그 안에서 패키징된 메모리 회로가 동작해야 한다. 이들 파라미터들 중 어떤 것도 성취되지 않으면, 메모리 회로는 폐기 처분되어야 한다. 단순히 사양의 파라미터들 밖에 속하는 특성을 갖는다는 이유 때문에 제대로 기능하는 메모리 회로를 폐기 처분한다는 것은 경제적으로 불합리하다. 게다가, 상이한 동작 모드들을 갖는 메모리에 대한 시장 수요는 상이한 주변 기술의 수요 및 개발에 따라 변동한다. 특정한 동작 모드에 대한 예상 수요를 충족시키도록 메모리 회로를 제조하겠다는 생산 결정은 그 예상이 부정확할 경우에는 실제로는 수요가 없는 메모리 회로들이 생기게 할 수도 있다. 그래서, 예상이 정확하였을 경우의 그 메모리 회로에 대한 시장 가격보다 가격이 떨어질 것이다.

상술한 이유들 때문에, 그리고 당업자가 본 명세서를 읽고 이해하게 되면 분명히 알게 될 후술할 다른 이유들 때문에, 당 기술분야에서는 최종 패키징 공중 후에 동작 모드가 변경될 수 있도록 변경 가능한 메모리 회로가 요구되고 있다. 이 “백 엔드” 동작은 메모리 회로의 본래의 동작 모드가 디스에이블되도록 하고 새로운 모드가 인에이블되도록 해준다. 따라서, 완성된 메모리의 모드를 상이한 동작 파라미터들을 갖는 모드로 변경함으로써 생산 폐기물이 감소될 수 있다.

[발명의 상세한 설명]

[발명의 요약]

집적 회로 메모리의 생산 폐기물을 감소시키는 것과 관련한 상술한 문제점들과 다른 문제점들이 본 발명에 의해 다루어질 것이며 그것은 이하의 명세서를 읽고 연구함으로써 알게 될 것이다. 최종 패키징 후에 선택될 수 있는 수 개의 상이한 가능 동작 모드들을 갖는 집적 회로 메모리를 설며한다. 그 메모리는 한 동작 모드에서 사용되도록 제조된 다음 패키징 후에 그 동작 모드를 변경하도록 수정될 수 있다. 동작 모드를 선택적으로 디스에이블시키고 새로운 동작 모드를 인에이블시키기 위한 회로가 구비된다. 메모리 회로는 임의의 동작 모드로부터 다른 임의의 동작 모드로 변경될 수 있으며, 동작 모드로는 EDO, 버스트 EDO, 및 페이지 모드 동작들이 포함되지만 여기에 국한되지는 않는다.

특히, 본 발명은 복수의 동작 모드를 갖는 집적 회로 메모리를 기술한다. 이 집적 회로 메모리는, 데이터를 저장하기 위한 복수의 어드레싱 가능한 메모리 셀들, 상기 집적 회로 메모리를 상기 복수의 동작 모드들 중 하나의 동작 모드로 동작시키기 위한 제어 회로, 및 상기 제어 회로에 결합되어 상기 복수의 동작 모드 들 중 하나의 동작 모드를 선택적으로 인에이블시키기 위한 비휘발성 인에이블 회로를 포함한다. 비휘발성 인에이블 회로는 선택적으로 끊을 수 있는 퓨즈를 포함할 수 있다. 또한, 비휘발성 인에이블 회로는 동작 모드가 디스에이블되는 때를 나타내는 출력을 생성하는 래치 회로, 상기 래치 회로에 결합되어 상기 동작 모드를 영구적으로 디스에이블시키는 데 이용되는 소정의 출력을 생성하는 퓨즈 회로를 포함할 수 있다. 퓨즈 회로는 선택적으로 끊을 수 있는 앤티퓨즈(anti-fuse)를 포함할 수 있다.

다른 실시예에서는, 메모리 패키지는, 데이터를 저장하기 위한 어드레싱 가능한 메모리 셀들을 포함하는 복수의 동작 모드들을 갖는 집적 메모리 회로, 상기 집적 메모리 회로를 상기 복수의 동작 모드들 중 하나의 동작 모드로 동작시키기 위한 제어 회로, 및 상기 제어 회로에 결합되어 상기 집적 메모리 회로가 패키징된 후에 상기 복수의 동작 모드들 중 하나의 동작 모드를 선택적으로 인에이블시키기 위한 비휘발성 인에이블 회로를 포함한다. 비휘발성 인에이블 회로는 선택적으로 끊을 수 있는 퓨즈를 포함할 수 있다. 또한, 비휘발성 인에이블 회로는 동작 모드가 디스에이블되는 때를 나타내는 출력을 생성하는 래치 회로, 상기 래치회로에 결합되어 상기 동작 모드를 영구적으로 디스에이블시키는데 이용되는 소정의 출력을 생성하는 퓨즈 회로를 포함할 수 있다.

또 다른 실시예에서는, 복수의 동작 모드들을 갖는 집적 회로 메모리는, 데이터를 저장하기 위한 복수의 어드레싱 가능한 메모리 셀들, 상기 집적 회로 메모리를 상기 복수의 동작 모드들 중 하나의 동작 모드로 동작시키기 위한 제어 회로, 및 상기 제어 회로에 결합되어 상기 복수의 동작 모드들 중 하나의 동작 모드를 선택적으로 인에이블시키기 위한 비휘발성 인에이블 회로를 포함한다. 이 집적 회로 메모리는 집적 메모리 회로를 제조하는 단계들로 이루어진 공정에 의해 제조되는데, 상기 집적 회로 메모리는, 상기 집적 메모리 회로를 복수의 동작 모드들로 동작시키기 위한 제어 회로, 및 상기 제어 회로에 결합되어 상기 복수의 동작 모드들 중 하나의 동작 모드를 선택적으로 인에이블시키기 위한 비휘발성 인에이블 회로를 갖는다. 상기 공정은 상기 집적 메모리 회로를 패키징하는 단계, 상기 패키징된 집적 메모리 회로를 테스트하는 단계, 및 상기 패키징된 집적 메모리 회로의 상기 테스팅에 기초하여 상기 휘발성 인에이블 회로를 이용하여 상기 복수의 동작 모드들 중 하나의 동작 모드를 인에이블시키는 단계를 더 포함한다.

또 다른 실시예에서는, 집적 메모리 회로의 동작 모드를 변경하는 방법이 기술된다. 이 방법은 집적 메모리 회로를 패키징하는 단계를 포함하는데, 상기 집적 메모리 회로는, 상기 집적 메모리 회로를 복수의 모드들 중 제1 모드로 동작시키기 위한 제어회로, 상기 제어 회로에 결합되어 상기 제1 모드를 선택적으로 디스에이블시키기 위한 비휘발성 디스에이블 회로를 갖는다. 상기 방법은, 상기 패키징된 집적 메모리 회로를 테스트하는 단계, 상기 패키징된 집적 메모리 회로의 상기 테스팅에 기초하여 상기 비휘발성 디스에이블 회로를 이용하여 상기 제1 모드를 디스에이블시키는 단계, 및 상기 복수의 모드들 중 제2 모드를 인에이블시키는 단계를 더 포함한다.

[도면의 간단한 설명]

제1도는 본 발명을 구현하는 DRAM의 블록도.

제2도는 페이지 모드 동작의 타이밍도.

제3도는 확장 데이터 출력(EDO) 모드 동작의 타이밍도.

제4도는 버스트 EDO 모드 동작의 타이밍도.

제5도는 비휘발성 디스에이블 회로의 개략도.

[실시예]

바람직한 실시예에 대한 다음의 상세한 설명에서는, 본 명세서의 일부를 이루고, 본 발명이 실시될 수 있는 구체적인 바람직한 실시예들이 실례로서 도시되어 있는 첨부 도면을 참조하였다. 당 분야의 숙련자들이 본 발명을 실시할 수 있도록 이들 실시예를 충분히 상세히 설명하며, 다른 실시예들이 이용될 수 있고, 본 발명의 사상 및 범위를 벗어나지 않고서 논리적, 기계적 및 전기적 변경이 이루어질 수 있음은 말할 것도 없다. 따라서, 다음의 상세한 설명은, 한정적인 의미로 파악되어서는 안되며, 본 발명의 범위는 첨부된 청구의 범위에 의해서만 정의되다.

본 발명은 전압을 이용하여 2개의 2진 논리 레벨을 표현하는 전기 회로에 관한 것이다. 본 명세서에서 “로우” 및 “하이”라고 하는 용어는 각각 일반적으로 거짓과 참의 2진 논리 레벨들을 말하는 것이다. 신호들은 일반적으로 하이일 때 활성(active)으로 간주되지만, 본 출원에서 신호 이름 다음에 오는 별표( * ), 또는 신호 이름 위의 줄표(bar)는 그 신호가 부 또는 역 논리(negative or inverse logic)임을 나타낸다. 부 또는 역 논리는 신호가 로우일 때 활성으로 간주되다.

제1도는 본 발명을 구현하는 DRAM(10)의 블록도를 도시하고 있다. 본 발명에 관련된 특징에 보다 직접적으로 집중하기 위해 메모리 부분들의 상세한 성분들은 도면에서 제외되었다. DRAM의 동작에 있어 그렇게 생략된 상세한 성분들 및 그 응용은 당 분야의 숙련자에게 공지되어 있다. DRAM이 도시되어 있지만, 후술되는 기능 및 방법들은 다중 포트 메모리 및 스태틱 랜덤 액세스 메모리(SRAM)와 같은 유형의 메모리 장치들에도 똑같이 적용될 수 있다. 본 발명의 메모리 회로는 외부 커넥터에 결합된 인케이스드 집적 회로 칩(encased integrated circuit chip)으로서 여기에 정의된 메모리 패키지 또는 제조된 집적 회로 칩일 수 있다. 메모리 패키지는 예를 들면 칩과 외부 커넥터를 플라스틱으로 몰딩한 위에 당 분야의 숙련자에 공지된 임의의 재료로 인케이스될 수 있다. 또한, 외부 커넥터는, 리드 프레임 핀(lead frame pins) 또는 서피스 마운트 패드(surface mount pads)를 포함하여, 당 분야의 숙련자에게 공지된 임의의 커넥터일 수 있다.

제1도의 DRAM(10)은 어드레스 라인들(A0 내지 A8)을 포함하는 입/출력 접속부를 통하여 마이크로프로세서(25)에 의해 액세스될 수 있는 DRAM 어레이(12)를 포함한다. 설명하는 실시예에서는, DRAM 어레이(12)는 512 × 512 × 8 비트 어레이이지만, 임의의 다른 구성일 수도 있다. DRAM 어레이(12)는 8개의 다이내믹 메모리 셀들을 각각 포함하는 복수의 메모리 레지스터들을 갖는다. 보다 구체적으로는, DRAM 어레이(12)는 8 비트 임의로 어드레싱 가능한 메모리 레지스터들의 로우와 칼럼들을 포함하며, 메모리 레지스터의 각 셀은 어레이(12)의 서로 다른 면에 있다. 바꾸어 말하면, 각 8 비트 메모리 레지스터는 동일한 로우와 칼러 어드레스들을 갖는 8개의 면들로부터의 메모리 셀들로 구성되어, 어드레싱 가능한 8 비트 메모리 레지스터들의 로우와 칼럼들을 형성한다.

DRAM(12)은 어드레스 버스(16), 로우 및 칼럼 어드레스 스트로브 신호( RAS^*및 CAS^*), 기록 인에이블 신호( WE^*), 출력 인에이블 신호( OE^*), 및 당 분야의 숙려자에게 공지되어 있는 다른 종래의 제어 신호들(도시되지 않음)을 사용하여 액세스된다. 로우 어드레스 래치/버퍼(20) 및 로우 디코더(22)는 어드레스 라인들(A0 내지 A8) 상에 제공되는 로우 어드레스로 신호로부터의 로우 어드레스를 수신하여 디코드하고, DRAM 어레이(12)의 대응하는 로우를 어드레싱한다. 마찬가지로, 칼럼 어드레스 래치/버퍼(24) 및 칼러 디코더(26)는 어드레스 라인들(A0 내지 A8)상에 제공되는 칼럼 어드레스로 신호로부터의 로우 어드레스를 수신하여 디코드하고, DRAM 어레이(12)의 대응하는 칼럼을 어드레싱한다.

데이터 버스(14)는 마이크로프로세서(25)로부터 기록 사이클 중에 메모리 레지스터 데이터를 수신하여 DRAM 어레이(12)에 기록한다. DRAM(12)에 저장된 데이터는 버스(14)를 통하여 판독 사이클 중에 전송될 수 있다. 타이밍 발생(도시되지 않음) 및 모드 디스에이블 회로(15)를 포함하는 제어 로직(13)은 DRAM의 많은 이용가능한 기능들을 제어하는 데 사용된다. 여기에 상세히 설명하지 않은 각종 제어 회로들 및 신호들은 당 분야의 숙련자들에게 공지된 바와 같이 DRAM을 초기화하고 동기화 한다.

마이크로프로세서(25)와 통신하는 데 사용되는 DRAM(10)의 입력 및 출력들 중 일부를 설명하면 다음과 같다. 기록 인에이블 입력( WE^*)은 DRAM을 액세스할 때 판독 또는 기록 사이클을 선택하는 데 사용된다. DRAM 어레이를 판독하기 위해서는, CAS^*가 하강할 때 WE^*는 하이이다. 만일 CAS^*가 하강할 때 WE^*가 로우이면, DRAM에 기록된다. 로우 어드레스 스트로브 ( RAS^*) 입력은 9개의 로우 어드레스 비트들을 클록 인(clock in)하고 WE^*, CAS^*, 및 DQ를 스트로브하는데 사용된다. 표준 메모리에서는 RAS^*도 마스터 칩 인에이블로서 기능하고 전송 동작 또는 임의의 DRAM의 개시를 위해 하강해야 한다. 칼럼 어드레스 스트로브 ( CAS^*) 입력은 9개의 칼럼 어드레스 비트들을 클록 인 하는 데 사용된다.

어드레스 입력 라인들(A0 내지 A8)은 로우 및 칼럼 어드레스를 식별하여 상술한 바와 같이 DRAM 어레이(12)의 이용 가능한 메모리 레지스터들 중에서 적어도 하나의 8 비트 워드 또는 메모리 레지스터를 선택하는 데 사용된다. DRAM 데이터 입/출력 라인들(DQ1 내지 DQ8)은 DRAM 어레이(12)에 대한 데이터 입력 및 출력을 제공한다. 상술한 바와 같이, DRAM 설명은 본 발명을 예시할 목적으로 단순화되었고 DRAM의 모든 특징들에 대한 완벽한 설명이 되도록 의도된 것은 아니다.

[페이지 모드 동작]

일반적으로, 페이지 모드 동작이라고 하면, 다이내믹 랜덤 어레이의 하나의 로우, 즉 “페이지”를 오픈 상태로 유지한 채 그 어레이의 서로 다른 칼럼들을 임의로 액세스할 수 있는 것을 말한다. 즉, 어레이의 하나의 로우를 어드레싱함으로써, 그 어레이의 모든 칼럼들을 임의로 어드레싱하여 그 로우 내의 메모리 셀들을 액세스 할 수 있다.

제2도는 페이지 모드로 동작하는 DRAM의 타이밍도를 보여준다. 동작시, 판독 또는 기록은 RAS^*가 로우가 될 때 개시된다 RAS^*는 액세스될 로우의 어드레스를 로드하도록 어드레스 라인들을 스트로브하는 데 사용된다. 당 분야의 숙련자에게 공지된 바와 같이, 로우 및 칼럼 어드레스를 사용하여 특정 메모리 셀들이 어드레싱될 수 있다. 구체적으로 제2도를 참조하면, RAS^*가 로우가 될 때, 로우 A가 액세스 된다. 즉 로우 A와 관련된 모든 메모리 셀들에 의해 규정된 메모리의 한 “페이지”가 오픈되다. 첫 번째 CAS^*하강 에지에서, 칼럼 1이 어드레싱되어 로우 A와 칼럼 1의 교차점에 위치하는 메모리 셀들이 판독 또는 기록을 위해 버스(14)에 결합된다. WE^*의 상태는 어떤 동작이 수행될 것인지를 결정하는 데 사용된다. CAS^*가 로우로 하강하여 칼럼 1을 어드레싱한 때, WE^*는 하이이고 이는 판독 동작이 수행되고 있음을 나타낸다. 따라서, 칼럼 1의 액세스된 메모리셀들에 저장된 데이터는 CAS^*와 OE^*가 로우인 동안에 판독되어 출력 버퍼(23)를 통하여 DQ 라인들 상에 출력된다. CAS^*또는 OE^*가 하이이면, 출력 버퍼들은 턴 오프 되고 데이터는 DQ 라인들로부터 분리된다.

RAS^*사이클 중에 CAS^*가 두 번째로 로우가 될 때, 칼럼 어드레스는 예를 들면 칼럼 2로 변경될 수 있다. 따라서, 상이한 세트의 메모리 셀들이 DQ 라인들에 결합된다. CAS^*의 하강 에지에서 WE^*가 로우이기 때문에, 메모리 셀들로 데이타가 기록될 수 있도록 메모리 셀들은 입력 버퍼(21)를 통하여 DQ 라인들에 결합된다. 상술한 페이지 모드 동작은 DRAM에서 페이지 모드의 일반적인 이해를 제공하도록 의도된 것이고 후술하는 EDO 및 버스트 EDO 동작들과는 각별히 다른 페이지 모드의 특징들의 일부에 집중하도록 단순화되었다.

페이지 모드 동작에 관한 보다 상세한 설명은 본 발명의 양수인인 아이다호 주 보이스 소재 마이크론 테크놀로지 사에서 입수할 수 있는 1993년도 마이크론 전문 DRAM 데이터 북(Micron Specialty DRAM Data Book) 1-1 페이지 내지 1-16 페이지에서 제공한다.

[확장 데이터 출력]

확장 데이터 출력(EDO) 메모리 회로 동작은 페이지 모드와 유사하지만 CAS^*가 하이로 복귀한 후에 데이터 출력을 제공하는 독특한 이점이 있다. EDO는 당 분야의 숙련자에게 공지된 바와 같이 출력 버퍼들을 턴 오프하지 않고서 CAS^*프리차지 동작이 행해질 수 있게 한다. 따라서, EDO는, RAS^*와 OE^*가 로우로 유지되고 WE^*가 하이로 유지되는 한, CAS^*가 하이가 된 후에 DQ 라인들 상의 데이터가 유효하게 유지될 것이라는 점을 제외하면, 임의의 DRAM 판독으로서 동작한다. OE^*는 로우 또는 하이가 될 수 있고, DQ들은 OE^*가 로우일 때만 유효 데이터를 가질 것이다.

OE^*를 사용하여, CAS^*하이 기간중에 출력들을 디스에이블시키고 출력들을 디스에이블 상태로 유지하는 두 가지 방법이 있다. 제1 방법은 CAS^*가 하이로 천이할 때 OE^*가 하이가 되도록 하고 기설정 시간 동안 OE^*을 하이로 유지하는 것이다. 이에 따라 DQ들은 트라이스테이트(tristate)가 되고 CAS^*가 다시 하강할 때까지는 OE^*에 상관없이 트라이스테이트로 유지될 것이다. 제1 방법은 CAS^*가 하이로 천이할 때 OE^*가 로우가 되도록 하는 것이다. 그러면 OE^*는 CAS^*하이 기간중에 언제든지 기설정 시간 동안 하이로 펄스할 수 있고 DQ들은 트라이스테이트가 되고 CAS^*가 다시 하강할 때까지는 OE^*에 상관없이 트라이스테이트로 유지될 것이다. 페이지 모드 판독 이외의 사이클 중에, 출력들은 RAS^*와 CAS^*가 하이가 된 후, 또는 WE^*가 로우로 천이한 후에 동시에 디스에이블된다. 디스에이블 시간은 RAS^*또는 CAS^*어느 쪽이든 나중에 발생한 것의 상승 에지로부터 기준이 된다. WE^*는 또한 소정의 조건하에서 출력 드라이버들을 턴 오프하는 기능을 수행할 수도 있다. EDO DRAM에 관한 보다 상세한 내용은 본 발명의 양수인인 마이크론 테크놀로지 사에서 입수할 수 있는 1995년도 DRAM 데이터 북 1-1 내지 1-46을 참조하기 바람.

제3도는 DRAM의 EDO 동작을 도시하고 있다. RAS^*가 로우가 될 때, EDO 액세스 동작이 개시되고 어드레스 라인들로부터 로우 A 어드레스가 입력된다. 첫 번째 CAS^*사이클에서 칼럼 1이 어드레싱되고 그 칼럼에 저장된 데이터 DQ 라인들 상에 출력된다. CAS^*가 하이로 복귀할 때, OE^*라인이 하이가 될 때까지는 DQ 라인들 상에서 데이터가 이용 가능한 상태로 유지된다. OE^*라인이 로우로 복구하면, 칼럼 1로부터의 데이터가 다시 DQ 라인들 상에 제공된다. 두 번째 CAS^*사이클은 새로운 칼럼 어드레스 칼럼 2를 로드하고, 그 칼럼에 저장된 데이터는 DQ 라인들 상에서 이용될 수 있다. DRAM의 EDO 동작에 관한 상기 설명은 페이지 모드 동작과 EDO 사이의 차이를 설명하기 위해 단순화되었고 완벽한 설명이 되도록 의도된 것은 아니다.

[버스트 모드/EDO]

버스트 모드 동작이라고 하면 어드레스 라인들(16)을 통하여 메모리 회로(10)에 하나의 칼럼 어드레스만을 제공하고 수 개의 상이한 칼럼 어드레스들에 저장된 데이터를 출력할 수 있는 것을 말한다. 메모리 회로의 컨트롤러(13)가 칼럼 어드레스들을 소정의 방식으로 자동적으로 변경할 수 있게 함으로써, 고주파의 데이터 출력을 유지하면서 외부 어드레스 라인들이 저주파수로 스위칭될 수 있다. 이것은 어드레스 라인들에 심하게 로드가 걸리는 응용에 유익하다.

버스트 모드로 동작하면서, 메모리는 어드레스 라인들 상에서 제1 칼럼 어드레스를 수신하고 잇따른 입력 신호들 예를 들면 CAS^*사이클에서 내부적으로 칼럼 어드레스를 증가시킨다. OE^*, WE^*및 DQ 라인들은 버스트 모드 중에 메모리 어레이에 대한 판독 또는 기록 동작을 제어하는 데 사용된다. 또한, 버스트 모드는 EDO 모드와 결합되어 어드레스들을 버스트하고 확장 데이터 출력을 가질 수 있는 능력을 갖는 메모리를 제공할 수 있다.

제4도는 RAS^*사이클에서 로우 A가 어드레싱되고 첫 번째 CAS^*하강 에지에서 어드레스 라인들 상에서 제공된 대로 칼럼 1 이 액세스되는 버스트 EDO (BEDO)메모리를 보여준다. 잇따른 CAS^*사이클에서, 칼럼 2 내지 칼럼 5가 액세스되어 DQ 라인들 상에 데이터 2 내지 데이터 5의 데이터 출력이 제공된다. 메모리의 버스트 길이는 BEDO 동작에 중요하다. 버스트 길이는 그 동안에 외부 어드레스 라인들이 무시되는 CAS^*사이클 수이다. 제4도의 버스트 모드에서의 버스트 길이는 4개의 CAS^*사이클의 소정의 버스트 길이로 설정되어 있다. 버스트 길이의 처음의 최초 외부 어드레스는 버스트 길이 중에 증가되어 버스트 판독 또는 버스트 기록과 같은 하나 이상의 기능 모드로 동작된다. 버스트 길이는 4 이상 또는 미만일 수 있고 다만 상한 값이 DRAM 어레이의 한 로우에서 칼럼 어드레스들의 수에 의해 제한된다. BEDO 동작은 EDO 와 BEDO 모드들 사이의 차이를 설명하기 위해 단순하게 설명되었고, 완벽한 설명이 되도록 의도한 것은 아니다.

[선택 모드 동작]

위에서 일반적으로 서명된 바와 같은 다이내믹 메모리를 동작시키는 3개의 모드들은 상당한 양의 공통 구성 요소들을 갖는 메모리 회로들 상에 제공될 수 있다. 그런, 그 모드들 중 하나의 모드에서만 동작될 수 있는 메모리 회로들을 제조하는 것이 관례였다. 예를 들면, EDO 모드가 사용되도록 지시하는 제어 회로(13)를 갖는 EDO 메모리들이 제조된다. 또한, 상기 모드들 각각은 상이한 사양과 시장 수요를 갖는다. 그래서, 특정 모드용으로 일군의 메모리 회로들이 제조되었지만, 그 모드에 대한 사양을 충족시키지 못한다면, 그 메모리 회로들은 폐기물로 간주된다. 예를 들면, 버스트 EDO 메모리들은 매우 빈틈없는 타이밍 사양을 갖는 경향이 있다. 일군의 버스트 EDO 메모리들이 사용 가능하지만, 사양 한계를 이탈하며, 그 부품은 폐기되어야 한다.

양호한 메모리 회로를 폐기하는 경제적 악영향을 줄이기 위해서, 본 발명의 메모리 회로는 메모리 회로(10)를 수 개의 상이한 모드들 중 하나의 모드로 동작시키는 데 사용될 수 있는 디스에이블 제어 회로(15)를 갖는다. 제어 회로(13)는 상이한 동작 모드들 중 하나의 모드를 선택적으로 인에이블시키는 데 사용될 수 있다. 그래서, 계획된 모드용으로 일군의 메모리 회로들이 제조될 수 있고, 만일 모드를 변경하고자 한다면, 다른 모드를 인에이블시킬 수 있다.

제5도는 버스트 EDO 모드를 디스에이블시키는 데 사용되는 비휘발성 디스에이블 회로(15)의 일 실시예를 보여준다. 임의의 디스에이블 회로가 사용될 수 있으며 본 발명은 여기에 개시된 디스에이블 회로에 국한되지 않는다. 디스에이블 회로(15)는 질화물 커패시터로서 제조된 앤티퓨즈(52)를 포함한다. 다른 퓨즈 회로들이 사용될 수 있으며 본 발명은 질화물 앤티퓨즈 회로에 국한되지 않는다. 버스트 EDO 모드를 디스에이블시키기 위해서는, BEDO 출력 신호(50)가 로우가 되어야 한다. 이것은 고전압 MOS 트랜지스터들(54, 56), 및 외부 가변 전압원(82)(CGND)을 사용하여 앤티퓨즈(52)의 플레이트들을 단락(short)시킴으로써 달성된다. 트랜지스터들(54, 56)은 비교적 고전압에 동작될 수 있는 롱 “L” 디바이스들이다. 트랜지스터들(70, 72)은 앤티퓨즈가 끊어지지 않을 경우 인버터(66)에 대한 입력을 고전압으로 래치하기 위해 제공된다. 트랜지스터(74)는 래치 동작을 활성(activate)시키는 데 사용된다. 즉, 트랜지스터(74)의 게이트를 끌어내림으로써, 그것은 활성되고 만일 트랜지스터(64)가 턴 오프되거나, 또는 활성되고 앤티퓨즈(52)가 끊어지지 않으면 노드(80)는 트랜지스터(74, 72)을 통하여 하이로 끌어올려진다. 만일 앤티퓨즈가 끊어지면, 노드(80)는 활성 트랜지스터(64, 62)을 통하여 접지로 결합된 상태가 될 것이다.

동작시, 앤티퓨즈(52)는 우선 트랜지스터(64)를 비활성(deactivate)시켜 앤티퓨즈를 노드(80)로부터 분리시킴으로써 끊어진다. 그후 트랜지스터(58)의 게이트에 하이로 펄스를 가하여 트랜지스터를 활성시키고 앤트퓨즈 상에 축전된 전하를 방전시킨다. 그후 NOR 게이트(60)에 대한 입력들인 PRG^*및 PA^*를 끌어내려 NOR 게이트로부터 하이 출력을 제공하여 트랜지스터(56)를 활성시킨다. 그 후 가변 전압원(CGND)(82)을 “과도” 전압 레벨(super voltage level)로 끌어올리면 앤티퓨즈 양단에 대전위가 전개되어 앤티퓨즈의 플레이트들이 함께 단락된다. 과도 전압은 바람직하게는 10 볼트이지만 제조된 메모리 회로의 동작 범위에 따라 좌우될 것이다. 상술한 바와 같이, 트랜지스터들(54, 56)은 손상을 입지 않고 앤티퓨즈를 끊기 위해 충분한 전압에서 동작할 수 있는 롱 “L” 디바이스들이다. 앤티퓨즈가 끊어진 후에, CGND 라인은 접지 전위로 되돌아가고 NOR 게이트에 대한 입력들은 하이 상태로 되돌아 간다. 그후 트랜지스터(64)는 활성되어 앤티퓨즈를 노드(80)에 결합시킨다.

노드(80)가 끊어진 앤티퓨즈를 통하여 접지에 결합되면, 인버터들(66, 68)의 출력은 각각 하이와 로우이다. 따라서 NAND 게이트(76)에 대한 입력들 중 하나는 로우이고 그 출력은 하이로 유지된다. 인버터(78)의 출력(50)(BEDO)은 로우가 되어 버스트 EDO 모드가 디스에이블된다. NAND 게이트(76)가 구비되어 앤티퓨즈를 끊지 않고서 다른 로직 회로가 BEDO 모드를 선택적으로 디스에이블시킬 수 있게 한다. 이 옵션은 제조된 메모리 회로의 테스팅 중에 BEDO 신호가 일시적인 또는 순간적인 디스에이블일 필요가 있을 때 특히 유용하다.

앤티퓨즈의 상태를 점검하고 인버터(66)가 부적당한 상태에서 래치되지 않도록 하기 위해 트랜지스터(74)를 주기적으로 또는 각각의 메모리 액세스 동작 이전에 활성시킬 수 있다는 것을 알 수 있을 것이다. 이것은 예를 들면 집적 회로 시동 시퀀스(integrated circuit start-up sequence)에서 앤티퓨즈가 끊어지지 않고 인버터(66)에 대한 입력이 로우가 될 때 일어날 수 있다.

메모리 회로에서 이용 가능한 각 모드를 위해 제5도에 도시된 것과 유사한 비휘발성 디스에이블 회로(15)가 제어 회로(13)에 구비될 수 있다. 소정의 메모리 회로에서 어느 모드가 사용될 것인지를 결정하기 위해 계층 구조(hierarchical scheme)가 사용될 수 있다. 예를 들면, BEDO 및 EDO 인에이블 신호를 생성하기 위해 2개의 별도의 디스에이블 회로들(15)이 구비될 수 있다. 만일 양 신호가 하이이면, 메모리 회로는 BEDO 모드로 동작할 것이다. 만일 BEDO 신호가 로우이면, 메모리 회로는 페이지 모드로 동작할 것이다. 또한, 만일 EDO 신호가 로우이면, 메모리 회로는 페이지 모드로 동작할 것이다. 본 발명을 벗어나지 않고서 임의 수의 모드 및 계층 구조들이 구현될 수 있다.

[결론]

페이지 모드, EDO, 및 BEDO와 같은 수 개의 가능한 모드들 중 하나의 모드로 동작될 수 있는 메모리 회로에 대해 설명하였다. 따라서, 이 메모리는 동일한 페키지 핀아웃을 유지한 채 상이한 모드로 동작할 수 있다. 외부적으로 개시되고 다른 모드가 인에이블될 수 있도록 하나의 모드를 비휘발성 방식으로 디스에이블시키는 데 사용될 수 있는 디스에이블 회로에 대해 설명하였다. 따라서, 메모리가 패키징된 후에 메모리의 동작 모드가 변경될 수 있다. 다른 모드를 디스에이블시킴과 동시에 하나의 모드를 인에이블시키는 계층 구조에 대해 설명하였다.

여기서는 특정 실시예들을 도시하고 설명하였지만, 당 분야의 통상의 지식을 가진 자라면 동일한 목적을 달성하는 것으로 추정되는 임의의 구성이 도시된 특정 실시예에 대체될 수 있다는 것을 알 수 있을 것이다. 본 출원은 본 발명의 임의의 변형 또는 이형들을 망라하도록 의도된 것이다. 예를 들면, 여기서는 메모리 모드를 디스에이블시키기 위해 앤티퓨즈(52)를 설명하였지만, 퓨즈를 구현하는 디스에이블 회로를 사용하여 디스에이블 신호를 생성할 수 있다. 또한, 그 디스에이블 회로는 셀프리프레시(self-refresh) 기능으로서 주변 동작들을 디스에이블/인에이블시키는데 사용될 수 있으며, 모드 제어에 국한되도록 의도된 것은 아니다. 따라서, 본 발명은 청구의 범위 및 그에 상당하는 것에 의해서만 한정되는 것으로 분명히 하고자 한다.

Claims (16)

1. 복수의 동작 모드들을 갖는 집적 회로 메모리에 있어서, 데이터를 저장하기 위한 복수의 어드레싱 가능한 메모리 셀들(12); 상기 복수의 동작 모드들 중 제1 동작 모드를 선택적으로 디스에이블시키는 비휘발성 디스에이블 회로(15); 및 상기 비휘발성 디스에이블 회로에 결합되어 상기 집적 회로 메모리를 상기 비휘발성 디스에이블 회로에 응답하여 상기 복수의 동작 모드들 중 하나의 동작 모드로 동작시키기 위한 제어 회로(13)를 포함하며, 상기 비휘발성 디스에이블 회로는 외부에서 선택적으로 끊을 수 있는 퓨즈를 포함하는 것을 특징으로 하는 집적 회로 메모리.
2. 제1항에 있어서, 상기 집적 회로 메모리는 패키징 되는 것을 특징으로 하는 집적 회로 메모리.
3. 제1항 또는 제2항에 있어서, 상기 비휘발성 디스에이블 회로는 선택적으로 끊을 수 있는 퓨즈를 포함하는 것을 특징으로 하는 집적 회로 메모리.
4. 제1항 또는 제2항에 있어서, 상기 비휘발성 디스에이블 회로는, 상기 복수의 동작 모드들 중 상기 제1 동작 모드가 디스에이블되는 때를 나타내는 출력을 생성하는 래치 회로; 및 상기 래치회로에 접속되어 복수의 동작 모드들 중 상기 제1 동작 모드를 영구적으로 디스에이블시키는 데 사용되는 소정의 출력을 생성하는 퓨즈 회로를 포함하는 것을 특징으로 하는 집적 회로 메모리.
5. 제4항에 있어서, 상기 퓨즈 회로는 선택적으로 끊을 수 있는 앤티퓨즈(anti-fuse)(52)를 포함하는 것을 특징으로 하는 집적 회로 메모리.
6. 제4항에 있어서, 상기 퓨즈 회로는, 저전압 라인에 결합된 드레인을 갖는 고전압 MOS 트랜지스터(56); 및 가변 전압원과 상기 고전압 MOS 트랜지스터의 소스 사이에 전기적으로 결합된 앤티퓨즈(52)를 포함하는 것을 특징으로 하는 집적 회로 메모리.
7. 제1항 또는 제2항에 있어서, 상기 복수의 동작 모드들 중 하나는 페이지 모드 동작인 것을 특징으로 하는 집적 회로 메모리.
8. 제1항 또는 제2항에 있어서, 상기 복수의 동작 모드들 중 하나는 확장 데이터 출력(EDO : extended data output) 동작인 것을 특징으로 하는 집적 회로 메모리.
9. 제1항 또는 제2항에 있어서, 상기 복수의 동작 모드들 중 하나는 버스트 확장 데이터 출력(BEDO : burst extended data output) 동작인 것을 특징으로 하는 집적 회로 메모리.
10. 제2항에 있어서, 상기 집적 회로 메모리는, 상기 집적 회로 메모리를 패키징하는 단계; 상기 패키징된 집적 회로 메모리를 테스트하는 단계; 및 상기 패키징된 집적 회로 메모리의 상기 테스팅에 기초하여 상기 비휘발성 디스에이블 회로를 이용하여 상기 복수의 동작 모드들 중 하나의 동작 모드를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 방법에 의해 제조되는 집적 회로 메모리.
11. 집적 메모리 회로의 동작 모드를 변경하는 방법에 있어서, 집적 메모리 회로(10)를 복수의 모드들 중에서 제1 모드로 동작시키기 위한 제어 회로(13), 및 외부에서 선택적으로 끊을 수 있는 퓨즈를 포함하고 상기 제어 회로에 결합되어 상기 제1 모드를 선택적으로 디스에이블시키는 비휘발성 디스에이블 회로를 포함하는 집적 메모리 회로(10)를 패키징하는 단계; 상기 패키징된 집적 메모리 회로를 테스트 하는 단계; 및 상기 패키징된 집적 메모리 회로의 상기 테스팅에 기초하여 상기 비휘발성 디스에이블 회로를 이용하여 상기 제1 모드를 디스에이블시키는 단계; 및 상기 복수의 모드들 중에서 제2 모드를 인에이블시키는 단계의 순서로 포함하는 것을 특징으로 하는 방법.
12. 제11항에 있어서, 상기 제1 모드를 디스에이블시키는 단계는, 상기 제 1 동작 모드를 영구적으로 디스에이블시키는 데 사용되는 소정의 출력을 생성하는 퓨즈 회로를 선택적으로 끊는 부속 단계를 더 포함하는 것을 특징으로 하는 방법.
13. 제11항에 있어서, 상기 퓨즈 회로는 앤티퓨즈(52)를 포함하는 것을 특징으로 하는 방법.
14. 제11항에 있어서, 상기 제1 모드는 확장 데이터 출력(EDO) 모드이고, 상기 제2 모드는 페이지 모드 동작인 것을 특징으로 하는 방법.
15. 제11항에 있어서, 상기 제1 모드는 확장 데이터 출력(EDO) 모드이고, 상기 제2 모드는 버스트 확장 데이터 출력(BEDO) 모드인 것을 특징으로 하는 방법.
16. 제11항에 있어서, 상기 제1 모드는 버스트 확장 데이터 출력(BEDO) 모드이고, 상기 제2 모드는 확장 데이터 출력(EDO) 모드인 것을 특징으로 하는 방법.