JPH02283000A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH02283000A JPH02283000A JP1103649A JP10364989A JPH02283000A JP H02283000 A JPH02283000 A JP H02283000A JP 1103649 A JP1103649 A JP 1103649A JP 10364989 A JP10364989 A JP 10364989A JP H02283000 A JPH02283000 A JP H02283000A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- match
- bit
- tested
- determination circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000002950 deficient Effects 0.000 claims abstract description 12
- 230000015654 memory Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体メモリに関し、特に半導体メモリの複
数ビット同時テストの不良検出に関するものである。
数ビット同時テストの不良検出に関するものである。
第３図は従来の半導体メモリにおいて、複数ビット同時
テストの構成図の一例を示す図である。
テストの構成図の一例を示す図である。
図において、１はメモリセル、２は被テストビット、３
は全被テストビットの一致、不一致を判定する判定回路
である。
は全被テストビットの一致、不一致を判定する判定回路
である。
次に動作について説明する。
テストモードにおいて、複数ビット２に並列に書き込ま
れ、読み出し時に複数ビット２が読み出され、判定回路
３で全ビットが一致ならば°°Ｈ′。
れ、読み出し時に複数ビット２が読み出され、判定回路
３で全ビットが一致ならば°°Ｈ′。
不一致ならばｌ Ｌ ｎが出力され、“Ｈ”の時に良品
、°°Ｌ”の時に不良品と判定する。
、°°Ｌ”の時に不良品と判定する。
従来の半導体メモリにおいて、複数ビットの同時テスト
モードは以上のように構成されているので、全ビットの
反転データを読んで一致１１ Ｈｎとなる場合には良品
と判定されることとなり、不良検出能力が低いという問
題点があった。
モードは以上のように構成されているので、全ビットの
反転データを読んで一致１１ Ｈｎとなる場合には良品
と判定されることとなり、不良検出能力が低いという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、全ビットの反転データを読んで°゛Ｈ”が出
力される時においても、不良と判定でき、不良検出能力
を上げることができる半導体メモリを提供することを目
的とする。
たもので、全ビットの反転データを読んで°゛Ｈ”が出
力される時においても、不良と判定でき、不良検出能力
を上げることができる半導体メモリを提供することを目
的とする。
この発明に係る半導体メモリは、複数ビ・ントテストモ
ードにおいて、全被テストビットを入力とし、これらの
一致、不一致を判定する判定回路と、！テストビットの
任意のピントを読み出し、そのビア）を入力値と比較し
て一致、不一致を判定する判定回路とを設け、再判定回
路の判定結果が互いに一致の時に良品、不一致の時に不
良品と判定し、複数ビットを同時にテストするようにし
たものである。
ードにおいて、全被テストビットを入力とし、これらの
一致、不一致を判定する判定回路と、！テストビットの
任意のピントを読み出し、そのビア）を入力値と比較し
て一致、不一致を判定する判定回路とを設け、再判定回
路の判定結果が互いに一致の時に良品、不一致の時に不
良品と判定し、複数ビットを同時にテストするようにし
たものである。
（作用〕
この発明においては、複数ビットの同時テストモードに
おいて、従来型の複数ビットテストモードに任意の被テ
ストビットと人力値とを比較して判定する比較判定回路
を増設するようにし、比較判定回路で任意の被テストビ
ットと入力値が一致するかしないかを検知し、一致なら
ば°“Ｈ′、不一致ならば°“Ｌ”を出力するようにし
たので、このことより、全被テストビットが反転してい
ないかどうかをチエツクできる。
おいて、従来型の複数ビットテストモードに任意の被テ
ストビットと人力値とを比較して判定する比較判定回路
を増設するようにし、比較判定回路で任意の被テストビ
ットと入力値が一致するかしないかを検知し、一致なら
ば°“Ｈ′、不一致ならば°“Ｌ”を出力するようにし
たので、このことより、全被テストビットが反転してい
ないかどうかをチエツクできる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるメモリＩＣの複数ビ
ット同時テストモードの構成を示す図であり、図におい
て、１はメモリセル、２は被テストビット、３は全被テ
ストビット２の一致、不−致を判定する第１の判定回路
、４は任意の被テストビット、５は入力値、６は任意の
被テストビット４と入力値５が一致か不一致かを判定す
るための第２の判定回路である。
ット同時テストモードの構成を示す図であり、図におい
て、１はメモリセル、２は被テストビット、３は全被テ
ストビット２の一致、不−致を判定する第１の判定回路
、４は任意の被テストビット、５は入力値、６は任意の
被テストビット４と入力値５が一致か不一致かを判定す
るための第２の判定回路である。
次に動作について説明する。
第１図において、読み出し時に複数ピント２が読み出さ
れ、第１の判定回路３で全ビットが一致ならば°ｌ Ｈ
ｎ、不一致ならば“Ｌ”が出力される。
れ、第１の判定回路３で全ビットが一致ならば°ｌ Ｈ
ｎ、不一致ならば“Ｌ”が出力される。
それと同時に任意の被テストビット４と入力値５の一致
、不一致を第２の判定回路６で判定し、°。
、不一致を第２の判定回路６で判定し、°。
Ｈ゛あるいは゛′Ｌパを出力する。そして第１の判定回
路３と第２の判定回路６の出力がともに°゛Ｈ”となれ
ば良品と判定する。
路３と第２の判定回路６の出力がともに°゛Ｈ”となれ
ば良品と判定する。
以上のように上記実施例によれば、任意の被テストビッ
トと入力値とを比較して判定する比較判定回路を増設す
るようにしたので、第１の判定回路３で全被ビット反転
データをよんで一致”Ｈ”の出力を得ても、第２の判定
回路６の出力から全被テストビットが反転していること
を認識でき、これにより不良品と判定することができ、
不良検出能力を向上できる。
トと入力値とを比較して判定する比較判定回路を増設す
るようにしたので、第１の判定回路３で全被ビット反転
データをよんで一致”Ｈ”の出力を得ても、第２の判定
回路６の出力から全被テストビットが反転していること
を認識でき、これにより不良品と判定することができ、
不良検出能力を向上できる。
なお、上記実施例では第１の判定回路３と第２の判定回
路６の２出力をテスターで判定するようにしたが、これ
は第２図に示すように判定回路３と判定回路６の出力が
ともに″Ｈ”かを判定するための第３の判定回路７を設
け、その１出力をテスターで判定するようにしてもよい
。
路６の２出力をテスターで判定するようにしたが、これ
は第２図に示すように判定回路３と判定回路６の出力が
ともに″Ｈ”かを判定するための第３の判定回路７を設
け、その１出力をテスターで判定するようにしてもよい
。
以上のように本発明によれば、全被テストビットを入力
とし、該全被テストビットの一致９不−致を判定する第
１の判定回路の他に、全被テストビットの任意のビット
と入力値と比較して一致。
とし、該全被テストビットの一致９不−致を判定する第
１の判定回路の他に、全被テストビットの任意のビット
と入力値と比較して一致。
不一致を判定する第２の判定回路を設け、２つの判定回
路の出力結果が一致ならば良品、不一致ならば不良品と
判定するようにしたので、第１の判定回路で全ビットの
反転データにより良品と判定された場合にも、第２の判
定回路の出力から全ビットが反転していることを検知で
き、全ビット反転による良品判定を防止でき、不良品検
出能力を向上できる効果がある。
路の出力結果が一致ならば良品、不一致ならば不良品と
判定するようにしたので、第１の判定回路で全ビットの
反転データにより良品と判定された場合にも、第２の判
定回路の出力から全ビットが反転していることを検知で
き、全ビット反転による良品判定を防止でき、不良品検
出能力を向上できる効果がある。
第１図は本発明の一実施例による半導体メモリの複数ビ
ット同時テストモード時の構成を示す回路図、第２図は
本発明の他の実施例による半導体メモリの複数ビット同
時テストモード時の構成を示す回路図、第３図は従来の
半導体メモリの複数ビット同時テストモード時の構成を
示す回路図である。 図において、１はメモリセル、２は被テストビット、３
は第１の判定回路、４は任意の被テストビット、５は入
力値、６は第２の判定回路、７は第３の判定回路、８は
ラッチ回路である。 なお図中同一符号は同−又は相当部分を示す。
ット同時テストモード時の構成を示す回路図、第２図は
本発明の他の実施例による半導体メモリの複数ビット同
時テストモード時の構成を示す回路図、第３図は従来の
半導体メモリの複数ビット同時テストモード時の構成を
示す回路図である。 図において、１はメモリセル、２は被テストビット、３
は第１の判定回路、４は任意の被テストビット、５は入
力値、６は第２の判定回路、７は第３の判定回路、８は
ラッチ回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）そのテストモード時に複数ビットを同時にテスト
するようにした半導体メモリにおいて、全被テストビッ
トを入力とし、該全被テストビットの一致、不一致を判
定する第１の判定回路と、上記全被テストビットの任意
のビットを読み出し、該ビットを入力値と比較して一致
、不一致を判定する第２の判定回路とを備え、 上記第１の判定回路と上記第２の判定回路の出力が互い
に一致の時に良品、不一致の時に不良品と判定するよう
にしたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103649A JPH02283000A (ja) | 1989-04-24 | 1989-04-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103649A JPH02283000A (ja) | 1989-04-24 | 1989-04-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283000A true JPH02283000A (ja) | 1990-11-20 |
Family
ID=14359625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103649A Pending JPH02283000A (ja) | 1989-04-24 | 1989-04-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276426A (ja) * | 2004-03-23 | 2005-10-06 | Samsung Electronics Co Ltd | メモリモジュール |
| JP2015011609A (ja) * | 2013-07-01 | 2015-01-19 | ラピスセミコンダクタ株式会社 | 情報処理装置、半導体装置及び情報データのベリファイ方法 |
-
1989
- 1989-04-24 JP JP1103649A patent/JPH02283000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276426A (ja) * | 2004-03-23 | 2005-10-06 | Samsung Electronics Co Ltd | メモリモジュール |
| JP2015011609A (ja) * | 2013-07-01 | 2015-01-19 | ラピスセミコンダクタ株式会社 | 情報処理装置、半導体装置及び情報データのベリファイ方法 |
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