JPS63111477A - 試験回路付パリテイエラ−検出装置 - Google Patents
試験回路付パリテイエラ−検出装置Info
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- JPS63111477A JPS63111477A JP61255828A JP25582886A JPS63111477A JP S63111477 A JPS63111477 A JP S63111477A JP 61255828 A JP61255828 A JP 61255828A JP 25582886 A JP25582886 A JP 25582886A JP S63111477 A JPS63111477 A JP S63111477A
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- 238000012360 testing method Methods 0.000 title claims abstract description 31
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- 238000007689 inspection Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパリティエラー検出装置に関するもので、更に
具体的には、ランダムアクセスメモリ回路（以下ＲＡＭ
回路と称す）を有する一般のロジック回路において、特
にそのロジックの動作状況の確認試験回路をもつ試験回
路付パリティエラー検出装置に関する。
具体的には、ランダムアクセスメモリ回路（以下ＲＡＭ
回路と称す）を有する一般のロジック回路において、特
にそのロジックの動作状況の確認試験回路をもつ試験回
路付パリティエラー検出装置に関する。
ＲＡ Ｍ回路を有する一般のロジック回路において、Ｒ
ＡＭ回路に対するアクセスの信頬性を要求されるシステ
ム等、パリティエラー検出機能を有することを必要とす
る回路では、エラー検出機能の試験を行う場合、次のよ
うにしてエラー状態を発生させてこれを行っていた。
ＡＭ回路に対するアクセスの信頬性を要求されるシステ
ム等、パリティエラー検出機能を有することを必要とす
る回路では、エラー検出機能の試験を行う場合、次のよ
うにしてエラー状態を発生させてこれを行っていた。
すなわち、従来、パリティエラー検出回路の機能動作の
試験を行う場合には、あるシステム動作の途中で、当該
ロジック回路部分に対するノイズの注入あるいは、ハー
ドウェアによるシステム動作と非同期のデータビットま
たはパリティビットデータの固定によりエラー状態を発
生させることにより行っていた。
試験を行う場合には、あるシステム動作の途中で、当該
ロジック回路部分に対するノイズの注入あるいは、ハー
ドウェアによるシステム動作と非同期のデータビットま
たはパリティビットデータの固定によりエラー状態を発
生させることにより行っていた。
しかし、上述した従来のパリティエラー検出回路の試験
は、エラー状態の発生の方法が、ノイズの注入あるいは
ハードウェア手段による非同期のデータ固定によってい
るので、エラー状態の発生のタイミングのとり方が難し
く、エラー発生時の動作においても試験の都度状況が異
なる為、毎回シンクロスコープ等による波形観測が必要
であるという欠点を有している。
は、エラー状態の発生の方法が、ノイズの注入あるいは
ハードウェア手段による非同期のデータ固定によってい
るので、エラー状態の発生のタイミングのとり方が難し
く、エラー発生時の動作においても試験の都度状況が異
なる為、毎回シンクロスコープ等による波形観測が必要
であるという欠点を有している。
本発明は、このような点に鑑みてなされたもので、容易
に試験を行うことができるようにすることを目的とする
ものである。
に試験を行うことができるようにすることを目的とする
ものである。
本発明の試験回路付パリティエラー検出装置は、ランダ
ムアクセスメモリ回路でデータの書き込み時にパリティ
ビットデータ発生回路からのパリティビットデータを書
き込み、データ読み出し時に、前記パリティビットデー
タを読み出しパリティチェックする回路と、 読み出したパリティビットデータに代えて、“１”また
は“０”の固定データを切替回路による制御により出力
する手段とを備え、 書き込みデータの内容によりエラー発生の有無を制御す
ることによって前記パリティチェックする回路の動作試
験を行うようにしたことを特徴としている。
ムアクセスメモリ回路でデータの書き込み時にパリティ
ビットデータ発生回路からのパリティビットデータを書
き込み、データ読み出し時に、前記パリティビットデー
タを読み出しパリティチェックする回路と、 読み出したパリティビットデータに代えて、“１”また
は“０”の固定データを切替回路による制御により出力
する手段とを備え、 書き込みデータの内容によりエラー発生の有無を制御す
ることによって前記パリティチェックする回路の動作試
験を行うようにしたことを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロックダイヤグラムで
あり、パリティエラー検出回路の動作試験を行う場合の
使用する擬似的なパリティビットデータ、すなわちＲＡ
Ｍ回路からの読み出しパリティビットデータに替えて出
力する擬似的なパリティビットデータを出力する回路と
、パリティチェック回路に対して入力するパリティビッ
トデータを切り替える回路を備えると共に、予め書き込
みデータの“１”の数により、エラーの発生の有無がわ
かるようにしておき、エラー検出機能の動作／不動作の
タイミングを制御できるようにしたＲＡＭ回路に対する
書き込みデータを含んだテストデータを用いる。
あり、パリティエラー検出回路の動作試験を行う場合の
使用する擬似的なパリティビットデータ、すなわちＲＡ
Ｍ回路からの読み出しパリティビットデータに替えて出
力する擬似的なパリティビットデータを出力する回路と
、パリティチェック回路に対して入力するパリティビッ
トデータを切り替える回路を備えると共に、予め書き込
みデータの“１”の数により、エラーの発生の有無がわ
かるようにしておき、エラー検出機能の動作／不動作の
タイミングを制御できるようにしたＲＡＭ回路に対する
書き込みデータを含んだテストデータを用いる。
すなわち、第１図に示すように、データ用ＲＡＭ回路ｌ
と、パリティビットデータ発生回路２と、パリティビッ
トデータ用ＲＡＭ回路３と、パリティエラー検出回路４
を有する他、擬似パリティビットデータ発生回路５と、
切替回路６を備えている。
と、パリティビットデータ発生回路２と、パリティビッ
トデータ用ＲＡＭ回路３と、パリティエラー検出回路４
を有する他、擬似パリティビットデータ発生回路５と、
切替回路６を備えている。
データ用ＲＡＭ回路１、パリティビットデータ用ＲＡＭ
回路３は、各々書き込みデータ用のＲＡＭ回路、書き込
みデータの人力によりパリティビットデータ発生回路２
により発生するパリティビットデータ用のＲＡＭ回路で
ある。
回路３は、各々書き込みデータ用のＲＡＭ回路、書き込
みデータの人力によりパリティビットデータ発生回路２
により発生するパリティビットデータ用のＲＡＭ回路で
ある。
書き込みデータは、データ用ＲＡＭ回路１に供給される
と共に、パリティビットデータ発生回路２にも与えられ
、このパリティビットデータ発生回路２は、入力データ
の内容に応じた、かつ偶数パリティか奇数パリティかに
応じたパリティビットデータを発生し、これをパリティ
ビットデータ用ＲＡＭ回路３に供給する。
と共に、パリティビットデータ発生回路２にも与えられ
、このパリティビットデータ発生回路２は、入力データ
の内容に応じた、かつ偶数パリティか奇数パリティかに
応じたパリティビットデータを発生し、これをパリティ
ビットデータ用ＲＡＭ回路３に供給する。
データ用ＲＡＭ回路１から読み出された読み出しデータ
は、パリティエラー検出回路４にもその一方の入力とし
て供給され、また、このパリティエラー検出回路４には
、通常は、パリティビットデータ用ＲＡＭ回路３の出力
が切替回路６を通して他方の入力として供給されるよう
になっている。
は、パリティエラー検出回路４にもその一方の入力とし
て供給され、また、このパリティエラー検出回路４には
、通常は、パリティビットデータ用ＲＡＭ回路３の出力
が切替回路６を通して他方の入力として供給されるよう
になっている。
このような構成において、擬似パリティビットデータ発
生回路５が設けられている。
生回路５が設けられている。
この擬似パリティビットデータ発生回路５は、“ｌ”ま
たは０″の固定データを発生するので、このデータは、
パリティエラー検出回路４の試験を行うとき、データ切
替回路６により、パリティビットデータ用ＲＡＭ回路３
から出力されるデータに替えられ、パリティエラー検出
回路４に入力される。切替回路６は、パリティビットデ
ータＲＡＭ回路３側と擬似パリティビットデータ発生回
路５側とに切り替えられるようになっている。
たは０″の固定データを発生するので、このデータは、
パリティエラー検出回路４の試験を行うとき、データ切
替回路６により、パリティビットデータ用ＲＡＭ回路３
から出力されるデータに替えられ、パリティエラー検出
回路４に入力される。切替回路６は、パリティビットデ
ータＲＡＭ回路３側と擬似パリティビットデータ発生回
路５側とに切り替えられるようになっている。
テストデータ７は予め“１″の数がわかっているテスト
データであり、試験を行うときは、これが書き込みデー
タとなる。第２図は、テストデータの一例を示すもので
、“１”の数が３（奇数）の場合の例である。
データであり、試験を行うときは、これが書き込みデー
タとなる。第２図は、テストデータの一例を示すもので
、“１”の数が３（奇数）の場合の例である。
このように、ＲＡＭ回路でデータの書き込み時にパリテ
ィビットデータ発生回路２からのパリティビットデータ
を書き込み、データ読み出し時に、このパリティビット
データを読み出しパリティチェックする回路において、
読み出したパリティビットデータに替えて、“１゛また
はＩＩＱｌｌの固定データを、切替回路６による制御に
より出力する回路を持ち、書き込みデータの内容により
エラー発生の有無を制御して前述のパリティチェックす
る回路の動作試験を行う。
ィビットデータ発生回路２からのパリティビットデータ
を書き込み、データ読み出し時に、このパリティビット
データを読み出しパリティチェックする回路において、
読み出したパリティビットデータに替えて、“１゛また
はＩＩＱｌｌの固定データを、切替回路６による制御に
より出力する回路を持ち、書き込みデータの内容により
エラー発生の有無を制御して前述のパリティチェックす
る回路の動作試験を行う。
次に、−例としてパリティビットデータ発生回路２は偶
数パリティビットデータを発生し、また、擬似パリティ
ビットデータ発生回路５は固定データ″０”を出力し、
テストデータ７ ”０００１０１０１″の場合について
動作を説明する。
数パリティビットデータを発生し、また、擬似パリティ
ビットデータ発生回路５は固定データ″０”を出力し、
テストデータ７ ”０００１０１０１″の場合について
動作を説明する。
ＲＡＭ回路に対する書き込み時、パリティビットデータ
発生回路２は、偶数パリティビットデータを発生するの
でデータ“０００１０１０１”に対して第１図に示す如
く“１”を発生し、このデータ“１″がパリティビット
としてパリティビットデータ用ＲＡＭ回路３に書き込ま
れる。上記データを読み出した場合、データ切替回路６
により、パリティビットデータ用ＲＡＭ回路３からのデ
ータ“ｌ“に替えて、擬似パリティビットデータ発生回
路５からのデータ“０”が出力されるようにしておくと
、パリティエラー検出回路４に入力されるデータは“０
０１０１０１ ″及び“０”となり、偶数パリティチェ
ックに対するエラーとしてエラー検出される。これに対
し、書込用のテストデータ７が、上記の例のようなパリ
ティビットを“１”とするデータでない場合、即ち“１
”の数が偶数個のデータの場合には、擬似パリティビッ
トデータ発生回路５からの出力である“０”と同じであ
るため、読み出し時にはエラー検出はされない。
発生回路２は、偶数パリティビットデータを発生するの
でデータ“０００１０１０１”に対して第１図に示す如
く“１”を発生し、このデータ“１″がパリティビット
としてパリティビットデータ用ＲＡＭ回路３に書き込ま
れる。上記データを読み出した場合、データ切替回路６
により、パリティビットデータ用ＲＡＭ回路３からのデ
ータ“ｌ“に替えて、擬似パリティビットデータ発生回
路５からのデータ“０”が出力されるようにしておくと
、パリティエラー検出回路４に入力されるデータは“０
０１０１０１ ″及び“０”となり、偶数パリティチェ
ックに対するエラーとしてエラー検出される。これに対
し、書込用のテストデータ７が、上記の例のようなパリ
ティビットを“１”とするデータでない場合、即ち“１
”の数が偶数個のデータの場合には、擬似パリティビッ
トデータ発生回路５からの出力である“０”と同じであ
るため、読み出し時にはエラー検出はされない。
従って、書き込みデータの内容、すなわち上述の例の場
合は、“１”の数が奇数であるか偶数であるかの内容に
よりエラー発生の有無を制御することができ、これによ
り試験を行うことができる。
合は、“１”の数が奇数であるか偶数であるかの内容に
よりエラー発生の有無を制御することができ、これによ
り試験を行うことができる。
このようにして、ＲＡＭ回路からの読み出しパリティビ
ットデータに替えて“１”または“０”の固定の擬似的
なパリティビットデータを出力する回路５を設け、この
データと、正規なデータである読み出しパリティビット
データとを切り替える回路６を、パリティエラー検出回
路４の試験のときに、擬似的なパリティビットデータが
パリティエラー検出回路４に入力されるように切り替え
、予め書き込みデータの１”の数によりエラーの発生の
有無がわかるようにしであるＲＡＭ回路に対する書き込
みデータを含んだテストデータをＲＡＭ回路のアクセス
データとして使用することにより、エラー発生のタイミ
ングが予めわかり、パリティエラー検出回路４のエラー
検出機能の試験が毎回同じ状況で行える。
ットデータに替えて“１”または“０”の固定の擬似的
なパリティビットデータを出力する回路５を設け、この
データと、正規なデータである読み出しパリティビット
データとを切り替える回路６を、パリティエラー検出回
路４の試験のときに、擬似的なパリティビットデータが
パリティエラー検出回路４に入力されるように切り替え
、予め書き込みデータの１”の数によりエラーの発生の
有無がわかるようにしであるＲＡＭ回路に対する書き込
みデータを含んだテストデータをＲＡＭ回路のアクセス
データとして使用することにより、エラー発生のタイミ
ングが予めわかり、パリティエラー検出回路４のエラー
検出機能の試験が毎回同じ状況で行える。
このため、従来のように、エラー状態の発生のタイミン
グの取り方が難しく、また、試験の都度状況が異なると
いうことがなく、シンクロスコープによる波形観測など
の面倒な作業も必要としないで済む。
グの取り方が難しく、また、試験の都度状況が異なると
いうことがなく、シンクロスコープによる波形観測など
の面倒な作業も必要としないで済む。
以上説明したように、本発明によれば、エラー発生のタ
イミングが予めわかり、エラー検出機能の試験を同じ状
況で行うことができるため、検査行程における検査作業
の簡単化、効率性の向上及び検査ミスの排除の効果を得
ることができる。
イミングが予めわかり、エラー検出機能の試験を同じ状
況で行うことができるため、検査行程における検査作業
の簡単化、効率性の向上及び検査ミスの排除の効果を得
ることができる。
第１図は本発明の一実施例を示す図、
第２図はテストデータの一例を示す図である。
１・・・・・データ用ＲＡＭ回路
２・・・・・パリティビットデータ発生回路３・・・・
・パリティビットデータ用ＲＡＭ回路 ４・・・・・パリティエラー検出回路 ５・・・・・擬似パリティビットデータ発生回路 ６・・・・・データ切替回路 ７・・・・・テストデータ
・パリティビットデータ用ＲＡＭ回路 ４・・・・・パリティエラー検出回路 ５・・・・・擬似パリティビットデータ発生回路 ６・・・・・データ切替回路 ７・・・・・テストデータ
Claims (1)
- （１）ランダムアクセスメモリ回路でデータの書き込み
時にパリティビットデータ発生回路からのパリティビッ
トデータを書き込み、データ読み出し時に、前記パリテ
ィビットデータを読み出しパリティチェックする回路と
、 読み出したパリティビットデータに代えて、“１”また
は“０”の固定データを切替回路による制御により出力
する手段とを備え、 書き込みデータの内容によりエラー発生の有無を制御す
ることによって前記パリティチェックする回路の動作試
験を行うようにしたことを特徴とする試験回路付パリテ
ィエラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255828A JPS63111477A (ja) | 1986-10-29 | 1986-10-29 | 試験回路付パリテイエラ−検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61255828A JPS63111477A (ja) | 1986-10-29 | 1986-10-29 | 試験回路付パリテイエラ−検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63111477A true JPS63111477A (ja) | 1988-05-16 |
Family
ID=17284172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255828A Pending JPS63111477A (ja) | 1986-10-29 | 1986-10-29 | 試験回路付パリテイエラ−検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111477A (ja) |
-
1986
- 1986-10-29 JP JP61255828A patent/JPS63111477A/ja active Pending
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