JP3034176B2 - 起動回路を有する基準電圧発生回路 - Google Patents

起動回路を有する基準電圧発生回路

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JP3034176B2 JP6304738A JP30473894A JP3034176B2 JP 3034176 B2 JP3034176 B2 JP 3034176B2 JP 6304738 A JP6304738 A JP 6304738A JP 30473894 A JP30473894 A JP 30473894A JP 3034176 B2 JP3034176 B2 JP 3034176B2
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    • G05F3/08—Regulating voltage or current wherein the variable is dc
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の外部供給電
源のレベルを変換させて内部において用いられるよう一
定の基準電圧を発生する基準電圧発生回路に係り、特
に、電源の投入時起動回路によって基準電圧を生成し、
その後起動回路を非活性化させて外部電源に関係なく基
準電圧発生回路が一定のレベルの基準電圧を供給するよ
うにした起動回路を有する基準電圧発生回路に関する。
【０００２】
【従来の技術】最近、ＣＭＯＳ半導体装置は超高集積化
の傾向に従いサブ−ミクロン級のデザインルールをもっ
て製作されている。半導体装置の大きさは技術の発展に
伴い縮小されているが、電源は５Ｖであって依然として
大部分の回路およびシステムに供給されて用いられてい
る。しかしながら、微細な大きさの半導体装置において
は、ホットキャリアの影響によって５Ｖの電源において
素子動作の信頼性が低下されるという問題がある。従っ
て、ホットキャリアに関連した問題を除去するためには
外部の５Ｖ電源レベルを内部において低い電源レベルに
変換させて用いる必要があり、またかかる低くなった内
部供給電源の使用は電力の消費を減少させることにな
る。
【０００３】かかる目的で供給電源に依存しないで内部
基準供給電圧を生成する基準電圧発生回路が提供されて
いるが、これは図１に示す回路図のようなものである。
図に示すように、基準電圧発生器１は、二つのＰＭＯＳ
トランジスタ（ＭＰ0、ＭＰ1）、二つのＮＭＯＳトラン
ジスタ（ＭＮ0、ＭＮ1）および抵抗Ｒ1で構成されてお
り、各素子は二つの動作領域を有して動作する。そのう
ち、一つは所望の基準電圧を発生させる正常動作の領域
であり、また他の一つはすべてのＭＯＳトランジスタの
ソース−ドレイン間の電流がほぼゼロに近くなって正常
動作をしない領域である。特に、初期の電源印加の際こ
れらＭＯＳトランジスタは電圧および電流いずれもゼロ
状態から動作が始まるため、特別な対策がない場合、こ
れら回路は正常動作の領域における動作をしないように
なるという問題がある。すなわち、その自体のみでは起
動できない回路構成であるものである。
【０００４】従って、かかる問題を解決するため基準電
圧発生器のすべてのＭＯＳトランジスタが正常動作の領
域における動作をするよう保障せしめる起動回路が提供
されており、これは図２または図３に示すようなもので
ある。
【０００５】図２の起動回路を有するより改善された基
準電圧発生回路は、ＭＯＳトランジスタ（ＭＰ0、Ｍ
Ｐ1、ＭＮ0、ＭＮ1）と抵抗Ｒ1とで構成されている基準
電圧発生器１と、電源ＶCCと接地ＶSSとの間にダイオー
ド形態に直列接続されたｍ個のＰＭＯＳトランジスタ
（ＭＰＳ0〜ＭＰＳm-1）と、前記ｍ個のＰＭＯＳのうち
のＭＰＳ1のゲートに接続されたゲートと前記基準電圧
発生器１のＰＭＯＳ（ＭＰ0、ＭＰ1）のゲートをともに
つなぐ接続点に接続されたソースおよび接地に接続され
たドレインを有するもう一つのＰＭＯＳトランジスタ
（ＭＰＳm）とで構成されている。
【０００６】図２の回路において、ＭＯＳトランジスタ
（ＭＰＳm）のソースは基準電圧発生器１のＰＭＯＳト
ランジスタ（ＭＰ0）のゲート電圧になるので、その値
は“ＶCC−Ｖth”になる。そしてＭＯＳトランジスタ
（ＭＰＳm）のゲートは起動回路２のＰＭＯＳトランジ
スタ（ＭＰＳ1）のゲートに接続しているのでＶｃｃ−
２Ｖthになる。
【０００７】しかしながら、ここで起動回路を構成して
いるダイオード形態に直列接続されたＰＭＯＳトランジ
スタ（ＭＰＳ0〜ＭＰＳm-1）のＶthが電源と接地間の位
置別に開くことを防止するため、すべてのＰＭＯＳトラ
ンジスタのバルク端子をソース端子に接続している。従
って、前記ＰＭＯＳトランジスタ（ＭＰＳm）のソース
の電位は“ＶCC−Ｖth”、ゲートの電位はＶCC−２Ｖth
になり、ゲートとソースの間の電圧差がＶｔｈを保持す
るので、一定量の電流がＭＰ0から流れることにより基
準電圧発生器１のトランジスタＭＰ0、ＭＰ1をターンオ
ンさせ、ターンオンされたトランジスタＭＰ0、ＭＰ1に
よって基準電圧発生器１が正常動作の領域における動作
を可能にしている。
【０００８】しかしながら、かかる構成によっては、図
からわかるように、起動回路として用いられる多数のト
ランジスタＰＭＯＳ（ＭＰＳ0〜ＭＰＳm-1）が直列に接
続されることにより電源と接地との間に電流が流れるよ
うになり、この回路によって電流の消費量が増加する短
所がある。
【０００９】かかる電流の消費がないもう一つの従来の
回路が図３に示されている。これは米合衆国特許５，２
４３，２３１号に開示されているものであり、これを説
明すると次のようである。この回路は図３に示すよう
に、基準電圧発生回路と、電源と基準電圧Ｖrefとの間
に直列に接続された抵抗Ｒ2およびキャパシタＣ0からな
る起動回路とで構成されている。
【００１０】図３の回路は外部印加電圧から一定のレベ
ルの電圧を発生させるためのものであり、特に印加電圧
に関係なく電圧を発生するバイアス電圧発生部すなわち
基準電圧発生部１と、印加電圧の印加時点において起動
電流を発生させる起動回路部３とで構成されている。こ
の回路において、ＭＯＳトランジスタ（ＭＰ0、ＭＰ1、
ＭＮ0、ＭＮ1）と抵抗Ｒ1とで構成されている基準電圧
発生器１は、図１および図２に示したのと同様のもので
あり、起動回路部３は、抵抗Ｒ2とキャパシタＣ0が直列
に電源と基準電圧出力端子との間に接続された構成であ
る。外部電源が印加されながら電源レベルが上昇する
と、起動回路部３の二つのＰＭＯＳトランジスタ（ＭＰ
0、ＭＰ1）の各ゲートを接続する節点Ｎ1の電位は外部
電源と前記トランジスタのカップリングにより上昇し、
基準電圧出力端子の電位はキャパシタＣ0による印加電
圧とのカップリングにより電位が上昇してＮＭＯＳトラ
ンジスタＭＮ1のしきい値電圧を超えると、該トランジ
スタＭＮ1がターンオンされてＩ2が流れ、このＩ2によ
ってトランジスタＭＰ1もターンオンされてバイアス電
流Ｉ1が流れるようになる。この電流は抵抗Ｒ1により制
御される。すなわち、起動されたＮＭＯＳトランジスタ
ＭＮ1が連続的にトランジスタＭＮ0、ＭＰ0、およびＭ
Ｐ1を起動させることにより基準電圧発生器が正常動作
をするようになる。外部電源の印加が完了すると、電源
ＶCCの上昇が中止し、バイアス電流は印加電圧の所定レ
ベルにおいて一定に保持され、これによってミラー電流
Ｉ2も一定になり、印加電圧に関係なしに一定のレベル
の基準出力電圧を発生するものである。すなわち、一定
の基準電圧になると起動回路の抵抗Ｒ2およびキャパシ
タＣ0を通じた電源電圧のカップリングが中断されて基
準電圧発生器は正常的な動作をするようになる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
回路においては、図２に示したような電流の消費はない
が、電源と基準電圧との間にＲＣカップリングが常に存
在するようになるので、正常動作の際電源電圧に印加さ
れ得る電源ノイズあるいは印加される電圧レベルの不安
定さまたは印加電圧のバンプ期間にはそのレベルが上昇
するか下降するために基準出力電圧ＶrefはＲＣカップ
リングによるカップリングノイズが生じ、これが基準電
圧に影響を与えて基準電圧の不安定を誘発するという問
題点がある。
【００１２】従って、本発明の目的は、印加される電圧
レベルの不安定さまたは印加電圧のバンプ期間において
も出力端子と印加電圧との間にスイッチング手段を通じ
て互いに分離させ、いったん出力電圧が発生すると印加
電圧がオフされる前には出力電圧を一定に保持すること
により安定した基準電圧を供給する起動回路を有する基
準電圧発生回路を提供することである。
【００１３】さらに、この発明の目的は、電源印加の際
初期にのみ持続される起動信号を用いて基準電圧発生部
を起動させた後直ぐに起動回路を非活性化させることに
より、起動回路を通じた電流の流れを遮断して電流の消
費をなくしまた安定性を倍加させた起動回路を有する基
準電圧発生回路を提供することである。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の基準電圧発生回路は、外部電源から電気を
受けて基準電圧を生成し、かつ外部電源電圧に関係なく
一定の基準電圧を生成する基準電圧発生部と、電源の初
期印加の際発生されるパルス区間の間前記基準電圧発生
部を起動させて基準電圧が所定値に至った後非活性化さ
れる起動回路部とで構成され、前記起動回路部は、電源
の初期印加の際発生されるパルス区間の間作動し電源に
接続されたスイッチ手段と、このスイッチ手段と前記基
準電圧発生部の出力端子との間に接続された電圧降下手
段とからなる。
【００１５】さらに、この発明の他の基準電圧発生回路
の構成は、外部電源から電気を受けて基準電圧を生成
し、かつ外部電源電圧に関係なく一定の基準電圧を生成
する基準電圧発生部と、電源の初期印加の際発生される
パルス区間の間前記基準電圧発生部を起動させて基準電
圧が所定値に至った後非活性化される起動回路とで構成
され、前記起動回路部は、電源の初期印加の際発生され
るパルス区間の間作動するスイッチ手段と、このスイッ
チ手段と接地との間に接続された電圧降下手段とからな
り、前記スイッチ手段は前記基準電圧発生部に接続され
ることを特徴とする。
【００１６】
【作用】上記構成により、外部電源が印加されて、起動
回路部が動作して基準電圧発生部で基準電圧を生成さ
せ、一定の基準電圧になると、起動回路部は非活性化さ
れるので、ここを流れる電流がなくなって省電力化がで
きるとともに、電源ノイズ等による基準電圧の不安定さ
をなくすことができる。
【００１７】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
【００１８】（実施例１）図４に示す回路は、この発明
の目的に従う実施例１による起動回路を有する基準電圧
発生回路であり、これは印加電圧に独立して動作され得
る基準電圧発生部１０と起動回路４０とからなってい
る。そして添付した図面内の参照符号において同一符号
は互いに同一の構成であることを意味する。
【００１９】この実施例における起動回路４０は、基準
電圧発生部１０のＰＭＯＳトランジスタＭＰ0のゲート
に接続されるドレインと、起動信号ＳＵを受けるゲート
を有するＮＭＯＳトランジスタＭＮＳ0と、前記ＮＭＯ
ＳトランジスタＭＮＳ0のソースと接地ＶSSとの間にダ
イオードの形態に接続されたｎ−１個のＮＭＯＳトラン
ジスタ（ＭＮＳ1〜ＭＮＳn-1）とで構成されている。
【００２０】この発明の回路においては、起動信号ＳＵ
が印加されて動作されるようにしているが、この信号は
図５に示すような電源印加感知回路から出力される信号
である。一般に、電源が印加されると内部的に電源の印
加を感知してこれを各回路に知らせて初期化させるよう
にする電源印加感知回路が用いられるが、このとき、電
源の印加感知に用いられる電源印加感知回路５０の例が
図５に示す回路図である。
【００２１】図５に示す電源印加感知回路５０におい
て、電源ＶCCと一側が接地ＶSSに接続されたキャパシタ
Ｃ1の間に接続されたＰＭＯＳトランジスタ５１、５２
は等価的に抵抗に該当し、前記キャパシタＣ1とともに
動作して電源印加感知された出力信号を各回路に伝達す
るものであり、電源の上昇の際起動信号は電源電圧の上
昇とともに上昇する。電源電圧が一定のレベル以上にな
るとインバータＩＮＶ0の出力が反転されて起動信号が
ローレベルになる。従って、起動信号は外部電源ＶCCが
一定レベル、すなわちインバータＩＮＶ0の論理しきい
値電圧に至るのみまでハイレベルを保持する信号にな
る。インバータＩＮＶ0の出力はこれに続けて接続され
た第２および第３インバータＩＮＶ1、ＩＮＶ2を通じて
起動信号ＳＵを出力する。
【００２２】図４の回路は半導体メモリ、特にダイナミ
ックラム（ＤＲＡＭ）の周辺回路を構成する一つの回路
であって、外部電源が印加されると、これを図５に示す
ような回路が電源の印加を感知し、起動信号ＳＵを発生
してこの信号がハイに保持される期間の間すなわち初期
の電源印加の際、ダイナミックラムの基板電圧ＶBBを接
地で固定して基板電圧が電源電圧の上昇に従ってともに
上昇する現象を防止し、起動信号がローになると基板電
圧発生器を起動させるようにする使用例を有する。
【００２３】この発明の回路において用いられる起動信
号の特徴は前述したとおりであり、電源の印加の際波形
変化は前に説明したとおりであり、これをグラフで示す
と図６の曲線Ｂのようになる。すなわち、電源が印加さ
れた後上昇するが、ある時点においてはローとなる信号
である。かかる信号が図４に示された起動回路部５０に
入力されている。
【００２４】次に、図４に示すこの発明の回路の動作を
説明する。初期の電源印加の際、図５のような電源印加
感知回路の作動によって起動信号ＳＵが発生し、これの
波形は図６の曲線Ｂのとおりである。起動信号がハイレ
ベルになると、ｎ個のＮＭＯＳトランジスタで構成され
た起動回路４０に起動信号として印加される。ここで、
起動信号がハイレベルであることは上昇中である電源Ｖ
CCの電圧レベルとなることである。かかる起動信号のハ
イレベルが持続される区間は、電源印加感知回路５０の
ＰＭＯＳトランジスタ５１、５２の大きさ、キャパシタ
Ｃ1の容量値および第１インバータＩＮＶ0の論理しきい
値電圧によって決定される。かかることによって決まっ
た起動信号のハイレベル持続区間によって起動信号のハ
イレベル電圧も決定される。
【００２５】このとき、起動信号のハイレベル電圧に応
じて、起動回路４０に用いられる直列に接続されるＮＭ
ＯＳトランジスタ（ＭＮＳ1〜ＭＮＳn-1）の個数が決定
される。決まった個数とは、ハイレベルの起動信号が直
列接続されたＮＭＯＳトランジスタいずれもをターンオ
ンさせることに対応するものであり、設定されたハイレ
ベルの起動信号によりいずれもターンオンされる個数が
選択された直列接続されるＮＭＯＳトランジスタ（ＭＮ
Ｓ1〜ＭＮＳn-1）によって一定量の電流が流れて基準電
圧発生部１０のＰＭＯＳトランジスタ（ＭＰ0、ＭＰ1）
を動作させる。
【００２６】基準電圧発生部１０のＰＭＯＳトランジス
タＭＰ0、ＭＰ1が動作すると、これに従ってＮＭＯＳト
ランジスタ（ＭＮ0、ＭＮ1）も動作するようになってＰ
ＭＯＳトランジスタ（ＭＰ0、ＭＰ1）、ＮＭＯＳトラン
ジスタ（ＭＮ0、ＭＮ1）および抵抗Ｒ1からなる基準電
圧発生部１０が起動される。
【００２７】図６は、特に外部電源電圧ＶCCが３．６Ｖ
であり、起動回路４０に構成される直列接続されるトラ
ンジスタを三つにして設計したときの動作波形図を示す
ものであり、曲線Ａは電源ＶCC、曲線Ｂは起動信号Ｓ
Ｕ、曲線Ｃは基準電圧Ｖref、曲線Ｄは基板バイアス電
圧ＶBBを示す。起動信号は電源電圧であるＶCCレベルに
従って起動信号ＳＵをハイにセットするに従って基準電
圧発生部が基準電圧の発生を始め、基準電圧レベルは起
動信号がハイである間起動回路の電流によって決まる。
一般に、ＤＲＡＭにおいては基板のバイアス電圧ＶBBを
印加しているが、起動信号ＳＵがハイからローに変わっ
た後からＶBB発生器が動作を開始して基板バイアス電圧
ＶBBが徐々に印加され、ＮＭＯＳトランジスタのしきい
値電圧が漸次増加するに従って意図する基準電圧値に上
昇するようになる。このとき、ＮＭＯＳトランジスタの
しきい値電圧から得られる基準電圧値は、ＶBBが目標値
より小さいと基準電圧値も目標値より小さくなり、ＶBB
値が目標値になると基準電圧値も目標値になる。
【００２８】一方、もし起動信号のハイレベルの区間が
長すぎて起動信号のハイレベル電圧が非常に高くなる
と、起動回路を通じて流れる電流は基準電圧発生回路の
正常動作の領域における電流よりもずっと大きくなり、
このため、基準電圧Ｖrefが所望の値と相異した値に出
力され得る。しかしながら、そうであるといっても、こ
の発明に従っては、起動信号の解除によって起動回路が
基準電圧発生回路部と分離されるため、基準電圧発生部
の各トランジスタはそれぞれの正常的な動作領域に突入
して求められるレベルの基準電圧を出力する。従って、
起動信号のハイレベルの区間を適切に設定することがよ
り好ましい。さらに、起動信号のハイレベル電圧があま
り高くない状態において直列接続されるＮＭＯＳトラン
ジスタの個数を少なくするようになると、起動回路によ
る電流が相対的に大きくなって前記したのと類似な動作
状態を有するようになるので、起動電流によって直列接
続されるＮＭＯＳトランジスタいずれもがターンオンす
る個数で回路を構成することが好ましい。
【００２９】かかる動作上の特徴は、従来は起動回路が
初期の電源印加時のみならず、通常の動作時にも常に動
作して電流の消費があったが、この発明に従うと、起動
回路を電源印加時の初期にのみ持続される起動信号を用
いて基準電圧発生部を起動させた後直ぐに起動回路が非
活性化されるので、起動回路を通じた電流の流れを遮断
することにより起動回路による電流の消費が全くなくな
るものである。
【００３０】さらに、従来の回路においては、電源と基
準電圧出力端との間のＲＣカップリングが常に存在して
正常の動作時に電源電圧に印加され得る電源ノイズにＲ
Ｃカップリングによって基準電圧に影響を与えて基準電
圧の不安定を誘発していたが、この発明に従うと、いっ
たん起動回路による基準電圧発生部の起動が完了すると
起動回路が基準電圧発生部から分離されるので、出力さ
れる基準電圧の不安定な要素はない。
【００３１】（実施例２）次に、この発明の目的を達成
する好ましい実施例２を添付図面を参照して説明する。
【００３２】図７に示す回路は、この発明の目的に従う
実施例２による基準電圧発生回路であり、印加電圧に独
立して動作され得る基準電圧発生部１０と、基準電圧発
生部の出力部と電源との間に構成された起動回路部６０
とからなっている。そして、ここに添付した図面内の参
照符号において同一符号は互いに同一の構成要素である
ことを意味する。
【００３３】この発明によって基準電圧発生部の出力部
と電源との間に構成された起動回路部６０は、初期の電
源印加の際上昇される電源ＶCCレベルのようにハイレベ
ルに上昇しローレベルに降下する入力信号によってター
ンオンされるスイッチング手段と、これに続けて接続さ
れた電圧降下手段とで構成され、ハイレベルの入力信号
によりスイッチング手段がオンされて出力で基準電圧レ
ベルに近くなるように出力させ直ぐにローレベルとなる
入力信号により起動回路は動作を中止し、基準電圧発生
部の作動によって連続した安定した基準電圧を出力する
ようになる。
【００３４】電源が投入されると、電源レベルが図８の
曲線Ａのように徐々に上昇するに従って基準電圧発生部
１０のＰＭＯＳトランジスタ（ＭＰ0、ＭＰ1）のゲート
を接続する節点Ｎ1の電位も上昇する。
【００３５】そして、電源レベルが増加するとともに起
動回路部６０に印加される起動信号ＳＵが図８の曲線Ｂ
のように増加して印加電圧ＶCCと同様になり、起動回路
部６０のトランジスタ６１、６２、６３がターンオンさ
れて基準電圧発生部１０の出力Ｖrefが図８の曲線Ｃの
ようにそのレベルが上昇する。
【００３６】基準電圧発生部１０の出力Ｖrefのレベル
が上昇して基準電圧発生部１０のＮＭＯＳトランジスタ
（ＭＮ0、ＭＮ1）のしきい値電圧を超えるとそのトラン
ジスタをターンオンさせるので、これにより、これらト
ランジスタと電源間にそれぞれ接続されているＰＭＯＳ
トランジスタ（ＭＰ0、ＭＰ1）もターンオンされて起動
電流またはバイアス電流Ｉ1が流れるようになる。この
とき、ＮＭＯＳトランジスタＭＮ0と接地ＶSSとの間に
接続された抵抗Ｒ1は前記バイアスの電流の大きさを制
限する作用をする。
【００３７】前記した動作後に起動回路部に入力されて
いる起動信号ＳＵは、図８のグラフからわかるように、
所定時間の後にさらにローレベルとなるので、起動回路
部のスイッチング手段であるＮＭＯＳトランジスタ６１
をターンオフさせるようになる。そうすると、電源レベ
ルが続けて上昇してもバイアス電流Ｉ1はほぼ一定に保
持され、これによってミラー電流Ｉ2も一定になるの
で、印加される電源に関係なしにすなわち独立して基準
電圧発生部は一定のレベルの出力電圧を発生するように
なる。
【００３８】印加される電圧レベルの不安定さまたは印
加電圧のバンプ期間においても、出力端子と印加電圧と
の間がスイッチトランジスタに分離されているため、い
ったん出力電圧Ｖrefが発生すると印加電圧がオフされ
る前には出力電圧を一定に保持する。従って、アドレス
バッファ回路のような応用に非常に適切に適用できる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
無駄な電力の消費がなく、電源ノイズ等による基準電圧
の不安定さもなく、外部電源電圧に関係なく一定の基準
電圧を安定に生成する基準電圧発生回路が実現できる。
【図面の簡単な説明】
【図１】従来の電源電圧に関係なく一定の基準電圧を生
成する基準電圧発生回路の回路図である。
【図２】従来の起動回路部を有する電源電圧に関係なく
一定の基準電圧を生成する基準電圧発生回路の回路図で
ある。
【図３】従来の起動回路部を有する電源電圧に関係なく
一定の基準電圧を生成する基準電圧発生回路のさらに他
の例を示す回路図である。
【図４】本発明による起動回路部を有する基準電圧発生
回路の第１の実施例を示す回路図である。
【図５】図４の起動信号を出力する電源印加感知回路を
示す回路図である。
【図６】図４の回路における各部の動作波形を示す波形
図である。
【図７】本発明による起動回路部を有する基準電圧発生
回路の第２の実施例を示す回路図である。
【図８】図７の回路における各部の動作波形を示す波形
図である。
【符号の説明】
１０ 基準電圧発生部 ４０ 起動回路 ５０ 電源印加感知回路 ６０ 起動回路部 ＭＰ0、ＭＰ1、ＭＰＳ1、ＭＰＳ0〜ＭＰＳm-1、５１、
５２ ＰＭＯＳトランジスタ ＭＮ0、ＭＮ1、ＭＮＳ0、ＭＮＳ1〜ＭＮＳn-1、６１、
６２、６３ＮＭＯＳトランジスタ Ｒ1、Ｒ2 抵抗 ＶCC 電源 ＶSS 接地 Ｖref 基準電圧 Ｃ0、Ｃ、Ｃ1 キャパシタ Ｎ1 節点 Ｉ1 バイアス電流 Ｉ2 ミラー電流 ＳＵ 起動信号 ＩＮＶ0、ＩＮＶ1、ＩＮＶ2 インバータ ＶBB 基板電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョング−フーン パーク 大韓民国 キュングキ−ド アンヤング −シ ドンガン−ク クワンヤング−ド ン 1414−14 アリラング−サード ア パート 405 (72)発明者 ヨウング−ケウン チョイ 大韓民国 キュンギ−ド スーウォン− シ ジャンガン−グ ジュングジャ−ド ン ドング−スィン−アパート 209− 1409 (56)参考文献 特開 平３−8004（ＪＰ，Ａ) 特開 平２−214911（ＪＰ，Ａ) 特開 平５−297969（ＪＰ，Ａ) 特開 平６−59761（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】起動回路部と基準電圧発生部とを有し、上
    記基準電圧発生部は電源電圧を受け、基準電圧出力端子
    に一定の基準電圧を発生し、上記起動回路部は上記電源
    と上記基準電圧発生部の上記基準電圧出力端子との間に
    接続され、上記起動回路部はスイッチ手段と電圧降下手
    段とを有し、上記スイッチ手段は上記基準電圧を発生さ
    せるために上記電源の初期印加の際に発生されかつその
    後非活性化される起動信号を受け、上記電圧降下手段は
    上記スイッチ手段と直列に接続されたことを特徴とする
    起動回路を有する基準電圧発生回路。
  2. 【請求項２】前記起動回路部の電圧降下手段は、ゲート
    とソースとを接続したＭＯＳトランジスタを直列に多数
    接続して構成されたことを特徴とする請求項１に記載の
    起動回路を有する基準電圧発生回路。
  3. 【請求項３】前記多数接続されるトランジスタは、上記
    電源の初期印加の際発生されるパルスによっていずれも
    ターンオンされるよう個数を想定して構成されることを
    特徴とする請求項２に記載の起動回路を有する基準電圧
    発生回路。
  4. 【請求項４】上記電源の初期印加の際、上記起動信号と
    して発生されるパルスは、電源と接地との間に直列接続
    された抵抗とキャパシタおよびこれら二つの素子をつな
    ぐ接続点に接続されたインバージョン手段で構成された
    電源印加感知手段から出力されることを特徴とする請求
    項１に記載の起動回路を有する基準電圧発生回路。
  5. 【請求項５】前記起動回路部は、基準電圧発生部のミラ
    ー回路を構成する一対のＭＯＳトランジスタのゲートに
    同時に接続されるドレインおよび上記電源の初期印加の
    際発生されるパルスである起動信号を受けるゲートとソ
    ースを有するスイッチング手段としてＮＭＯＳトランジ
    スタと、前記ＮＭＯＳトランジスタのソースと接地との
    間にダイオードの形態に接続された複数個のＮＭＯＳト
    ランジスタとで構成されることを特徴とする請求項１に
    記載の起動回路を有する基準電圧発生回路。
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