JP2004350058A - 電源スイッチ回路 - Google Patents

Abstract

【課題】半導体集積回路中に構成された論理回路の動作時に論理回路の動作電圧を減少させて、論理回路の動作時の消費電力を削減することができる電源スイッチ回路を提供することを目的とする。
【解決手段】ゲート端子を有し、仮想地線（ＶＧＮＤ）と地線（ＧＮＤ）との間に接続されたスイッチトランジスタ（２０）と、論理回路（１０）の動作時に、スイッチトランジスタのゲート端子に制御入力を印加することによって、仮想地線の電位を所定レベル以上に上昇させないように制御する制御回路（３０）とを有することを特徴とする、電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、微細ＭＯＳトランジスタで構成された半導体集積回路に好適に用いられることができる電源スイッチ回路、特に半導体集積回路中の論理回路の動作時及び／または待機時に消費電力を削減することができる電源スイッチ回路に関する。
【０００２】
近年、半導体微細加工技術の進歩につれて、移動通信端末、パーソナルコンピュータ又はＰＤＡ等の携帯端末が普及しつつある。このような携帯端末では、必要な電力が電池によって供給されるので、携帯端末を長時間稼動するために、携帯端末に用いられる半導体集積回路の低消費電力化のための電源スイッチ回路が要望されている。
【０００３】
【従来の技術】
半導体集積回路における低消費電力化の有効な手段の一つは、半導体集積回路の低電圧化である。そのため、半導体集積回路を駆動する電源電圧を低く抑えることが考えられる（例えば１．０Ｖ以下）。例えば、ＭＯＳトランジスタを微細化し、電源電圧の低下に伴い、動作速度の低下を防ぐためにしきい値電圧を下げると、ＭＯＳトランジスタの待機時に漏れ電流が増加する。また、特にＭＯＳトランジスタのゲート・ソース間電圧がしきい値電圧以下となった領域での漏れ電流は、サブスレッショルド電流と呼ばれ、ゲート・ソース間電圧に指数関数的に比例して大きくなってしまう。特に、微細化されたＭＯＳトランジスタによる半導体集積回路の待機時の消費電力は、このサブスレッショルド電流により決定される。
【０００４】
そこで、電源電圧と仮想の電源電圧との間にスイッチング用ＭＯＳトランジスタを設け、待機時の半導体集積回路全体のサブスレッショルド電流を、待機時のスイッチング用ＭＯＳトランジスタのサブスレッショルド電流に制限して、全体の消費電力を低下させようとする試みが知られている（例えば、特許文献１参照）。
【０００５】
また、電源電圧と半導体集積回路との間に、ＭＯＳトランジスタによって構成された抵抗素子を設け、待機時では抵抗素子を通して半導体集積回路には小電流しか流れ込まないようにして、待機時の消費電力を低下させようとする試みが知られている（例えば、特許文献２参照）。
【０００６】
なお、このような従来の回路では、電源電圧と半導体集積回路との間に設けられるＭＯＳトランジスタのオン抵抗による電圧降下は問題であるとされ、なるべく小さい方が好ましいとされていた。
【０００７】
【特許文献１】
特開平５−２１０９７６号公報（第５頁、図１）
【特許文献２】
特開平５−３４７５５０号公報（第４頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の回路では、電源電圧と半導体集積回路との間に設けられるＭＯＳトランジスタを利用して、半導体集積回路の動作時においても消費電力を低下させようとする試みはなされていなかった。
【０００９】
そこで、本発明は、半導体集積回路中に構成された論理回路の動作時に論理回路の動作電圧を減少させて、論理回路の動作時の消費電力を削減することができる電源スイッチ回路を提供することを目的とする。
【００１０】
また、本発明は、半導体集積回路中に構成された論理回路の動作時に論理回路の動作電圧を減少させ、且つ論理回路の待機時に漏れ電流を減少させて、論理回路の動作時及び待機時の消費電力を削減することができる電源スイッチ回路を提供することを目的とする。
【００１１】
さらに、本発明は、半導体集積回路中に構成された論理回路の動作時に論理回路の動作電圧を減少させ、且つスイッチトランジスタを小型化することができる電源スイッチ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の形態によれば、ゲート端子を有し、仮想地線（ＶＧＮＤ）と地線（ＧＮＤ）との間に接続されたスイッチトランジスタと、論理回路の動作時に、スイッチトランジスタのゲート端子に制御入力を印加することによって、仮想地線の電位を所定レベル以上に上昇させないように制御する制御回路とを有することを特徴とする、電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、スイッチトランジスタのオン抵抗によって発生する電位差によってＶＧＮＤを上昇させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１３】
また、本発明の第２の形態によれば、ゲート端子を有し、電源線（ＶＤＤ）と仮想電源線（Ｖ−ＶＤＤ）との間に接続されたスイッチトランジスタと、論理回路の動作時に、スイッチトランジスタのゲート端子に制御入力を印加することによって、仮想電源線の電位を所定レベル以下に下降させないように制御する制御回路とを有することを特徴とする、仮想電源線と地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、スイッチトランジスタのオン抵抗によって発生する電位差によってＶ−ＶＤＤを下降させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１４】
また、本発明の第３の形態によれば、仮想地線と地線との間に接続された第１スイッチトランジスタと、電源線と仮想電源線との間に接続された第２スイッチトランジスタと、論理回路の動作時に、第１スイッチトランジスタのゲート端子に第１制御入力を印加することによって、仮想地線を所定レベル以上に上昇させないように制御する第１制御回路と、論理回路の動作時に、第２スイッチトランジスタのゲート端子に第２制御入力を印加することによって、仮想電源線を所定レベル以下に下降させないように制御する第２制御回路とを有することを特徴とする、仮想電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、第１及び第２スイッチトランジスタのオン抵抗によって発生する電位差によってＶＧＮＤを上昇させ且つＶ−ＶＤＤを下降させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１５】
また、本発明の第４の形態によれば、仮想地線と地線との間に接続された能力可変スイッチと、論理回路の動作時に、能力可変スイッチを制御することによって、仮想地線の電位を所定レベル以上に上昇させないようにする制御回路とを有することを特徴とする、電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、能力可変スイッチのオン抵抗によって発生する電位差によってＶＧＮＤを上昇させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１６】
また、本発明の第５の形態によれば、電源線と前記仮想電源線との間に接続された能力可変スイッチと、論理回路の動作時に、能力可変スイッチを制御して、仮想電源線の電位を所定レベル以下に下降させないようにする制御回路とを有することを特徴とする、仮想電源線と地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、能力可変スイッチのオン抵抗によって発生する電位差によってＶ−ＶＤＤを下降させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１７】
また、本発明の第６の形態によれば、仮想地線と地線との間に接続された第１能力可変スイッチと、電源線と前記仮想電源線との間に接続された第２能力可変スイッチと、論理回路の動作時に、第１能力可変スイッチを制御することによって、仮想地線を所定レベル以上に上昇させないようにする第１制御回路と、論理回路の動作時に、第２能力可変スイッチを制御することによって、仮想電源線を所定レベル以下に下降させないように制御する第２制御回路とを有することを特徴とする仮想電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路が提供される。論理回路の動作時に、第１及び第２能力可変スイッチのオン抵抗によって発生する電位差によってＶＧＮＤを上昇させ且つＶ−ＶＤＤを下降させ、論理回路の信号振幅を低減して、論理回路の消費電力を削減できるように構成した。
【００１８】
【発明の実施の形態】
以下、本発明に係る電源スイッチ回路を添付図面を参照して詳述する。
【００１９】
図１に、本発明の第１の実施例の概略を示す。図１において、論理回路１０は、ＭＩＳトランジスタ、特にＭＯＳトランジスタを用いて構成した論理回路であって、所定の入力信号から所定の出力信号を得られるように、複数のＰ型ＭＯＳトランジスタ１２及び複数のＮ型ＭＯＳトランジスタ１４等から構成されている。また、論理回路１０は、電源線（ＶＤＤ、例えば１．０Ｖ）と仮想地線（ＶＧＮＤ）の間に接続されている。
【００２０】
Ｎ型ＭＯＳスイッチトランジスタ２０は、そのドレインがＶＧＮＤに、ソースが地線（ＧＮＤ）に接続されるように、ＶＧＮＤとＧＮＤとの間に配置されている。また、スイッチトランジスタ２０のゲートには、ＶＧＮＤ制御回路３０からの制御入力が印加されるように構成されている。ＶＧＮＤ制御回路３０は、ＶＧＮＤの電圧を検出するための電圧センサ回路３２及び電圧センサ回路３２からの出力を増幅し制御入力を出力するための増幅回路３４等から構成されている。
【００２１】
図２に、図１に示す回路における信号波形の例を示す。図２（ａ）は、システムクロック２００を示している。論理回路１０には、システムクロック２００に同期して信号が入力される。
【００２２】
論理回路１０が動作すると、回路中のゲートが遷移を起こすが、回路中の伝播遅延の違いによって、システムクロック２００の１周期中のさまざまなタイミングで遷移によるグリッチ（ハザード）が発生する。また、システムクロック２００の１周期中に複数の遷移を行うゲートもある。図２（ｂ）は、このようにしてグリッジの包絡線２１０を示している。したがって、包絡線２１０は、論理回路１０の動作時に、ＶＤＤからＶＧＮＤへ流れる電流を示していることとなる。通常、論理回路１０は、システムクロック２００の１周期中の前半で多くのゲートが遷移を起こし、後半ではクリティカルパスを含む遅延の長いパスが遷移を起こすのみであることが多い。このため、ＶＧＮＤの上昇が回路性能に与える影響は小さい。
【００２３】
図２（ｃ）は、スイッチトランジスタ２０とＶＧＮＤ制御回路３０によって制御されたＶＧＮＤの波形２３０を示している。図２（ｃ）に示されるように、遷移するゲートの多い、システムクロック２００の１周期中の前半では、ＶＧＮＤを上昇させて論理回路１０内の信号振幅（Ｖ_Ｓ１）を低減させ、システムクロック２００の１周期中の後半では、ＶＧＮＤを下げて論理回路１０内の信号振幅（Ｖ_Ｓ２）を上昇するように制御している。
【００２４】
図３に、ＶＧＮＤとＰＤ積及びＶＧＮＤと遅延時間との関係をシミュレーションによって求めた結果を示す。図中、横軸にＶＧＮＤ（ピーク値）（Ｖ）をとり、縦軸にＰＤ積（μＷ・μｓ）及び遅延時間（ｎｓ）をとった。ＰＤ積は、電力遅延積を示し動作エネルギーに相当する値である。
【００２５】
図３において、３０１、３０２、３０３、３０４及び３０５は、それぞれＶＤＤが１．０Ｖ、０．９Ｖ、０．８Ｖ、０．７Ｖ及び０．６Ｖの時のＶＧＮＤとＰＤ積の関係を示している。また、３１１、３１２、３１３、３１４及び３１５は、それぞれＶＤＤが１．０Ｖ、０．９Ｖ、０．８Ｖ、０．７Ｖ及び０．６Ｖの時のＶＧＮＤと遅延時間との関係を示している。
【００２６】
図３から理解できるように、ＶＧＮＤを上昇させれば、ＰＤ積が小さくなる（消費電力が小さくなる）が、遅延時間が長くなる。なお、論理回路１０の回路動作を正常に動作させるためには、信号振幅がＶＤＤの２／３程度あれば良いので、ＶＧＮＤ（ピーク値）をＶＤＤの２０％〜３０％に抑えておけば、回路動作を正常に保つことができる。
【００２７】
図１に示す電源スイッチ回路では、図２（ｃ）に示すようにＶＧＮＤを制御することにより、遷移の多い（即ち、電力消費が多い）タイミングで、ＶＧＮＤを上昇させて信号振幅を低減し、論理回路１０全体の消費電力の削減を図っている。図３から理解されるように、ＶＧＮＤを上昇させると、消費電力は削減できるが、遅延時間が長くなってしまう。しかしながら、前述したように、通常、システムクロック２００の１周期中の前半で、遷移が多いので、このタイミングで遷移を行うゲートの動作時間が遅延してもまだ時間の余裕があって大きな問題とはならない。
【００２８】
逆に、論理回路１０のクリティカルパスを含む遷移の遅いパスは、システムクロック２００の１周期中の後半で遷移を起こすが、この時点ではＶＧＮＤはＧＮＤレベルまで低減しており、信号振幅は十分に取れるので、遅延時間を短くすることができる。
【００２９】
図１に示す電源スイッチ回路では、論理回路１０のゲートが遷移を起こすことによって流れる電流がスイッチトランジスタ２０を通過することによって、ＭＯＳトランジスタで構成されるスイッチトランジスタのオン抵抗成分によってＶＧＮＤが上昇する。したがって、スイッチトランジスタ２０には、オン抵抗の大きいものを使用するか、オン抵抗が大きくなるように制御することが必要である。即ち、従来の回路で、論理回路１０とＶＤＤ又はＧＮＤの間に設けられた待機時の漏れ電流等を抑えるためのスイッチトランジスタには、オン抵抗が小さいものが用いられたことと対照的である。
【００３０】
スイッチトランジスタ２０のオン抵抗は、スイッチトランジスタのゲート幅（Ｗｇ）と反比例する関係にあるので、オン抵抗を大きくすることができればゲート幅を小さくすることが可能となり、半導体集積回路上におけるスイッチトランジスタ２０のサイズを従来のスイッチトランジスタに比較して十分に小さくすることができる。
【００３１】
なお、前述したように、論理回路１０の動作を正常に維持するために、電圧センサ回路３２がＶＧＮＤの電位を検出し、それに応じてスイッチトランジスタ２０のゲートに制御入力を印加することによって、スイッチトランジスタ２０のオン抵抗又は電流容量を変化させ、ＶＧＮＤの電位が所定レベル以上に上昇しないように制御している。図１の例では、ＶＧＮＤ制御回路３０は、ＶＧＮＤの上昇を、ＶＤＤの２０％以内になるように制御している。
【００３２】
したがって、遷移の多いシステムクロック２００の１周期内の前半では、多くの電流がスイッチトランジスタ２０を流れるので、その結果ＶＧＮＤが上昇することとなる。論理回路内での遷移が収まり、スイッチトランジスタ２０を流れる電流が減少すれば、ＶＧＮＤはすみやかにＧＮＤレベルまで落ちることとなる。したがって、半導体集積回路内の他のブロックとの間にＶＧＮＤの電位を調整するためのレベルシフタ回路等を設ける必要はない。
【００３３】
図４に、図１に示す電源スイッチ回路を実際に構成した回路例を示す。図４において、図１と同様に、論理回路１０は、ＶＤＤとＶＧＮＤとの間に配置されており、Ｎ型ＭＯＳスイッチトランジスタ４０は、ドレインがＶＧＮＤに接続され、ソースがＧＮＤに接続されるように配置されている。Ｎ型ＭＯＳトランジスタ４２は、そのゲートがＶＧＮＤに接続され、ソースがＧＮＤに接続されている。カレントミラー回路４４は、ゲート同士が接続された２つのＰ型ＭＯＳトランジスタから構成されており、各トランジスタのドレインがＶＤＤに接続され、各トランジスタのゲートがＮ型ＭＯＳトランジスタ４２のドレインと接続されている。基準電流源４６は、３つのＮ型ＭＯＳトランジスタから構成され、各ゲートはＶＤＤと接続され、図中最上段のトランジスタのドレインはカレントミラー回路４２を構成する図中左側のトランジスタのソースと接続され、最下段のトランジスタのソースはＧＮＤと接続されている。また、カレントミラー回路４４と基準電流源４６との接続点４８とＮ型ＭＯＳトランジスタ４０のゲートが接続されている。
【００３４】
図４に示す回路例では、Ｎ型ＭＯＳトランジスタ４２がＶＧＮＤの電位を検出し、その出力がカレントミラー回路４４で増幅されて、基準電流源４６による基準と比較されて、Ｎ型ＭＯＳスイッチトランジスタ４０のゲートに制御入力として印加されるように構成されている。したがって、論理回路１０の動作時に、Ｎ型ＭＯＳスイッチトランジスタ４０のオン抵抗によってＶＧＮＤが上昇しても、Ｎ型ＭＯＳスイッチトランジスタ４０のゲートに印加される制御入力によって、ＶＧＮＤの電位が所定レベル以上に、上昇しないように制御されている。
【００３５】
図５に、本発明の第２の実施例の概要を示す。図５では、ＶＤＤと仮想電源線（Ｖ−ＶＤＤ）との間にＮ型ＭＯＳスイッチトランジスタ５０を配置し、Ｖ−ＶＤＤ制御回路６０によって、スイッチトランジスタ５０を制御するように構成した。Ｖ−ＶＤＤ制御回路６０は、論理回路１０の動作時に、Ｖ−ＶＤＤの電位を検出して制御入力をスイッチトランジスタ５０のゲートに印加し、スイッチトランジスタ５０のオン抵抗又は電流容量を変化させて、Ｖ−ＶＤＤの電位が所定レベル以下に降下しないように制御している。
【００３６】
図６に、図５に示す回路における信号波形の例を示す。図６（ａ）は、システムクロック６００を示している。論理回路１０には、通常システムクロック６００に同期して信号が入力される。図６（ｂ）に示す包絡線６１０は、論理回路１０が動作することによって、ＶＤＤからＶ−ＶＤＤへ流れる電流を示している。通常、論理回路１０は、システムクロック６００の１周期中の前半で多くのゲートが遷移を起こし、後半では遅延の長いパスが遷移を起こすのみであることが多い。
【００３７】
図６（ｃ）は、スイッチトランジスタ５０とＶ−ＶＤＤ制御回路６０によって、制御されたＶ−ＶＤＤの波形６２０を示している。図６（ｃ）に示されるように、遷移するゲートの多い、システムクロック６００の１周期中の前半では、Ｖ−ＶＤＤを下降させて論理回路１０内の信号振幅（Ｖ_Ｓ３）を低減させ、システムクロック６００の１周期中の後半では、Ｖ−ＶＤＤを上昇させて論理回路１０内の信号振幅（Ｖ_Ｓ４）を上昇するように制御している。
【００３８】
図６（ｃ）に示すようにＶ−ＶＤＤを制御することにより、遷移の多い（即ち、電力消費が多い）タイミングで、Ｖ−ＶＤＤを下降させて信号振幅を低減し、論理回路全体の消費電力の削減を図っている。図３から類推されるように、Ｖ−ＶＤＤを下降させると、消費電力が削減できるが、遅延時間が長くなってしまう。しかしながら、前述したように、通常、システムクロック６００の１周期中の前半に遷移が多いので、このタイミングで遷移を行うゲートの動作時間が遅延してもまだ時間の余裕があって大きな問題とはならない。
【００３９】
逆に、論理回路１０のクリティカルパスを含むパスでは、システムクロック６００の１周期中の後半で遷移を起こすこととなるが、この時点ではＶ−ＶＤＤはＶＤＤレベルまで上昇しており、信号振幅は十分に取れるので、遅延時間を短くすることができる。
【００４０】
なお、図５の例では、Ｖ−ＶＤＤ制御回路６０は、論理回路１０の正常な動作を維持するために、ＶＧＮＤ制御回路３０は、Ｖ−ＶＤＤの下降を、最大でもＶＤＤの２０％〜３０％以内になるように制御している。
【００４１】
図７に、本発明の第３の実施例の概要を示す。第３の実施例は、第１及び第２の実施例を組み合わせたものである。図７では、ＶＧＮＤとＧＮＤとの間に第１のＮ型ＭＯＳスイッチトランジスタ２０を接続し、ＶＧＮＤ制御回路３０がスイッチトランジスタ２０を制御するように構成し、さらにＶＤＤとＶ−ＶＤＤとの間に第２のＮ型ＭＯＳスイッチトランジスタ５０を設け、Ｖ−ＶＤＤ制御回路６０がスイッチトランジスタ５０を制御するように構成した。
【００４２】
ＶＧＮＤ制御回路３０は、論理回路１０の動作時に、ＶＧＮＤの電位を検出して制御入力をスイッチトランジスタ２０のゲートに印加し、スイッチトランジスタ２０のオン抵抗又は電流容量を変化させて、ＶＧＮＤが所定電位以下に降下しないように制御している。また、Ｖ−ＶＤＤ制御回路６０は、論理回路１０の動作時に、Ｖ−ＶＤＤの電位を検出して制御入力をスイッチトランジスタ５０のゲートに印加し、スイッチトランジスタ５０のオン抵抗又は電流容量を変化させて、Ｖ−ＶＤＤが所定電位以下に降下しないように制御している。
【００４３】
図８に、図７に示す回路における信号波形の例を示す。図８（ａ）は、システムクロック８００を示している。論理回路１０には、通常システムクロック８００に同期して信号が入力される。図８（ｂ）に示す包絡線８１０は、論理回路１０が動作することによって、論理回路１０内を流れる電流を示している。通常、論理回路１０は、システムクロック８００の１周期中の前半で多くのゲートが遷移を起こし、後半では遅延の長いパスが遷移を起こすのみであることが多い。
【００４４】
図８（ｃ）は、スイッチトランジスタ２０とＶＧＮＤ制御回路３０によって制御されたＶＧＮＤの波形８２０、及びスイッチトランジスタ５０とＶ−ＶＤＤ制御回路６０によって制御されたＶ−ＶＤＤの波形８３０を示している。図８（ｃ）に示されるように、遷移するゲートの多い、システムスロック８００の１周期中の前半では、ＶＧＮＤを上昇且つＶ−ＶＤＤを下降させて論理回路１０内の信号振幅（Ｖ_Ｓ５）を低減させ、システムクロック８００の１周期中の後半では、ＶＧＮＤを下降且つＶ−ＶＤＤを上昇させて論理回路１０内の信号振幅（Ｖ_Ｓ６）を上昇するように制御している。
【００４５】
図８（ｃ）に示すようにＶＧＮＤ及びＶ−ＶＤＤを制御することにより、遷移の多い（即ち、電力消費が多い）タイミングで、ＶＧＮＤを上昇且つＶ−ＶＤＤを下降させて信号振幅を低減し、論理回路全体の消費電力の削減を図っている。図３から類推されるように、ＶＧＮＤを上昇且つＶ−ＶＤＤを下降させると、消費電力が削減できるが、遅延時間が長くなってしまう。しかしながら、前述したように、通常、システムクロック１０００の１周期中の前半に遷移が多いので、このタイミングで遷移を行うゲートの動作時間が遅延してもまだ時間の余裕があって大きな問題とはならない。
【００４６】
逆に、論理回路１０のクリティカルパスを含むパスは、システムクロック１０００の１周期中の後半で遷移を起こすこととなるが、この時点ではＶＧＮＤはＧＮＤレベルまで下降し、且つＶ−ＶＤＤはＶＤＤレベルまで上昇しており、信号振幅は十分に取れるので、遅延時間を短くすることができる。
【００４７】
なお、ＶＧＮＤ制御回路２０及びＶ−ＶＤＤ制御回路６０は、論理回路１０の正常な動作を維持するために、信号振幅の低減を最大でもＶＤＤ−ＧＮＤ間の２０％〜３０％以内になるように制御している。
【００４８】
図９に、本発明の第４の実施例の概要を示す。図９の例では、図１におけるＭＯＳスイッチトランジスタ２０の代わりに、能力可変スイッチ７０を取り付けたものである。能力可変スイッチ７０は、例えば、同じゲート長を有する第１のＭＯＳスイッチトランジスタ７２及び第２のＭＯＳスイッチトランジスタ７４を並列に配置し、コントロール信号Ｃ_１及びＣ_２によって各トランジスタ７２及び７４のオン／オフが制御されるように構成されている。
【００４９】
図１に示す電源スイッチ回路では、ＶＧＮＤ制御回路３０がＶＧＮＤの電位を検出して、ＶＧＮＤが所定レベル以上に上昇しないように制御した。これに対して、図９の例では、ＶＧＮＤの電位が所定レベル以上に上昇しないように、能力可変スイッチ７０を構成する複数のトランジスタをコントロール信号Ｃ_１及びＣ_２によって切替えるように制御するものである。例えば、当初第１のＭＯＳスイッチトランジスタ７２のみをオンさせていたのを、所定のタイミングで第１及び第２のＭＯＳスイッチトランジスタ７２及び７４を両方オンさせるように切替えて、ＶＧＮＤの電位の上昇を抑えるように制御するものである。この場合、当初第１のＭＯＳスイッチトランジスタ７２のみのオン抵抗であったものが、切替えによって第１及び第２のＭＯＳスイッチトランジスタ７２及び７４の合成オン抵抗となって、抵抗値が下がることによって、ＶＧＮＤの上昇が抑えられる。
【００５０】
なお、図９の例では、能力可変トランジスタ７０を並列に接続した２つのＭＯＳトランジスタ７２及び７４で構成したが、能力可変トランジスタ７０を構成するトランジスタは２個には限定されず、３個以上の任意の数であって良い。また、図９の例では、能力可変トランジスタ７０を同じゲート長を有するトランジスタで構成したが、異なるゲート長を有する複数のトランジスタを任意に組み合わせても良い。
【００５１】
さらに、図９の例では、図１に示す第１の実施例のように、能力可変トランジスタ７０をＶＧＮＤとＧＮＤとの間に配置したが、図５に示す第２の実施例のように、能力可変トランジスタ７０をＶＤＤとＶ−ＶＤＤとの間に配置するようにしても良い。また、図７に示す第３の実施例のように、能力可変トランジスタ７０をＶＧＮＤとＧＮＤとの間及びＶＤＤとＶ−ＶＤＤとの間の両方に配置するようにしても良い。
【００５２】
図１０に、前述した論理回路１０の動作時における消費電力の削減とともに、論理回路１０の待機時における漏れ電流による消費電力をも削減することを目的とする変形例を示す。
【００５３】
図１０の例では、図１に示す第１の実施例における１つのスイッチトランジスタ２０の代わりに、２つのＮ型ＭＯＳスイッチトランジスタ２１及び２２をＶＧＮＤとＧＮＤとの間に直列に配置し、ＶＧＮＤ制御回路３０からの制御入力によって同時に制御するように構成した。
【００５４】
論理回路１０の動作時には、ＶＧＮＤ制御回路３０は、図１の場合と同様に、スイッチトランジスタ２１及び２２のゲートに制御入力を印加することによって、スイッチトランジスタ２１及び２２のオン抵抗又は電流容量を変化させ、ＶＧＮＤの電位が所定レベル以上に上昇しないように制御している。
【００５５】
また、論理回路１０の待機時には、ＶＧＮＤ制御回路３０は、スイッチトランジスタ２１及び２２の制御入力をオフにして２つのスイッチトランジスタをオフ状態に維持する。図１０の例では、スイッチトランジスタ２段にすることによって、微細化されたＭＯＳトランジスタにおける、オフ時の微細化によるサブスレッショルド電流等の漏れ電流をより制限できる。
【００５６】
例えば、同じサイズのスイッチトランジスタを２個直列に接続した場合、オン抵抗は２倍になるが、オフ状態の抵抗は２倍以上（実際には１ケタ以上）に増大する。これは、２つのスイッチトランジスタを直列に接続したことにより、各トランジスタのオフ状態において、各トランジスタのドレイン・ソース間に印加される電圧を１／２に低下することによって、ショートチャネル効果によるドレイン誘起障壁低下（ＤＩＢＬ：Ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）の影響を緩和することができることによる。
【００５７】
ドレイン誘起障壁低下とは、短チャネル（ゲート長が約１μｍ以下）のＮ型ＭＯＳＦＥＴによるスイッチトランジスタがオフ時には、ゲート下のｐ型領域に生じるポテンシャル障壁によって電子がドレインに流れ込むのを防いでいるが、このポテンシャル障壁がトランジスタのドレイン・ソース間に印加される電界によって低くなり、しきい値電圧は低下する現象を言う。
【００５８】
図１において、スイッチトランジスタ２０のオフ状態の時に、スイッチトランジスタ２０のドレイン・ソース間に印加されている電圧をＶｄｄとすると、図１０において、スイッチトランジスタ２１と２２との中間ノードＸにおける中間電位は１／２Ｖｄｄとなる。したがって、短チャネルのＮ型ＭＯＳＦＥＴによるトランジスタ２１及び２２では、ドレイン・ソース間の電界が１／２に低下することによってドレイン誘起障壁低下が緩和され、しきい値電圧が高くなり、トランジスタ２１及び２２を合わせたオフ時の抵抗は単に２倍になるのではなく、それ以上になる。即ち、図１に示すスイッチトランジスタが１つの場合に比べて、サブスレッショルド電流を格段に減少させることができる。
【００５９】
また、スイッチトランジスタ２１及び２２には、論理回路１０を構成するロジックトランジスタよりも、ゲート長（Ｌｇ）の大きな（１０％程度）トランジスタを用いることが好ましい。ショートチャネル効果が減少し、漏れ電流をより確実に制限することができるからである。
【００６０】
なお、図１０に示したスイッチトランジスタを２段にして、論理回路１０の待機時の漏れ電流を制限する構成は、図１に示す第１の実施例だけでなく、図５に示した第２の実施例、図７に示した第３の実施例、及び図９に示した第４の実施例にも適用することができる。
【００６１】
図１１に、前述した論理回路１０の動作時における消費電力の削減とともに、論理回路１０の待機時における漏れ電流による消費電力をも削減することを目的とする他の変形例を示す。
【００６２】
図１１の例では、図１に示す第１の実施例における１つのスイッチトランジスタ２０に加えて、スイッチトランジスタ２０と直列にスリープ用のトランジスタ２３を配置し、論理回路１０の待機時には、スリープ信号をスリープ用のトランジスタ２３のゲートに印加して、スリープ用のトランジスタ２３をオフ状態に維持するように構成した。図１１の例では、スイッチトランジスタ２０及びスリープ用のトランジスタ２３の２段構成によって、微細化されたＭＯＳにおける、オフ時の微細化によるサブスレッショルド電流等の漏れ電流をより制限できる。
【００６３】
なお、図１１の例でも、図１０の例と同様に２つのスイッチトランジスタ２０及び２３の中間電位Ｘを低下することができるので、ドレイン誘導障壁低下の影響を緩和することができる。したがって、この場合も、図１に示すスイッチトランジスタが１つの場合に比べて、サブスレッショルド電流を格段に減少させることができる。
【００６４】
また、図１１に示したスイッチトランジスタ２０及びスリープ用のトランジスタ２３の２段構成によって、論理回路１０の待機時の漏れ電流を制限する構成は、図１に示す第１の実施例だけでなく、図５に示した第２の実施例、図７に示した第３の実施例、及び図９に示した第４の実施例にも適用することができる。
【００６５】
図１２に、前述した論理回路の動作時における消費電力の削減とともに、スイッチトランジスタを小型化することを目的とする更に他の変形例を示す。
【００６６】
図１２の例では、図１に示す第１の実施例において、さらに基板制御回路８０を付加したものである。図１２の例では、図１と同様に、Ｎ型ＭＯＳスイッチトランジスタ２０のドレインをＶＧＮＤに接続し、Ｎ型ＭＯＳスイッチトランジスタ２０のソースをＧＮＤに接続した。また、ＶＧＮＤ制御回路３０は、ＶＧＮＤの電位を検出してスイッチトランジスタ２０のゲートに制御入力を印加し、スイッチトランジスタ２０のオン抵抗又は電流容量を変化させて、ＶＧＮＤが所定の電位以上に上昇しないように制御している。図１２の例では、さらに、基板制御回路８０を設け、ＶＧＮＤ制御回路３０からスイッチトランジスタ２０への制御入力を用いて論理回路１０の動作状態を判断し、論理回路１０の動作時にスイッチトランジスタ２０の基板に順方向バイアス（図１２に８２として示す）を印加するように構成している。
【００６７】
スイッチトランジスタ２０の基板に順方向バイアス８２を印加すると、スイッチトランジスタ２０のしきい値が下がって、オン抵抗が減少し、より大きな電流（図１２に８４として示す）が流れるようになる。これは、スイッチトランジスタ２０の基板に順方向バイアス８２を印加すると、例えばスイッチトランジスタ２０のソース・ドレイン間に発生する寄生バイポーラトランジスタがオンし、スイッチトランジスタ２０のスイッチとしての抵抗値を下げる効果があるからである。
【００６８】
通常、オン時の抵抗値を下げるには、半導体集積回路中において、よりゲート幅（Ｗｇ）の大きいトランジスタを作成する必要があった。これに対して、スイッチトランジスタ２０の基板に順方向バイアス８２を印加することによって、オン時の抵抗値を下げることができるので、同じ機能を有しながら、基板に順方向バイアスを印加しない場合に比べてよりゲート幅の小さい（動作電圧が１．０Ｖの場合で約２０％〜４０％程度）スイッチトランジスタを用いることが可能となる。さらに、ゲート幅の小さいスイッチトランジスタを用いることができれば、スイッチトランジスタのオフ時の漏れ電流はゲート幅に比例するので、論理回路１０が待機時の漏れ電流をより制限することができる。なお、ゲート幅（Ｗｇ）は、ゲート電圧におけるドレイン・ソース間方向の長さ（ゲート長：Ｌｇ）に対して直行する方向の長さをいう。
【００６９】
なお、図１２に示した基板制御回路８０を設けて、よりスイッチトランジスタを小型化且つ論理回路１０の待機時の漏れ電流を制限する構成は、図１に示す第１の実施例だけでなく、図５に示した第２の実施例及び図７に示した第３の実施例にも適用することができる。また、図１２に示した基板制御回路８０を設けて、よりスイッチトランジスタを小型化且つ論理回路１０の待機時の漏れ電流を制限する構成は、図９に示した第４の実施例における能力可変トランジスタにも適用することができる。
【００７０】
【発明の効果】
このように、本発明に従った電源スイッチ回路によれば、論理回路の動作時に信号振幅を低減させることによって、消費電力を削減することが可能となった。
【００７１】
また、本発明に従った電源スイッチ回路によれば、論理回路の待機時に、漏れ電流を制限することによって、消費電力を削減することが可能となった。
【００７２】
さらに、本発明に従った電源スイッチ回路によれば、トランジスタの基板電位を制御することによって、よりトランジスタを小型化且つ論理回路の待機時の漏れ電流を制限することが可能となった。
【図面の簡単な説明】
【図１】本発明に係る電源スイッチ回路の第１の実施例の概略を示す図である。
【図２】（ａ）はシステムクロックを示し、（ｂ）は図１における論理回路全体を流れる電流を示し、（ｃ）は図１におけるＶＧＮＤの波形例を示す図である。
【図３】ＶＧＮＤとＰＤ積及びＶＧＮＤと遅延時間との関係を示すグラフである。
【図４】図１に示す第１の実施例における回路例を示す図である。
【図５】本発明に係る電源スイッチ回路の第２の実施例の概略を示す図である。
【図６】（ａ）はシステムクロックを示し、（ｂ）は図５における論理回路全体を流れる電流を示し、（ｃ）は図５におけるＶ−ＶＤＤの波形例を示す図である。
【図７】本発明に係る電源スイッチ回路の第３の実施例態の概略を示す図である。
【図８】（ａ）はシステムクロックを示し、（ｂ）は図７における論理回路全体を流れる電流を示し、（ｃ）は図７におけるＶＧＮＤ及びＶ−ＶＤＤの波形例を示す図である。
【図９】本発明に係る電源スイッチ回路の第４の実施例の概略を示す図である。
【図１０】図１に示す電源スイッチ回路の変形例を示す図である。
【図１１】図１に示す電源スイッチ回路の他の変形例を示す図である。
【図１２】図１に示す電源スイッチ回路の更に他の変形例を示す図である。
【符号の説明】
１０…論理回路
２０、２１、２２、５０、…スイッチトランジスタ
３０…ＶＧＮＤ制御回路
６０…ＶＶＤＤ制御回路
７０…可変能力スイッチ回路
８０…基板制御回路

Claims (46)

1. 電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
   ゲート端子を有し、前記仮想地線と地線との間に接続されたスイッチトランジスタと、
   論理回路の動作時に、前記スイッチトランジスタの前記ゲート端子に制御入力を印加することによって、前記仮想地線の電位を所定レベル以上に上昇させないように制御する制御回路とを有することを特徴とする電源スイッチ回路。
2. 前記スイッチトランジスタは、論理回路の動作時に前記スイッチトランジスタを流れる電流によって発生する電位差によって前記仮想地線の電位を上昇させる請求項１に記載の電源スイッチ回路。
3. 前記制御回路は、前記制御入力によって、前記スイッチトランジスタのオン抵抗又は電流容量を変化させて前記仮想地線の電位を所定レベル以上に上昇させないように制御する請求項１に記載の電源スイッチ回路。
4. 前記スイッチトランジスタは、複数のトランジスタから構成されている請求項１に記載の電源スイッチ回路。
5. 前記複数のトランジスタの全てのゲート端子に、前記制御入力が印加される請求項４に記載の電源スイッチ回路。
6. 前記複数のトランジスタの一部のトランジスタのゲート端子に前記制御入力が印加される請求項４に記載の電源スイッチ回路。
7. 前記複数のトランジスタの他のトランジスタのゲート端子には、論理回路の待機時に前記他のトランジスタをオフさせるためのスリープ信号が入力される請求項６に記載の電源スイッチ回路。
8. さらに前記スイッチトランジスタのオン時に、前記スイッチトランジスタの基板に順方向のバイアスを印加する基板制御回路を有する請求項１に記載の電源スイッチ回路。
9. 仮想電源線と地線との間に構成された論理回路に接続された電源スイッチ回路であって、
   電源線と前記仮想電源線との間に接続されたスイッチトランジスタと、
   論理回路の動作時に、前記スイッチトランジスタのゲート端子に制御入力を印加することによって、前記仮想電源線の電位を所定レベル以下に下降させないように制御する制御回路とを有することを特徴とする電源スイッチ回路。
10. 前記スイッチトランジスタは、論理回路の動作時に前記スイッチトランジスタを流れる電流によって発生する電位差によって前記仮想電源線の電位を下降させる請求項９に記載の電源スイッチ回路。
11. 前記制御回路は、前記制御入力によって、前記スイッチトランジスタのオン抵抗又は電流容量を変化させて前記仮想電源線の電位を所定レベル以下に下降しないように制御する請求項９に記載の電源スイッチ回路。
12. 前記スイッチトランジスタは、複数のトランジスタから構成されている請求項９に記載の電源スイッチ回路。
13. 前記複数のトランジスタの全てのゲート端子に、前記制御入力が印加される請求項１２に記載の電源スイッチ回路。
14. 前記複数のトランジスタの一部のトランジスタのゲート端子に前記制御入力が印加される請求項１２に記載の電源スイッチ回路。
15. 前記複数のトランジスタの他のトランジスタのゲート端子には、論理回路の待機時に前記他のトランジスタをオフさせるためのスリープ信号が入力される請求項１４に記載の電源スイッチ回路。
16. さらに前記スイッチトランジスタのオン時に、前記スイッチトランジスタの基板に順方向のバイアスを印加する基板制御回路を有する請求項９に記載の電源スイッチ回路。
17. 仮想電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    前記仮想地線と地線との間に接続された第１スイッチトランジスタと、
    電源線と前記仮想電源線との間に接続された第２スイッチトランジスタと、
    論理回路の動作時に、前記第１スイッチトランジスタのゲート端子に第１制御入力を印加することによって、前記仮想地線の電位を所定レベル以上に上昇させないように制御する第１制御回路と、
    論理回路の動作時に、前記第２スイッチトランジスタのゲート端子に第２制御入力を印加することによって、前記仮想電源線の電位を所定レベル以下に下降させないように制御する第２制御回路とを有することを特徴とする電源スイッチ回路。
18. 前記第１スイッチトランジスタは、論理回路の動作時に前記第１スイッチトランジスタを流れる電流によって発生する電位差によって前記仮想地線の電位を上昇させ、前記第２スイッチトランジスタは、論理回路の動作時に前記第２スイッチトランジスタを流れる電流によって発生する電位差によって前記仮想電源線の電位を下降させる請求項１７に記載の電源スイッチ回路。
19. 前記第１制御回路は、前記第１制御入力によって、前記第１スイッチトランジスタのオン抵抗又は電流容量を変化させて前記仮想地線の電位を所定レベル以上に上昇させないように制御し、前記第２制御回路は、前記第２制御入力によって、前記第２スイッチトランジスタのオン抵抗又は電流容量を変化させて前記仮想電源線の電位を所定レベル以下に下降させないように制御する請求項１７に記載の電源スイッチ回路。
20. 前記第１又は第２スイッチトランジスタは、複数のトランジスタから構成されている請求項１７に記載の電源スイッチ回路。
21. 前記複数のトランジスタの全てのゲート端子に、前記第１、又は第２制御入力が印加される請求項２０に記載の電源スイッチ回路。
22. 前記複数のトランジスタの一部のトランジスタのゲート端子に前記第１又は第２制御入力が印加される請求項２０に記載の電源スイッチ回路。
23. 前記複数のトランジスタの他のトランジスタのゲート端子には、論理回路の待機時に前記他のトランジスタをオフさせるためのスリープ信号が入力される請求項２２に記載の電源スイッチ回路。
24. さらに前記第１又は第２スイッチトランジスタのオン時に、前記第１又は第２スイッチトランジスタの基板に順方向のバイアスを印加する基板制御回路を有する請求項１７に記載の電源スイッチ回路。
25. 電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    前記仮想地線と地線との間に接続された能力可変スイッチと、
    論理回路の動作時に、前記能力可変スイッチを制御することによって、前記仮想地線の電位を所定レベル以上に上昇させないようにする制御回路とを有することを特徴とする電源スイッチ回路。
26. 前記能力可変スイッチは、論理回路の動作時に前記能力可変スイッチを流れる電流によって発生する電位差によって前記仮想地線の電位を上昇させる請求項２５に記載の電源スイッチ回路。
27. 前記能力可変スイッチは並列に接続された複数のトランジスタから構成され、前記制御回路は、前記複数のトランジスタを切替えて前記仮想地線の電位を所定レベル以上に上昇させないように制御する請求項２５に記載の電源スイッチ回路。
28. 前記複数のトランジスタは、異なるゲート長を有する請求項２６に記載の電源スイッチ回路。
29. さらに、前記仮想地線と前記地線との間に前記能力可変スイッチと直列に接続されているリーク防止用トランジスタを有する請求項２５に記載の電源スイッチ回路。
30. さらに、前記能力可変スイッチのオン時に、前記能力可変スイッチの基板に順方向のバイアスを印加する基板制御回路を有する請求項２９に記載の電源スイッチ回路。
31. 仮想電源線と地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    電源線と前記仮想電源線との間に接続された能力可変スイッチと、
    論理回路の動作時に、前記能力可変スイッチを制御して、前記仮想電源線の電位を所定レベル以下に下降させないようにする制御回路とを有することを特徴とする電源スイッチ回路。
32. 前記能力可変スイッチは、論理回路の動作時に前記能力可変スイッチを流れる電流によって発生する電位差によって前記仮想電源線の電位を下降させる請求項３１に記載の電源スイッチ回路。
33. 前記能力可変スイッチは並列に接続された複数のトランジスタから構成され、前記制御回路は、前記複数のトランジスタを切替えて前記仮想電源線の電位を所定レベル以下に下降させないように制御する請求項３１に記載の電源スイッチ回路。
34. 前記複数のトランジスタは、異なるゲート長を有する請求項３３に記載の電源スイッチ回路。
35. さらに、前記電源線と前記仮想電源線との間に前記能力可変スイッチと直列に接続されているリーク防止用トランジスタを有する請求項３１に記載の電源スイッチ回路。
36. さらに、前記能力可変スイッチのオン時に、前記能力可変スイッチの基板に順方向のバイアスを印加する基板制御回路を有する請求項３１に記載の電源スイッチ回路。
37. 仮想電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    前記仮想地線と地線との間に接続された第１能力可変スイッチと、
    電源線と前記仮想電源線との間に接続された第２能力可変スイッチと、
    論理回路の動作時に、前記第１能力可変スイッチを制御することによって、前記仮想地線を所定レベル以上に上昇させないようにする第１制御回路と、
    論理回路の動作時に、前記第２能力可変スイッチを制御することによって、前記仮想電源線を所定レベル以下に下降させないように制御する第２制御回路とを有することを特徴とする電源スイッチ回路。
38. 前記第１能力可変スイッチは、論理回路の動作時に前記第１能力可変スイッチを流れる電流によって発生する電位差によって前記仮想地線の電位を上昇させ、前記第２能力可変スイッチは、論理回路の動作時に前記第２能力可変スイッチを流れる電流によって発生する電位差によって前記仮想電源線の電位を下降させる請求項３７に記載の電源スイッチ回路。
39. 前記第１及び第２能力可変スイッチは並列に接続された複数のトランジスタから構成され、前記第１制御回路は前記複数のトランジスタを切替えて前記仮想地線の電位を所定レベル以上に上昇させないように制御し、前記第２制御回路は前記複数のトランジスタを切替えて前記仮想電源線を所定レベル以下に下降させないように制御する請求項３７に記載の電源スイッチ回路。
40. 前記複数のトランジスタは、異なるゲート長を有する請求項３９に記載の電源スイッチ回路。
41. さらに、前記仮想地線と前記地線との間に前記第１能力可変スイッチと直列に接続されている第１リーク防止用トランジスタを有する請求項３７に記載の電源スイッチ回路。
42. さらに、前記電源線と前記仮想電源線との間に前記第２能力可変スイッチと直列に接続されている第２リーク防止用トランジスタを有する請求項３７に記載の電源スイッチ回路。
43. さらに、前記第１又は第２能力可変スイッチのオン時に、前記第１又は第２能力可変スイッチの基板に順方向のバイアスを印加する基板制御回路を有する請求項３７に記載の電源スイッチ回路。
44. 電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    ゲート端子を有し、前記仮想地線と地線との間に直列に接続された複数のスイッチトランジスタとを有し、
    論理回路の待機時に、前記複数のスイッチトランジスタをオフさせることによって、前記論理回路から前記地線へ流れる漏れ電流を防止するようにしたことを特徴とする電源スイッチ回路。
45. 仮想電源線と地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    電源線と前記仮想電源線との間に直列に接続された複数のスイッチトランジスタとを有し、
    前記論理回路の待機時に、前記複数のスイッチトランジスタをオフさせることによって、前記電源線から前記論理回路へ流れる漏れ電流を防止するようにしたことを特徴とする電源スイッチ回路。
46. 仮想電源線と仮想地線との間に構成された論理回路に接続された電源スイッチ回路であって、
    前記仮想地線と地線との間に直列に接続された第１の複数のスイッチトランジスタと、
    電源線と前記仮想電源線との間に直列に接続された第２の複数のスイッチトランジスタと、
    前記論理回路の待機時に、前記第１及び第２の複数のスイッチトランジスタをオフさせることによって、前記電源線から前記論理回路へ且つ前記論理回路から前記地線へ流れる漏れ電流を防止するようにしたことを特徴とする電源スイッチ回路。

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