KR20230022345A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 셀프-리프레쉬(self-refresh) 동작을 수행하는 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 딥-슬립 모드 진입 커맨드를 수신하는 단계, 딥-슬립 모드 진입 커맨드에 응답하여, 메모리 장치의 내부 전압의 크기를 제1 전압에서 제1 전압보다 작은 제2 전압으로 변경하는 단계, 및 메모리 컨트롤러의 제어에 따라 셀프-리프레쉬 모드로 진입하는 단계를 포함한다. 셀프-리프레쉬 모드 동안, 내부 전압은 제2 전압으로 유지될 수 있다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치, 및 플래시 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), ReRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비휘발성 메모리 장치로 구분된다.
이 중 DRAM(Dynamic Random Access Memory)은 메모리 셀에 충전되는 전하의 형태로 데이터를 저장한다. 그러나 DRAM의 메모리 셀에 충전된 전하는 시간의 경과에 따라 누설될 수 있다. 따라서, DRAM은 메모리 셀에 충전된 전하 또는 저장된 데이터를 유지하기 위해, 전하를 재충전하는 리프레쉬(refresh) 동작이 수행되어야 한다. 특히 외부의 명령 없이 DRAM의 자체적인 카운터에 의해 수행되는 리프레쉬 동작을 셀프 리프레쉬(self-refresh)라고 한다.
본 개시의 목적은 셀프 리프레쉬 동작 중 소모되는 전력을 감소시키는 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 개시의 일 실시 예에 따른 셀프-리프레쉬(self-refresh) 동작을 수행하는 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 딥-슬립 모드 진입 커맨드를 수신하는 단계, 상기 딥-슬립 모드 진입 커맨드에 응답하여, 상기 메모리 장치의 내부 전압의 크기를 제1 전압에서 상기 제1 전압보다 작은 제2 전압으로 변경하는 단계, 및 상기 메모리 컨트롤러의 제어에 따라 셀프-리프레쉬 모드로 진입하는 단계를 포함하고, 상기 셀프-리프레쉬 모드 동안, 상기 내부 전압은 상기 제2 전압으로 유지될 수 있다.
본 개시의 일 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 외부 장치로부터 수신된 딥-슬립 모드 진입 커맨드에 응답하여, 전압 감소 요청 신호를 활성화하도록 구성된 제어 로직 회로, 상기 활성화된 전압 감소 요청 신호에 응답하여, 내부 전압을 제1 전압으로부터 상기 제1 전압 보다 작은 제2 전압을 변경하도록 구성된 전력 공급 회로, 및 상기 제2 전압의 상기 내부 전압을 기반으로 상기 메모리 셀들에 대한 셀프 리프레쉬 동작을 제어하는 셀프-리프레쉬 로직 회로를 포함할 수 있다.
본 개시에 따르면, 셀프 리프레쉬 동작 중 소모되는 전력이 감소된 메모리 장치 및 그것의 동작 방법이 제공된다. 따라서, 전력 소모 및 발열이 감소된 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 개시의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 회로도이다.
도 4는 도 2의 메모리 장치의 각 동작에 따른 상태도(state diagram)를 보여준다.
도 5는 도 2의 메모리 장치의 동작 방법을 보여주는 흐름도이다.
도 6은 도 2의 전력 공급 회로를 예시적으로 보여주는 회로도이다.
도 7은 도 2의 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 2의 메모리 장치의 다른 실시 예에 따른 동작 방법을 보여주는 흐름도이다.
도 9는 도 8을 참조하여 설명된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 2의 메모리 장치의 다른 실시 예에 따른 동작 방법을 보여주는 흐름도이다.
도 11는 도 10을 참조하여 설명된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시를 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다. 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 개시의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 개시의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다.
이하의 도면들 또는 상세한 설명에서의 구성들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 본문에서 사용된 용어들은 본 개시의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 발명의 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
상세한 설명에서 사용되는 회로(circuit) 또는 블록(block) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 어플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(Micro Electro Mechanical System; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11, memory controller) 및 메모리 장치(100, memory device)를 포함할 수 있다.
이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM; Dynamic Random Access Memory)이고, 메모리 컨트롤러(11) 및 메모리 장치(100)는 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), ReRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory) 등과 같은 다양한 메모리 장치들 중 어느 하나일 수 있으며, 메모리 컨트롤러(11) 및 메모리 장치(100)는 LPDDR(Low Power Double Data Rate), USB(Universal Serial Bus), MMC(Multimedia Card), PCI(Peripheral Component Interconnect), PCI-e(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface) 등과 같은 다양한 인터페이스들 중 어느 하나를 기반으로 통신할 수 있다.
메모리 컨트롤러(11)는 메모리 장치(100)에 데이터(DATA)를 저장하거나, 메모리 장치(100)에 저장된 데이터(DATA)를 독출할 수 있다. 메모리 컨트롤러(11)는 메모리 장치(100)에 대해 읽기(Read), 쓰기(Write) 또는 관리를 위하여, 메모리 장치(100)로 다양한 커맨드/어드레스(CA)를 송신할 수 있다.
일 실시 예에서, 커맨드/어드레스(CA)는 커맨드(CMD; command) 및 어드레스(ADDR; address) 정보를 포함할 수 있다. 커맨드(CMD)는 셀프-리프레쉬 모드 진입 커맨드(SRE), 셀프-리프레쉬 모드 종료 커맨드(SRX), 파워-다운 모드 진입 커맨드(PDE), 파워-다운 모드 종료 커맨드(PDX), 딥-슬립 모드 진입 커맨드(DSM) 등을 포함할 수 있고, 어드레스는 행 어드레스(RA), 열 어드레스(CA), 뱅크 어드레스(BA)등을 포함할 수 있다. 그러나, 본 개시의 범위는 이에 한정되지 않고, 커맨드/어드레스(CA)가 다른 다양한 형태의 커맨드(CMD) 및 어드레스(ADDR)를 포함하도록 구현될 수 있다.
본 개시의 일부 실시 예들에서, 커맨드/어드레스(CA)가 포함하는 커맨드(CMD) 및 어드레스(ADDR) 정보는 다양한 신호들의 조합으로 결정될 수 있다. 다양한 신호들은 칩 선택 신호(CS), 커맨드/어드레스 인풋 신호들(CA0~CA6), 클럭 신호들(CK_t, CK_c)과 같이 메모리 컨트롤러(11)로부터 제공되는 신호들을 포함할 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고 더 다양한 신호들의 입력에 의해 정해지는 커맨드 또는 어드레스를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(11)의 제어에 따라, 메모리 컨트롤러(11)로부터 제공된 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(11)로 제공할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(11)로부터 제공된 커맨드/어드레스(CA)에 응답하여 제어될 수 있다. 예를 들어, 메모리 장치(100)는 셀프-리프레쉬 모드 진입 커맨드(SRE)에 응답하여 유휴 상태(IDLE)에서 셀프-리프레쉬 모드에 진입할 수 있고, 셀프-리프레쉬 모드 종료 커맨드(SRX)에 응답하여 셀프-리프레쉬 모드에서 유휴 상태(IDLE)로 진입할 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않으며, 메모리 장치(100)는 다른 커맨드들에 의해 다양하게 제어될 수 있다. 메모리 장치(100)가 다양한 커맨드에 의해 제어되는 예시들은 이하의 도 4를 참조하여 상세하게 설명된다.
일 실시 예에서, 메모리 장치(100)는 셀프-리프레쉬 로직 회로(160, SR logic circuit)를 포함할 수 있다. 셀프-리프레쉬 로직 회로(160)는 메모리 컨트롤러(11)로부터 제공된 커맨드/어드레스(CA)에 응답하여, 메모리 장치(100)의 셀프-리프레쉬 동작을 제어할 수 있다. 예를 들어, 셀프-리프레쉬 로직 회로(160)는 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여, 셀프-리프레쉬 동작이 수행되도록 메모리 장치(100)를 제어할 수 있다. 또는, 셀프-리프레쉬 로직 회로(160)는 셀프-리프레쉬 종료 커맨드(SRX)에 응답하여, 셀프-리프레쉬 동작이 종료되도록 메모리 장치(100)를 제어할 수 있다.
일 실시 예에서, 셀프-리프레쉬 로직 회로(160)에서 사용되는 전압의 크기는 메모리 컨트롤러(11)로부터 제공된 커맨드/어드레스(CA)에 응답하여 변할 수 있다. 이 경우, 메모리 장치(100)의 전력 소모가 감소될 수 있다. 셀프-리프레쉬 로직 회로(160)의 동작에 대한 보다 구체적인 실시 예는 이하의 도면들을 참조하여 상세하게 설명된다.
도 2는 도 1의 메모리 장치를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 커맨드/어드레스 디코더(110, CA Decoder), 메모리 셀 어레이(120, Memory Cell Array), 셀프-리프레쉬 로직 회로(160, SR Logic Circuit), 제어 로직 회로(150, Control Logic Circuit), 전력 공급 회로(170, Power Supply Circuit), 디코더(130, Decoder), 및 입/출력 회로(140, I/O Circuit)를 포함할 수 있다.
커맨드/어드레스 디코더(110)는 메모리 컨트롤러(11)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)를 디코딩(decoding)할 수 있다. 일 실시 예에서, 커맨드/어드레스(CA)는 셀프-리프레쉬 모드 진입 커맨드(SRE), 셀프-리프레쉬 모드 종료 커맨드(SRX), 파워-다운 모드 진입 커맨드(PDE), 파워-다운 모드 종료 커맨드(PDX), 딥-슬립 모드 진입 커맨드(DSM) 등의 커맨드(CMD)를 포함할 수 있다. 커맨드/어드레스 디코더(110)에 의해 디코딩 된 커맨드/어드레스(CA)는 제어 로직 회로(150)로 전달될 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(120)는 디코더(130) 및 입/출력 회로(140)와 연결될 수 있다. 메모리 셀 어레이(120)의 구성 및 동작은 이하의 도 3을 참조하여 보다 상세하게 설명된다.
디코더(130)는 메모리 셀 어레이(120)에 포함된 복수의 메모리 셀들을 제어할 수 있다. 디코더(130)는 커맨드/어드레스 디코더(110)로부터 제어 로직 회로(150)가 수신한 정보(예를 들어, 디코딩 결과)를 기반으로 복수의 메모리 셀들을 제어할 수 있다.
입/출력 회로(140)는 데이터를 메모리 셀 어레이(120)에 포함된 복수의 메모리 셀들에 기입하거나, 또는 메모리 셀 어레이(120)에 포함된 복수의 메모리 셀들에 저장된 데이터를 출력하도록 구성될 수 있다.
제어 로직 회로(150)는 커맨드/어드레스 디코더(110)에 의해 디코딩 된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 메모리 장치(100)의 구성 요소들을 제어할 수 있다. 예를 들어, 커맨드/어드레스 디코더(110)로부터 수신된 커맨드(CMD)가 읽기 또는 쓰기 커맨드인 경우, 제어 로직 회로(150)는 수신된 어드레스(ADDR)에 대응되는 메모리 셀들의 데이터 입/출력 동작을 위해, 디코더(130) 및 입/출력 회로(140)를 제어할 수 있다.
제어 로직 회로(150)는 커맨드/어드레스 디코더(110)에 의해 디코딩 된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 셀프-리프레쉬 로직 회로(160)로 셀프-리프레쉬 제어 신호(SR_EN)를 출력할 수 있다.
제어 로직 회로(150)는 커맨드/어드레스 디코더(110)에 의해 디코딩 된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 전력 공급 회로(170)를 제어할 수 있다. 예를 들어, 제어 로직 회로(150)는 딥-슬립 모드 진입 커맨드(DSM)에 응답하여 전력 공급 회로(170)로 딥-슬립 모드 제어 신호(DSM_EN)를 출력할 수 있다. 그리고 제어 로직 회로(150)는 파워-다운 모드 진입 커맨드(PDE)에 응답하여 전력 공급 회로(170)로 파워-다운 모드 제어 신호(PD_EN)를 출력할 수 있다.
제어 로직 회로(150)는, 전압 감소 요청 신호(VDD2L_EN)를 전력 공급 회로(170)로 송신할 수 있다. 예를 들어, 전압 감소 요청 신호(VDD2L_EN)는 메모리 장치(100)의 구성 요소들로 제공되는 전압의 크기를 감소시킬 것을 요청하는 신호일 수 있다.
일 실시 예에서, 제어 로직 회로(150)는 메모리 장치(100)가 딥-슬립 모드 진입 커맨드(DSM)를 수신한 이후, 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전의 시 구간에서 전압 감소 요청 신호(VDD2L_EN)를 활성화 할 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 셀프-리프레쉬 동작이 수행되는 다양한 상태들 또는 모드들에서 전압 감소 요청 신호(VDD2L_EN)가 활성화되는 실시 예들을 포함할 수 있다. 예를 들어, 제어 로직 회로(150)는, 메모리 장치(100)가 파워-다운 모드 진입 커맨드(PDE)를 수신한 이후 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전까지, 또는 셀프-리프레쉬 진입 커맨드(SRE)를 수신한 이후 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전까지의 경우에도, 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 제어 로직 회로(150)가 메모리 장치(100)의 동작 모드에 따라 전압 감소 요청 신호(VDD2L_EN)를 활성화하는 다양한 실시 예는, 이하의 도 5, 및, 도 7내지 도 11을 참조하여 보다 상세하게 후술된다.
셀프-리프레쉬 로직 회로(160)는 수신된 셀프-리프레쉬 제어 신호(SR_EN)에 응답하여, 디코더(130)를 통해 메모리 셀 어레이(120)에 대한 셀프-리프레쉬 동작을 수행할 수 있다. 예를 들어, 셀프-리프레쉬 로직 회로(160)는, 메모리 셀 어레이(120)의 메모리 셀들에 저장된 정보를 독출하여 감지 증폭기(미도시)를 통해 증폭하고 다시 메모리 셀들 각각에 저장할 수 있도록 디코더(130)를 제어할 수 있다. 셀프-리프레쉬 로직 회로(160)의 메모리 셀 어레이(120)에 대한 셀프-리프레쉬 동작 수행 방법은 이하의 도 3을 참조하여 보다 상세하게 설명된다.
전력 공급 회로(170)는 메모리 장치(100) 외부로부터, 적어도 두 종류 이상의 크기의 전압들을 공급 받을 수 있다. 예를 들어, 전력 공급 회로(170)는 제1 전압(VDD2H), 및 제1 전압(VDD2H) 보다 크기가 작은 제2 전압(VDD2L)을 메모리 장치(100) 외부로부터 공급받을 수 있다. 이 경우, 제1 전압(VDD2H)은 메모리 장치(100)가 일반적인 동작을 수행하는 경우 사용되는 전압일 수 있고, 제2 전압(VDD2L)은 메모리 장치(100)가 절전 동작을 수행하는 경우 사용되는 전압일 수 있다.
일 실시 예에서, 전력 공급 회로(170)는 제1 전압(VDD2H) 및 제2 전압(VDD2L)을 메모리 장치 외부로부터 수신할 수 있다. 예를 들어, 전력 공급 회로(170)는 메모리 장치 외부로부터, 서로 다른 전력 라인을 통해 제1 전압(VDD2H) 및 제2 전압(VDD2L)을 수신할 수 있다.
일 실시 예에서, 제1 전압(VDD2H)의 레벨은 1.01V 내지 1.12V의 범위에 포함될 수 있고, 제2 전압(VDD2L)의 레벨은 0.87V 내지 0.97V의 범위에 포함될 수 있다.
일 실시 예에서, 제1 전압(VDD2H)은 1.05V의 레벨을 가질 수 있고, 제2 전압(VDD2L)은 0.9V의 레벨을 가질 수 있다.
일 실시 예에서, 상술된 바와 달리, 전력 공급 회로(170)는 제1 전압(VDD2H) 및 제2 전압(VDD2L)을 메모리 장치(100) 내부의 구성 요소로부터 공급 받을 수 있다. 예를 들어, 전력 공급 회로(170)는 제1 전압(VDD2H) 및 제2 전압(VDD2L)을, 메모리 장치(100)에 포함되는 임의의 변압 회로(미도시)로부터 공급 받을 수 있다.
일 실시 예에서, 제1 전압(VDD2H) 및 제2 전압(VDD2L)은 메모리 장치(100)의 DVFSC(Dynamic Voltage and Frequency Scaling Core) 모드 구현을 위해 사용되는 전압일 수 있다. 즉, 메모리 장치(100)의 DVFSC 모드 구현에 있어, 제1 전압(VDD2H)는 메모리 장치(100)의 고속 동작을 위해 사용되는 전압일 수 있고, 제2 전압(VDD2L)은 메모리 장치(100)의 저속 동작을 위해 사용되는 전압일 수 있다. 그러나 본 개시의 범위는 제1 전압(VDD2H) 및 제2 전압(VDD2L)이 메모리 장치(100)의 DVFSC 모드 구현을 위해 사용되는 전압인 경우에 한정되지 않고, 메모리 장치(100) 내부 또는 외부에서 공급되는 다양한 전압인 경우를 포함할 수 있다.
전력 공급 회로(170)는 메모리 장치(100)의 구성 요소들 각각(예를 들어, 커맨드/어드레스 디코더(110), 제어 로직 회로(150), 셀프-리프레쉬 로직 회로(160), 디코더(130), 입/출력 회로(140) 등)으로 내부 전압(VINT)을 제공할 수 있다. 내부 전압(VINT)은 메모리 장치(100)의 구성 요소들 각각의 동작을 수행하기 위해 사용(예를 들어, 전원 전압으로)될 수 있다.
일 실시 예에서, 전력 공급 회로(170)는 메모리 장치(100) 외부로부터 공급 받은 제1 전압(VDD2H) 및 제2 전압(VDD2L) 중 하나를 메모리 장치(100)의 구성 요소들 각각으로 제공하는 내부 전압(VINT)으로 선택하도록 구현될 수 있다. 즉, 전력 공급 회로(170)는 제1 전압(VDD2H) 또는 제2 전압(VDD2L)을 선택적으로 내부 전압(VINT)으로 공급할 수 있다.
일 실시 예에서, 메모리 장치(100)의 구성 요소들의 동작 또는 기능에 필요한 전력에 따라서, 전력 공급 회로(170)는 내부 전압(VINT)을 메모리 장치(100)의 구성 요소들 중 어느 하나 이상에 제공하지 않을 수 있다. 예를 들어, 전력 공급 회로(170)는 제어 로직 회로(150)로부터 수신된 딥-슬립 모드 제어 신호(DSM_EN) 또는 파워-다운 모드 제어 신호(PD_EN)에 응답하여, 입/출력 회로(140)로 내부 전압(VINT)을 제공하지 않을 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 전력 공급 회로(170)는 딥-슬립 모드 제어 신호(DSM_EN) 또는 파워-다운 모드 제어 신호(PD_EN)에 응답하여, 메모리 장치(100)의 임의의 구성 요소에 대해 내부 전압(VINT)을 공급하지 않을 수 있다.
일 실시 예에서, 메모리 장치(100)의 구성 요소들의 동작 또는 기능에 필요한 전력에 따라서, 전력 공급 회로(170)가 메모리 장치(100)의 구성 요소들로 제공하는 내부 전압(VINT)의 크기가 변할 수 있다. 예를 들어, 전력 공급 회로(170)는 제어 로직 회로(150)로부터 수신된 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 메모리 장치(100)의 구성 요소들로 공급하는 내부 전압(VINT)의 크기를 감소(예를 들어, 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로)시킬 수 있다. 그리고, 전력 공급 회로(170)는 제어 로직 회로(150)로부터 수신된 전압 감소 요청 신호(VDD2L_EN)가 비활성화됨에 응답하여, 내부 전압(VINT)의 크기를 증가(예를 들어, 제2 전압(VDD2L)에서 제1 전압(VDD2H)으로)시킬 수 있다.
일 실시 예에서, 전력 공급 회로(170)는 수신된 전압 감소 요청 신호(VDD2L_EN)에 응답하여, 제1 전압(VDD2H) 또는 제2 전압(VDD2L) 중 하나를 선택하여 내부 전압(VINT)의 크기를 제어하도록 구현될 수 있다. 전력 공급 회로(170)가 전압 감소 요청 신호(VDD2L_EN)에 응답하여, 내부 전압(VINT)의 크기를 제어하는 구성 및 동작은 이하의 도 6을 참조하여 상세하게 설명된다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 회로도이다. 설명의 편의를 위하여, 일부 메모리 셀들이 도 3에 도시되나 본 발명의 범위가 메모리 셀들의 수에 한정되는 것은 아니다.
도 2 및 도 3을 참조하면, 메모리 셀 어레이(120)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC) 각각은 액세스 트랜지스터(TR) 및 스토리지 커패시터(C)를 포함할 수 있다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 일단은 복수의 비트라인들(BL1~BLn)과 연결될 수 있고, 타단은 각각의 스토리지 커패시터(C)와 연결될 수 있다. 복수의 메모리 셀들(MC) 각각의 액세스 트랜지스터(TR)의 게이트는 복수의 워드라인들(WL1~WLm)과 각각 연결될 수 있다.
복수의 스토리지 커패시터들(C) 각각에는 대응되는 비트라인을 통해 전하가 충전될 수 있다. 시간의 경과에 따라 스토리지 커패시터들(C) 각각에 저장된 전하가 누설되는 유한 데이터 보유(Finite Data Retention) 특성에 따라, 스토리지 커패시터들(C) 각각에 대해 저장된 전하를 갱신하는 셀프-리프레쉬 동작이 수행될 수 있다.
보다 상세하게는 셀프-리프레쉬 로직 회로(160)에 의해, 디코더(130)를 통해 일정한 시간 주기마다 워드라인들(WL1~WLm)에 전압이 공급되어, 워드라인들(WL1~WLm)에 연결된 메모리 셀들에 저장된 전하들이 감지 및 증폭될 수 있다. 예를 들어, 감지 증폭기(미도시)는 메모리 셀들(MC)에 저장된 데이터를 복수의 비트라인들(BL1~BLn)을 통해 센싱할 수 있고, 센싱된 데이터를 증폭하여 대응되는 메모리 셀들에 재 기입할 수 있다.
도 4는 도 2의 메모리 장치의 각 동작에 따른 상태도(state diagram)를 보여준다. 도 4에 도시된 메모리 장치의 다양한 상태(state) 또는 모드(mode) 사이의 변환 시퀀스들(sequences)은 도 1의 메모리 컨트롤러(11)로부터 수신된 커맨드/어드레스 신호(CA)에 응답하여 수행될 수 있다. 도면의 간결성 및 설명의 편의를 위하여, 본 개시의 실시 예들을 설명함에 있어 불필요한 구성 요소들에 대한 상세한 설명은 생략된다.
도 2 및 도 4를 참조하면, 메모리 장치(100)의 동작 상태(operation state)　또는 동작 모드(operation mode)는 유휴 상태(IDLE), 셀프-리프레쉬 모드(Self-refresh Mode), 딥-슬립 모드(Deep-sleep Mode), 및 파워-다운 모드(Power-down Mode)를 포함할 수 있다.
일 실시 예에서, 유휴 상태(IDLE)는 모든 뱅크들(bank)이 프리-차지된(pre-charged) 상태를 의미할 수 있다. 유휴 상태(IDLE)의 메모리 장치(100)는 활성화 커맨드(미도시)를 수신한 후 읽기 또는 쓰기 동작을 수행하는 모드(미도시)로 진입할 수 있다.
일 실시 예에서, 파워-다운 모드(Power-Down mode) 및 딥-슬립 모드(Deep-sleep Mode)는, 셀프-리프레쉬 모드(self-refresh mode)에 비해 적은 전력으로 셀프-리프레쉬(self-refresh) 동작을 수행하는 동작 모드일 수 있다. 예를 들어, 파워-다운 모드(Power-Down mode) 및 딥-슬립 모드(Deep-sleep Mode)는, 메모리 장치(100)의 셀프-리프레쉬(Self-refresh) 동작이 수행되는 중 불필요하게 소모되는 전력을 감소시키기 위해 제공되는 동작 모드일 수 있다.
도 2 내지 도 4를 참조하면, 본 개시의 실시 예들에 따른 메모리 장치(100)는 셀프-리프레쉬 모드 진입 커맨드(SRE)에 응답하여, 유휴 상태(IDLE)에서 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 셀프-리프레쉬 모드(Self-refresh mode)는 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전까지, 메모리 장치(100)가 메모리 셀들(MC)에 대한 리프레쉬(refresh) 동작을 자체적으로 수행하는 모드를 가리킬 수 있다.
일 실시 예에서, 셀프-리프레쉬(Self-refresh)동작을 수행하는 메모리 장치(100)의 소모 전력이 감소될 수 있다. 예를 들어, 셀프-리프레쉬 모드(Self-refresh mode)로 진입한 후, 메모리 장치(100)의 구성 요소들은 셀프-리프레쉬 동작을 수행하지 않는 경우(예를 들어, 읽기(Read) 또는 쓰기(Write) 동작 등을 수행하는 경우)에 비해 소모 전력이 감소될 수 있다. 이 경우, 메모리 장치(100)의 내부 전압(VINT)의 크기가 감소될 수 있다. 셀프-리프레쉬 모드(self-refresh mode)로 진입하는 메모리 장치(100)의 내부 전압(VINT)이 감소되는 실시 예는 이하의 도 10 및 도 11을 참조하여 보다 상세하게 설명된다.
셀프-리프레쉬 모드(Self-refresh mode)의 메모리 장치(100)는 딥-슬립 모드 진입 커맨드(DSM)에 응답하여, 딥-슬립 모드(Deep-Sleep Mode)로 진입할 수 있다. 딥-슬립 모드(Deep-Sleep Mode)는 메모리 장치(100)의 절전 동작을 위하여, 메모리 장치(100)의 구성 요소들 중, 셀프-리프레쉬 동작을 수행하는데 필요한 구성 요소를 제외한 대부분의 장치를 턴-오프(turn-off)하는 모드를 가리킬 수 있다. 예를 들어, 메모리 장치(100)가 딥-슬립 모드(Deep-Sleep Mode)로 동작하는 경우, 전력 공급 회로(170)는 입/출력 회로(140)로 제공하는 내부 전압(VINT)을 차단할 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 본 발명의 기술적 사상의 범위를 넘지 않고, 딥-슬립 모드(Deep-sleep Mode)에서 턴-오프(turn-off)되는 메모리 장치(100)의 구성 요소들이 본 발명의 기술 분야에 대한 통상의 기술자들에 의해 적절히 선택될 수 있다.
또한 일 실시 예에서, 유휴 상태(IDLE)의 메모리 장치(100)는 딥-슬립 모드 진입 커맨드(DSM)에 응답하여, 딥-슬립 모드(Deep-Sleep Mode)로 진입할 수 있다.
일 실시 예에서, 메모리 장치(100)가 딥-슬립 모드(Deep-Sleep Mode)로 진입하는 경우, 메모리 장치(100)의 구성 요소들 각각이 전력 공급 회로(170)로부터 제공받는 내부 전압(VINT)의 크기가 감소(예를 들어, 제1 전압(VDD2H)에서 제2 전압(VDD2L)로)될 수 있다. 이 경우, 내부 전압(VINT)의 크기가 감소된 상태는 메모리 장치(100)로 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전까지 유지될 수 있다. 따라서, 전력 소모가 감소된 메모리 장치가 제공될 수 있다. 딥-슬립 모드 진입 커맨드(DSM)를 수신한 후, 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전까지, 내부 전압(VINT)의 크기가 감소되는 실시 예는 이하의 도 5 및 도 7을 참조하여 보다 상세하게 설명된다.
딥-슬립 모드(Deep-Sleep Mode)의 메모리 장치(100)는 CS(chip select) 신호의 토글(toggle)에 응답하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다. CS 신호는 메모리 장치(100)를 제어하기 위해 메모리 컨트롤러(11)로부터 송신되는 커맨드를 구성하는 신호일 수 있다. 파워-다운 모드(Power-Down mode)는 메모리 장치(100)의 절전 동작을 위하여, 메모리 장치(100)의 구성 요소들 중 일부를 턴-오프(turn-off)하는 모드를 가리킬 수 있다. 예를 들어, 메모리 장치(100)가 파워-다운 모드(Power-Down mode)로 동작하는 경우, 전력 공급 회로(170)는 입/출력 회로(140)로 제공하는 내부 전압(VINT)을 차단할 수 있다. 그러나 본 개시의 범위는 이에 한정되지 않고, 본 발명의 기술적 사상의 범위를 넘지 않고, 파워-다운 모드(Power-Down mode)에서 턴-오프(turn-off)되는 메모리 장치(100)의 구성 요소들이 본 발명의 기술 분야에 대한 통상의 기술자들에 의해 적절히 선택될 수 있다.
일 실시 예에서, 유휴 상태(IDLE)의 메모리 장치(100)는 파워-다운 셀프-리프레쉬 모드 진입 커맨드(SRE with PD)에 응답하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다.
일 실시 예에서, 셀프-리프레쉬 모드(Self-refresh mode)의 메모리 장치(100)는 파워-다운 모드 진입 커맨드(PDE)에 응답하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다.
파워-다운 모드(Power-Down mode)의 메모리 장치(100)는 파워-다운 모드 종료 커맨드(PDX)에 응답하여, 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 일 실시 예에서, 파워-다운 모드 종료 커맨드(PDX)는 CS(chip select) 신호의 토글(toggle)을 통해 제공되는 커맨드일 수 있다.
일부 실시 예들에서, 메모리 장치(100)가 파워-다운 모드(Power-Down mode)로 진입하는 경우, 내부 전압(VINT)의 크기가 감소(예를 들어 제1 전압(VDD2H)에서 제2 전압(VDD2L)로)될 수 있다. 이 경우, 내부 전압(VINT)의 크기가 감소된 상태는 메모리 장치(100)로 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전까지 유지될 수 있다. 따라서, 전력 소모가 감소된 메모리 장치가 제공될 수 있다. 파워-다운 모드(Power-Down mode)로 진입한 이후, 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전까지 내부 전압(VINT)의 크기가 감소되는 실시 예는 이하의 도 8 및 도 9를 참조하여 보다 상세하게 설명된다.
도 5는 도 2의 메모리 장치의 동작 방법을 보여주는 흐름도이다. 이하에서 메모리 장치의 동작 방법이 도 2, 도 4 및 도 5를 참조하여 설명된다. 보다 간결한 설명을 위해, 도 5의 순서도는 도 2의 메모리 장치(100)가 유휴 상태(IDLE) 또는 셀프-리프레쉬 모드(Self-Refresh Mode)로 동작하고 있는 경우에서 시작되는 것으로 가정한다.
먼저 S100 단계에서, 메모리 장치(100)는 딥-슬립 모드 진입 커맨드(DSM)를 수신할 수 있다. 이 경우, 메모리 장치(100)가 유휴 상태(IDLE)인지, 또는 셀프-리프레쉬 모드(Self-Refresh Mode)인지 여부와 관련 없이 이하의 S110 단계 및 S120 단계가 병렬적으로 수행될 수 있다.
S110 단계에서, 메모리 장치(100)는 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 감소시킬 수 있다. 예를 들어, 메모리 장치(100)의 제어 로직 회로(150)는 전력 공급 회로(170)로 송신하는 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 메모리 장치(100)의 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 변경할 수 있다. 그러나, 메모리 장치(100)의 내부 전압(VINT)이 이미 제2 전압(VDD2L)인 상태로 메모리 장치(100)가 동작하고 있는 경우, S110 단계는 수행되지 않을 수 있다.
S120 단계에서, 메모리 장치(100)는 딥-슬립 모드(deep sleep mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 구성 요소들 중, 셀프-리프레쉬 동작을 수행하는데 필요한 구성 요소를 제외한 대부분의 구성 요소들이 턴-오프(turn-off) 될 수 있다. 예를 들면, 메모리 장치(100)의 전력 공급 회로(170)는 입/출력 회로(140)로 제공하는 내부 전압(VINT)을 차단할 수 있다.
S130 단계에서, 메모리 장치(100)는 CS(chip select) 신호의 토글(toggle)에 응답하여 파워-다운 모드(power-down mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 구성 요소들 중 일부가 턴-오프(turn-off)될 수 있다.
S140 단계에서, 메모리 장치(100)는 파워-다운 모드 종료 커맨드(PDX)에 응답하여, 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 일 실시 예에서, 파워-다운 모드 종료 커맨드(PDX)는 CS(chip select) 신호의 토글(toggle)을 통해 제공되는 커맨드일 수 있다.
S150 단계에서, 메모리 장치(100)는 셀프-리프레쉬 모드 종료 커맨드(SRX)를 수신하였는지 판별할 수 있다. 메모리 장치(100)가 셀프-리프레쉬 모드 종료 커맨드(SRX)를 수신한 경우, 이하의 S160 단계가 수행될 수 있다. 메모리 장치(100)가 셀프-리프레쉬 모드 종료 커맨드(SRX)를 수신하지 않은 경우, 메모리 장치(100)는 셀프-리프레쉬 모드 종료 커맨드(SRX)가 수신되기 전 까지 감소된(예를 들어, 제2 전압(VDD2L)) 내부 전압(VINT)으로 동작할 수 있다. 예를 들어, 메모리 장치(100)는 셀프-리프레쉬 모드 종료 커맨드(SRX)를 수신하지 않은 경우, 도 4에 도시된 바와 유사하게, 셀프-리프레쉬 모드(self-refresh mode)로 동작할 수 있다. 즉 메모리 장치(100)는 셀프-리프레쉬(self-refresh) 동작을 수행할 수 있고, 딥-슬립 모드 진입 커맨드(DSM)를 더 수신하여 딥-슬립 모드(deep-sleep mode)로 진입하거나, 파워-다운 모드 진입 커맨드(PDE)를 더 수신하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다.
S160 단계에서, 메모리 장치(100)는 내부 전압(VINT)를 제1 전압(VDD2H)으로 증가시키며 유휴 상태(IDLE)로 진입할 수 있다. 예를 들어, 메모리 장치(100)의 제어 로직 회로(150)는 전력 공급 회로(170)로 제공되는 전압 감소 요청 신호(VDD2L_EN)를 비활성화할 수 있다. 메모리 장치(100)의 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 비활성화됨에 응답하여, 내부 전압(VINT)을 제2 전압(VDD2L)에서 제1 전압(VDD2H)으로 변경할 수 있다.
S160 단계의 동작 이후, 일 실시 예에서, 메모리 장치(100)는 유휴 상태(IDLE)로 동작할 수 있다. 이 경우, 메모리 장치(100)는 도 4를 참조하여 설명된 바와 유사하게, 활성화 커맨드(미도시)를 수신한 후 읽기 또는 쓰기 모드(미도시)로 진입하거나, 셀프-리프레쉬 모드 진입 커맨드(SRE)를 수신하여 셀프-리프레쉬 모드(self-refresh mode)로 진입하거나, 딥-슬립 모드 진입 커맨드(DSM)를 더 수신하여 딥-슬립 모드(deep-sleep mode)로 진입하거나, 또는 파워-다운 셀프-리프레쉬 모드 진입 커맨드(SRE with PD)를 더 수신하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다.
일 실시 예에서, S160 단계의 동작 이후에, 유휴 상태(IDLE)로 진입한 메모리 장치(100)는, 셀프-리프레쉬 모드(self-refresh mode)로 진입하는 단계를 선택적으로 수행한 후, S100 단계 내지 S160 단계의 동작을 다시 수행할 수 있다.
도 6은 도 2의 전력 공급 회로를 예시적으로 보여주는 회로도이다. 도 2 및 도 6을 참조하면, 전력 공급 회로(170)는 외부로부터 제1 전압(VDD2H) 및 제2 전압(VDD2L)을 제공받을 수 있고, 제어 로직 회로(150)로부터 전압 감소 요청 신호(VDD2L_EN)를 제공받을 수 있다. 전력 공급 회로(170)는 메모리 장치(100)의 다른 구성 요소들로 내부 전압들(VINT)을 제공할 수 있다.
보다 상세하게는, 전력 공급 회로(170)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 제1 전압(VDD2H) 또는 제2 전압(VDD2L)을 선택적으로 내부 전압들(VINT)로 전달하는 기능을 수행할 수 있다. 예를 들어, 제1 트랜지스터(TR1)의 일단은 제1 전압(VDD2H)을 제공받을 수 있고, 게이트 단자를 통해 전압 감소 요청 신호(VDD2L_EN)를 제공받을 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 통해 제공된 전압 감소 요청 신호(VDD2L_EN)가 활성화되는 경우, 제1 전압이 제1 트랜지스터(TR1)의 타단을 통해 내부 전압(VINT)으로써 메모리 장치(100)의 다른 구성 요소들로 제공될 수 있다. 이와 유사하게, 제2 트랜지스터(TR2)는 게이트 단자를 통해 제공된 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여 제2 전압(VDD2L)을 내부 전압(VINT)으로써 메모리 장치(100)의 다른 구성 요소들로 제공할 수 있다.
보다 간결한 설명을 위해, 도 6에서는 제1 트랜지스터(TR1)가 NMOS(N-channel metal oxide semiconductor) 트랜지스터이고, 제2 트랜지스터(TR2)가 PMOS(P-channel metal oxide semiconductor) 트랜지스터인 실시 예가 도시되었으나 본 개시의 범위는 이에 한정되지 않는다. 예를 들어, 본 개시의 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)의 활성화 여부에 따라 제1 전압(VDD2H) 또는 제2 전압(VDD2L)을 선택적으로 내부 전압(VINT)으로써 메모리 장치(100)의 다른 구성 요소들로 전달하는 기능을 수행하는 다양한 실시 예들을 포함할 수 있다.
일부 실시 예들에서, 전력 공급 회로(170)는 수신된 딥-슬립 모드 제어 신호(DSM_EN) 또는 파워-다운 모드 제어 신호(PD_EN)에 응답하여, 메모리 장치(100)의 다른 구성 요소들 각각으로 내부 전압(VINT)을 제공할 지 여부를 결정할 수 있다.
도 7은 도 2의 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도면의 간결성 및 설명의 편의를 위하여, 도 2, 도 4 및 도 7을 참조하여 유휴 상태(IDLE)부터 동작하는 메모리 장치(100)의 동작이 예시적으로 설명된다. 그러나 본 개시의 범위는 이에 한정되지 않고, 셀프-리프레쉬 모드(self-refresh mode)로 동작하는 메모리 장치(100)에도 본 발명의 기술적 사상이 유사하게 적용될 수 있다.
먼저 유휴 상태(IDLE)의 메모리 장치(100)는 메모리 컨트롤러(11)로부터 셀프-리프레쉬 진입 커맨드(SRE)를 수신하여, 셀프-리프레쉬 모드(self-refresh mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 제어 로직 회로(150)는 수신된 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여 셀프-리프레쉬 로직 회로(160)로 셀프-리프레쉬 제어 신호(SR_EN)를 출력할 수 있다. 셀프-리프레쉬 로직 회로(160)는 수신된 셀프-리프레쉬 제어 신호(SR_EN)에 응답하여, 메모리 셀 어레이(120)의 메모리 셀들(MC)을 리프레쉬 할 수 있다.
이후에, 셀프-리프레쉬 모드(self-refresh mode)의 메모리 장치(100)는 메모리 컨트롤러(11)로부터 딥-슬립 모드 진입 커맨드(DSM)를 수신하여, 딥-슬립 모드(deep-sleep mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 내부 전압(VINT)이 감소될 수 있다. 예를 들어, 메모리 장치(100)의 제어 로직 회로(150)는 수신된 딥-슬립 모드 진입 커맨드(DSM)에 응답하여 전력 공급 회로(170)로 딥-슬립 모드 제어 신호(DSM_EN)를 출력할 수 있고, 전력 공급 회로(170)로 활성화된 전압 감소 요청 신호(VDD2L_EN)를 제공할 수 있다. 전력 공급 회로(170)는 딥-슬립 모드 제어 신호(DSM_EN)에 응답하여 메모리 장치(100)의 구성 요소들 각각으로 공급되는 내부 전압(VINT) 중 일부(예를 들어, 입/출력 회로(140)로 공급되는 전압)를 차단할 수 있다. 전력 공급 회로(170)는 활성화된 전압 감소 요청 신호(VDD2L_EN)에 응답하여, 메모리 장치(100)의 내부 전압(VINT)의 크기를 제2 전압(VDD2L)으로 감소시킬 수 있다.
딥-슬립 모드(Deep-sleep Mode)로 동작하는 메모리 장치(100)는 CS(chip select) 신호가 토글(toggle)함에 응답하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다. 이 경우, 제어 로직 회로(150)에 의해, 딥-슬립 모드 제어 신호(DSM_EN)의 출력이 중단되고, 파워-다운 모드 제어 신호(PD_EN)가 출력될 수 있다.
일 실시 예에서, 전력 공급 회로(170)는 메모리 장치(100)의 구성 요소들 각각으로 공급되는 내부 전압(VINT) 중 일부(예를 들어, 입/출력 회로(140)로 공급되는 전압)를 더 차단하거나 차단 해제할 수 있다. 그러나 메모리 장치(100)의 내부 전압(VINT)의 크기는 제2 전압(VDD2L)로 유지될 수 있다.
파워-다운 모드(Power-Down mode)의 메모리 장치(100)는 파워-다운 모드 종료 커맨드(PDX)에 응답하여, 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 일 실시 예에서, 파워-다운 모드 종료 커맨드(PDX)는 CS(chip select) 신호의 토글(toggle)을 통해 제공되는 커맨드일 수 있다. 이 경우, 제어 로직 회로(150)는 파워-다운 모드 종료 커맨드(PDX)에 응답하여, 파워-다운 모드 제어 신호(PD_EN)의 전력 공급 회로(170)로의 출력을 중단할 수 있다. 그러나 메모리 장치(100)의 내부 전압(VINT)의 크기는 제2 전압(VDD2L)로 유지될 수 있다.
일부 실시 예들에서, 셀프-리프레쉬 모드(Self-refresh mode)로 진입한 메모리 장치(100)는 계속해서 내부 전압(VINT)의 크기를 제2 전압(VDD2L)로 유지할 수 있다. 예를 들어, 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전 까지, 파워-다운 모드 진입 커맨드(PDE)를 수신하여 파워-다운 모드(Power-Down mode)로 진입할 수 있고, 딥-슬립 모드 진입 커맨드(DSM)를 다시 수신하여, 딥-슬립 모드(Deep-Sleep Mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 동작은 내부 전압(VINT)의 크기가 제2 전압(VDD2L)으로 유지된 상태로 수행될 수 있다.
셀프-리프레쉬 모드(Self-refresh mode)로 진입한 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하여 유휴 상태(IDLE)로 진입할 수 있다. 이 경우, 제어 로직 회로(150)는 셀프-리프레쉬 종료 커맨드(SRX)에 응답하여 셀프-리프레쉬 제어 신호(SR_EN)의 셀프-리프레쉬 로직 회로(160)로의 출력을 중단할 수 있다. 셀프-리프레쉬 로직 회로(160)는 셀프-리프레쉬 제어 신호(SR_EN)의 수신 중단에 응답하여, 셀프 리프레쉬 동작 수행을 중단할 수 있다. 그리고, 제어 로직 회로(150)는 전력 공급 회로(170)로 제공되는 전압 감소 요청 신호(VDD2L_EN)를 비활성화할 수 있다. 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 비활성화됨에 응답하여 메모리 장치(100)의 구성 요소들로 공급하는 내부 전압(VINT)을 제1 전압(VDD2H)으로 변경할 수 있다.
일 실시 예에서, 유휴 상태(IDLE)로 진입한 메모리 장치(100)는 활성 커맨드(미도시)를 수신한 후 읽기 또는 쓰기 동작을 수행할 수 있다. 또는 유휴 상태(IDLE)로 진입한 메모리 장치(100)는 도 2를 참조하여 상술된 것과 유사하게, 다양한 커맨드를 수신하여 딥-슬립 모드(deep-sleep mode), 셀프-리프레쉬 모드(self-refresh mode), 또는 파워-다운 모드(power-down mode)로 진입하여 동작할 수 있다. 그러나 본 개시의 범위는 상술된 커맨드 및 모드에 한정되지 않고, 다양한 커맨드 및 모드로 동작하는 메모리 장치를 포함할 수 있다.
일 실시 예에서, 메모리 장치(100)는 유휴 상태(IDLE)에서 딥-슬립 모드 진입 커맨드(DSM)를 수신하여 딥-슬립 모드(deep-sleep mode)로 진입할 수 있다. 이 경우에도, 메모리 장치(100)는 상술된 바와 유사하게, 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전까지 감소된 전압(예를 들어, 제2 전압(VDD2L))으로 동작할 수 있다.
도 8은 도 2의 메모리 장치의 다른 실시 예에 따른 동작 방법을 보여주는 흐름도이다. 보다 간결한 설명을 위해, 도 8의 흐름도는 도 2의 메모리 장치(100)가 유휴 상태(IDLE) 또는 셀프-리프레쉬 모드(Self-Refresh Mode)로 동작하고 있는 경우에서 시작되는 것으로 가정한다.
S200 단계에서, 메모리 장치(100)는 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 감소시키며 파워-다운 모드(power-down mode)로 진입할 수 있다. 예를 들어, 메모리 장치(100)는 유휴 상태(IDLE)에서 파워-다운 셀프-리프레쉬 모드 진입 커맨드(SRE with PD)를 수신하거나, 또는 셀프-리프레쉬 모드(Self-Refresh Mode)에서 파워-다운 모드 진입 커맨드(PDE)를 수신하여, 파워-다운 모드(power-down mode)로 진입할 수 있다. 이 경우, 제어 로직 회로(150)는 전력 공급 회로(170)로 제공되는 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 메모리 장치(100)의 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 변경할 수 있다.
이 후에 수행되는 S210 내지 S230 단계는 도 5를 참조하여 설명된 S140 내지 S160 단계의 동작과 실질적으로 동일하거나 유사하므로 상세한 설명은 생략된다.
도 9는 도 8을 참조하여 설명된 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 이하에서 도 2, 도 4 및 도 9를 참조하여 파워-다운 모드(power-down mode) 진입에 따라 내부 전압(VINT)이 감소되는 메모리 장치(100)의 동작이 설명된다. 메모리 장치(100)는 수신된 메모리 컨트롤러(11)로부터 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 셀프-리프레쉬 진입 커맨드(SRE)에 응답하는 메모리 장치(100)의 동작은 도 7에서 설명된 바와 유사하므로 상세한 설명은 생략된다.
셀프-리프레쉬 모드(Self-refresh mode)로 동작하는 메모리 장치(100)는 메모리 컨트롤러(11)로부터 파워-다운 모드 진입 커맨드(PDE)를 수신하여, 파워-다운 모드(power-down mode)로 진입할 수 있다. 이 경우, 제어 로직 회로(150)는 전력 공급 회로(170)로 파워-다운 모드 제어 신호(PD_EN)를 출력할 수 있다. 전력 공급 회로(170)는 파워-다운 모드 제어 신호(PD_EN)에 응답하여 메모리 장치(100)의 구성 요소들 각각으로 공급되는 내부 전압(VINT) 중 일부를 차단할 수 있다.
일 실시 예에서, 메모리 장치(100)의 제어 로직 회로(150)는 수신된 파워-다운 모드 진입 커맨드(PDE)에 응답하여 전력 공급 회로(170)로 제공되는 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 이 경우, 메모리 장치(100)의 내부 전압(VINT)이 감소될 수 있다. 예를 들어, 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 메모리 장치(100)의 내부 전압(VINT)의 크기를 제1 전압(VDD2H)에서 제2 전압(VDD2L)로 감소시킬 수 있다.
일 실시 예에서, 메모리 장치(100)는 유휴 상태(IDLE)에서 파워-다운 모드(power-down mode)로 진입하는 대신, 유휴 상태(IDLE)에서 파워-다운 셀프-리프레쉬 모드 진입 커맨드(SRE with PD)를 수신하여 파워-다운 모드(Power-Down mode)로 진입할 수 있다. 이 경우에도, 메모리 장치(100)는 파워-다운 모드 진입 커맨드(PDE)에 응답하여 동작하는 것과 유사하게, 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)로 감소시킨 상태로 동작할 수 있다.
이 후에, 파워-다운 모드(Power-Down mode)의 메모리 장치(100)는 파워-다운 모드 종료 커맨드(PDX)에 응답하여 셀프-리프레쉬 모드(Self-refresh mode)로 진입할 수 있다. 그리고 셀프-리프레쉬 모드(Self-refresh mode)로 진입한 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하여, 내부 전압(VINT)의 크기를 제1 전압(VDD2H)으로 증가시킬 수 있고, 유휴 상태(IDLE)로 진입할 수 있다. 파워-다운 모드 종료 커맨드(PDX) 및 셀프-리프레쉬 종료 커맨드(SRX)에 응답한 메모리 장치(100)의 동작은 도 7에서 설명된 바와 유사하므로 상세한 설명은 생략된다.
일 실시 예에서, 유휴 상태(IDLE)의 메모리 장치(100)가 파워-다운 셀프-리프레쉬 모드 진입 커맨드(SRE with PD)에 응답하여 파워-다운 모드(Power-Down mode)로 진입한 경우에도, 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전까지 감소된 전압(예를 들어, 제2 전압(VDD2L))으로 동작할 수 있다.
도 10은 도 2의 메모리 장치의 다른 실시 예에 따른 동작 방법을 보여주는 흐름도이다. 보다 간결한 설명을 위해, 도 10의 흐름도는 도 2의 메모리 장치(100)가 유휴 상태(IDLE)로 동작하고 있는 경우에서 시작되는 것으로 가정한다.
S300 단계에서, 메모리 장치(100)는 내부 전압(VINT)을 제2 전압(VDD2L)으로 감소시키며 셀프-리프레쉬 모드(Self-Refresh Mode)로 진입할 수 있다. 예를 들어, 메모리 장치(100)는 유휴 상태(IDLE)에서 셀프-리프레쉬 진입 신호(SRE)를 수신하여 셀프-리프레쉬 모드(Self-Refresh Mode)로 진입할 수 있다. 이 경우, 제어 로직 회로(150)는 전력 공급 회로(170)로 제공되는 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 메모리 장치(100)의 내부 전압(VINT)을 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 변경할 수 있다.
이 후에 수행되는 S310 내지 S320 단계는 도 5를 참조하여 설명된 S150 내지 S160 단계의 동작과 실질적으로 동일하거나 유사하므로 상세한 설명은 생략된다.
도 11는 도 10을 참조하여 설명된 메모리 장치의 동작 방법을 상세히 보여주는 타이밍도이다. 이하에서 도 2, 도 4 및 도 11을 참조하여 셀프-리프레쉬 모드(self-refresh mode) 진입에 따라 내부 전압(VINT)이 감소되는 메모리 장치(100)의 동작이 설명된다.
메모리 장치(100)는 메모리 컨트롤러(11)로부터 수신된 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여 셀프-리프레쉬 모드(Self-Refresh Mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 제어 로직 회로(150)는 수신된 셀프-리프레쉬 진입 커맨드(SRE)에 응답하여 셀프-리프레쉬 로직 회로(160)로 셀프-리프레쉬 제어 신호(SR_EN)를 출력할 수 있고, 전력 공급 회로(170)로 제공하는 전압 감소 요청 신호(VDD2L_EN)를 활성화할 수 있다. 전력 공급 회로(170)는 전압 감소 요청 신호(VDD2L_EN)가 활성화됨에 응답하여, 메모리 장치(100)의 내부 전압(VINT)의 크기를 제1 전압(VDD2H)에서 제2 전압(VDD2L)으로 감소시킬 수 있다.
일부 실시 예들에서, 메모리 장치(100)는 계속해서 내부 전압(VINT)의 크기를 제2 전압(VDD2L)으로 유지할 수 있다. 예를 들어, 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하기 전 까지, 파워-다운 모드 진입 커맨드(PDE)를 수신하여 파워-다운 모드(Power-Down mode)로 진입할 수 있고, 딥-슬립 모드 진입 커맨드(DSM)를 다시 수신하여, 딥-슬립 모드(Deep-Sleep Mode)로 진입할 수 있다. 이 경우, 메모리 장치(100)의 동작은 내부 전압(VINT)의 크기가 제2 전압(VDD2L)으로 유지된 상태로 수행될 수 있다.
셀프-리프레쉬 모드(Self-refresh mode)로 진입한 메모리 장치(100)는 셀프-리프레쉬 종료 커맨드(SRX)를 수신하여, 내부 전압(VINT)의 크기를 제1 전압(VDD2H)로 증가시킬 수 있고, 유휴 상태(IDLE)로 진입할 수 있다. 셀프-리프레쉬 종료 커맨드(SRX)에 응답하는 메모리 장치(100)의 동작은 도 7에서 설명된 바와 유사하므로 상세한 설명은 생략된다.
상술된 내용은 본 개시를 실시하기 위한 구체적인 실시 예들이다. 본 개시는 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 개시는 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 개시의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 본 개시의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템
11: 메모리 컨트롤러
100: 메모리 장치
110: CA 디코더
120: 메모리 셀 어레이
150: 제어 로직 회로
160: 셀프-리프레쉬 로직 회로
170: 전력 공급 회로

Claims (10)

  1. 셀프-리프레쉬(self-refresh) 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 딥-슬립 모드 진입 커맨드를 수신하는 단계;
    상기 딥-슬립 모드 진입 커맨드에 응답하여, 상기 메모리 장치의 내부 전압의 크기를 제1 전압에서 상기 제1 전압보다 작은 제2 전압으로 변경하는 단계; 및
    상기 메모리 컨트롤러의 제어에 따라 셀프-리프레쉬 모드로 진입하는 단계를 포함하고,
    상기 셀프-리프레쉬 모드 동안, 상기 내부 전압은 상기 제2 전압으로 유지되는 동작 방법.
  2. 제1 항에 있어서,
    상기 메모리 컨트롤러로부터 셀프-리프레쉬 모드 종료 커맨드를 수신하는 단계; 및
    상기 셀프-리프레쉬 모드 종료 커맨드에 응답하여, 상기 메모리 장치의 내부 전압의 크기를 상기 제2 전압에서 상기 제1 전압으로 변경하는 단계를 더 포함하는 동작 방법.
  3. 제1 항에 있어서,
    상기 딥-슬립 모드 진입 커맨드를 수신하는 단계는 상기 메모리 장치가 유휴 상태로 동작하는 중 수행되는 동작 방법.
  4. 제1 항에 있어서,
    상기 딥-슬립 모드 진입 커맨드를 수신하는 단계는 상기 메모리 장치가 셀프-리프레쉬 모드로 동작하는 중 수행되는 동작 방법.
  5. 제1 항에 있어서,
    상기 셀프-리프레쉬 모드로 진입하는 단계 이후에 상기 메모리 컨트롤러로부터 딥-슬립 모드 진입 커맨드 또는 파워-다운 모드 진입 커맨드를 수신하는 단계를 더 포함하는 동작 방법.
  6. 제1 항에 있어서,
    상기 메모리 장치는, 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory) 장치인 동작 방법.
  7. 제 6 항에 있어서,
    상기 제1 전압 및 상기 제2 전압은 상기 메모리 장치의 DVFSC(Dynamic Voltage and Frequency Scaling Core) 모드에서 사용되는 동작 방법.
  8. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부 장치로부터 수신된 딥-슬립 모드 진입 커맨드에 응답하여, 전압 감소 요청 신호를 활성화하도록 구성된 제어 로직 회로;
    상기 활성화된 전압 감소 요청 신호에 응답하여, 내부 전압을 제1 전압으로부터 상기 제1 전압 보다 작은 제2 전압을 변경하도록 구성된 전력 공급 회로; 및
    상기 제2 전압의 상기 내부 전압을 기반으로 상기 메모리 셀들에 대한 셀프 리프레쉬 동작을 제어하는 셀프-리프레쉬 로직 회로를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직 회로는, 상기 외부 장치로부터 수신된 셀프-리프레쉬 모드 종료 커맨드에 응답하여, 상기 전압 감소 요청 신호를 비활성화하도록 더 구성되는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 전력 공급 회로는, 상기 비활성화된 전압 감소 요청 신호에 응답하여, 상기 내부 전압의 크기를 상기 제2 전압에서 상기 제1 전압으로 변경하도록 더 구성되는 메모리 장치.
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