JP4002418B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に同一半導体基板上に主記憶部と副記憶部とが形成され、当該主記憶部と副記憶部との間にデータ転送回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
一般にコンピュータシステムに用いられる主記憶装置として比較的低速で安価な大容量の半導体装置が用いられるが、この要求に合致したものとして汎用ＤＲＡＭが多く使用されている。
また、最近のコンピュータシステムでは、システムの高速化（特にＭＰＵの高速化）に対して主記憶部を構成するＤＲＡＭの高速化もなされてはいるが、ＭＰＵの高速化に対しては不十分であり、ＭＰＵと主記憶部との間に高速メモリを副記憶部として搭載したシステムが主流である。このような副記憶部は一般にキャッシュメモリとよばれ、高速ＳＲＡＭやＥＣＬＲＡＭなどが用いられている。
【０００３】
キャッシュメモリの実装形態としては、一般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵されたものがあるが、最近では、主記憶部を構成するＤＲＡＭとキャッシュメモリとを同一半導体基板上に搭載した半導体記憶装置が注目されている。この従来技術としては、特開昭５７−２０９８３号、特開昭６０−７６９０号、特開昭６２−３８５９０号、特開平１−１４６１８７号などがある。これらの先行技術にかかる半導体記憶装置は、ＤＲＡＭとキャッシュメモリとを搭載することから、一部でキャッシュＤＲＡＭと呼ばれている。またＣＤＲＡＭとも記述される。これらは、キャッシュメモリとして機能するＳＲＡＭと主記憶部をなすＤＲＡＭとの間で、データを双方向に転送可能な構成になっている。
【０００４】
これらの先行技術には、キャッシュミスヒット時のデータ転送の動作の遅延などの問題があり、改善した技術が提案された。改善された従来技術には、以下のようなものがある。例えば特開平４−２５２４８６号、特開平４−３１８３８９号、特開平５−２８７２号に係る技術は、ＤＲＡＭ部とＳＲＡＭ部との間のデータ転送を行うための双方向データ転送回路にラッチまたはレジスタ機能を設けているのが特徴で、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送とＤＲＡＭ部からＳＲＡＭ部へのデータ転送を同時に行うことができ、キャッシュミスヒット時のデータ転送（コピーバック）を速くすることを可能にしている。
【０００５】
これらの技術を特開平４−３１８３８９を例にして説明する。
図１７は、ＣＤＲＡＭのメモリアレイ部の構成の一例を概略的に示す図である。図１７において、半導体記憶装置は、ダイナミック型メモリセルを含むＤＲＡＭアレイ９２０１と、スタティック型メモリセルからなるＳＲＡＭアレイ９２０２と、このＤＲＡＭアレイ９２０１とＳＲＡＭアレイ９２０２との間でのデータ転送を行うための双方向転送ゲート回路９２０３とを合む。またＤＲＡＭアレイ９２０１、ＳＲＡＭアレイ９２０２には、各々に対応したロウデコーダ（行デコーダ）とコラムデコーダ（列デコーダ）とが設けられている。ＤＲＡＭのロウデコーダ、コラムデコーダ、およびＳＲＡＭのロウデコーダ、コラムデコーダに与えられるアドレスは、互いに独立なアドレスであり、それぞれ異なるアドレスピン端子を介して与えられる構成となっている。図１８および図１９は、双方向転送ゲート回路９２０３の詳細な構成を示す図である。この構成によればＳＢＬからＧＩＯへのデータ転送と、ＧＩＯからＳＢＬへのデータ転送はそれぞれデータ転送経路が異なり、かつラッチ９３０５およびアンプ９３０６の機能により、それぞれのデータ転送をオーバーラップさせて実行させることが可能となっている。
【０００６】
【発明が解決しようとする課題】
ところで、半導体集積回路においては、パッケージ全体に関する性能として、一般的に低消費電力化及び動作の高速化が要求される。一般的に、動作電圧を上昇させると動作の高速化は達成することができるが、その結果として消費電力の上昇を招く。逆に、低消費電力化を図るため動作電圧を低く設定すると動作の高速化が犠牲となる。
【０００７】
上記した従来技術にかかるＣＤＲＡＭでは、低消費電力化を図るため、主記憶部をなすＤＲＡＭの動作電圧は低く設定され、逆に副記憶部をなしキャッシュメモリとして機能するＳＲＡＭの動作電圧は高速化の要求に応えるため高く設定される。
このように動作電力の異なる主記憶部と副記憶部との間でデータ転送を行うためには図１７に示す双方向転送ゲート回路が極めて重要となる。なぜならば、主記憶部は動作電圧が低いため、上述のようなキャッシュメモリを搭載する半導体記憶回路装置では、例えば上述のＣＤＲＡＭのように、データ転送をオーバーラップさせて実行させるなど、複数の処理が同時に実行される場合があり、このような場合、回路動作に伴って内部で発生するノイズが顕著となって内部回路の誤動作を招くことがある。特にデータ信号として微弱な信号を取り扱うＤＲＡＭを主記憶部として用いる場合、この内部で発生するノイズを有効に抑制する必要がある。この状況は、主記憶部と副記憶部との間でデータ転送を行う場合にも生ずる問題である。
【０００８】
また、近年の半導体集積回装置は、前述したように動作の高速化が要求されているが、異なる動作電圧の主記憶部と副記憶部との間のデータ転送を効率的に行わないと動作の高速化も達成できないことになる。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、異なる動作電圧の主記憶部と副記憶部との間のデータ転送を効率的且つ高速に行うことができる半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路は、主記憶部と副記憶部とを有し、前記主記憶部と前記副記憶部との間に設けられたデータ転送バス線を介して双方向のデータ転送が可能なように構成された半導体集積回路であって、
前記主記憶部に設けられたセンスアンプ回路と、
前記センスアンプ回路を制御するセンスアンプ部制御回路と、
前記センスアンプ回路と前記主記憶部内のディジット線とを電気的に接続するスイッチ手段とを備え、
前記センスアンプ部制御回路は、前記主記憶部を活性化する動作開始命令が入力されると、前記主記憶部から副記憶部へ転送するデータを主記憶メモリセルから読み出してディジット線増幅動作を開始し、前記主記憶部から前記副記憶部へデータの転送を開始させる転送開始命令が入力されたタイミングで前記スイッチ手段を制御して前記センスアンプ回路と前記ディジット線とを電気的に絶縁し、前記センスアンプ回路と前記ディジット線とが電気的に絶縁された状態で前記主記憶部から前記副記憶部へ前記データを転送した後、前記スイッチ手段を制御してセンスアンプ回路と前記ディジット線とを電気的に接続してディジット線増幅動作を再開することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体集積回路について詳細に説明する。
〈第１実施形態〉
（１）基本構成
以下に本発明の第１実施形態の基本構成について説明する。
本発明による半導体集積回路は、半導体記憶装置とその半導体記憶装置の制御装置とを含む。半導体記憶装置は主記憶部と副記憶部を有し、主記憶部と副記憶部で双方向のデータ転送が可能なように構成されている。また副記憶部は、複数の記憶セル群から構成されており、副記憶部のそれぞれの記憶セル群はそれぞれ独立したキャッシュとして機能する事が可能となっている。また本発明による半導体記憶装置では、コントロール端子やアドレス端子の数は、主記憶部を制御するのに必要な数と同じ数で実現する事も可能である。
【００１２】
以下、主に主記憶部として６４ＭビットのＤＲＡＭアレイを有し、副記憶部として１６ＫビットのＳＲＡＭアレイを有した×８ビットの２バンク構成のシンクロナスインターフェイスを持つ半導体記憶装置についての実施例を中心に説明する。ただし、本発明はこの構成に限定されるものではない。
【００１３】
（２）ブロック図
図１は、本発明の第１実施形態による半導体記憶装置の全体の構成を概略的に示すブロック図である。
図１において、半導体記憶装置１００は、主記憶部１０１、副記憶部１０２、主記憶部１０１と副記憶部１０２とを有する。
【００１４】
主記憶部１０１は、行及び列からなるマトリックス状に配列された複数のダイナミック型メモリセルを備える主記憶メモリセル１１０と、後述するアドレスバッファ回路１３４から出力される主記憶部アドレス信号と主記憶部制御回路１３６から出力される制御信号を受けて主記憶メモリセル１１０の対応行を選択する主記憶行デコーダ主記憶行デコーダ１１２と、選択された主記憶メモリセルに保持されたデータを検知し増幅するセンスアンプ１１４を備える。また、図示は省略しているが、主記憶メモリセル１１０は、バンクと呼ばれる複数のブロックに分割されており、例えば２つのバンクＡおよびバンクＢに分割され、主記憶部制御回路１３６から出力される制御信号によってバンクＡまたはバンクＢが選択される。
【００１５】
副記憶部１０２は、行及び列からなるマトリックス状に配列された複数のスタティック型メモリセルを備える副記憶メモリセル１２０と、後述する副記憶部制御回路１４２から出力される副記憶行選択信号とアドレスバッファ回路１３４から出力される副記憶部アドレス信号を受けて分割された副記憶メモリセル群（本実施形態では行毎に分割されたセル群）の選択を行う副記憶行デコーダ１２２と、アドレスバッファ回路１３４から出力される副記憶部アドレス信号から副記憶列選択信号を発生し、当該副記憶列選択信号により列選択を行う副記憶列デコーダ１２４を有する。
【００１６】
１３０は、外部から供給されるクロックＣＬＫに基づいて半導体記憶装置１００内で用いられる内部クロックを発生する内部クロック信号生成回路であり、発生した内部クロックはコマンドデコーダ回路１３２及びアドレスバッファ回路１３４へ出力される。
コマンドデコーダ回路１３２は、入力されるチップセレクト信号ＣＳ、外部入力信号であるＲＡＳ信号，ＣＡＳ信号、ＷＥ信号に基づいて半導体記憶装置１０内部で必要な制御信号にデコードし、デコードした制御信号はアドレスバッファ回路１３４、後述する主記憶部制御回路１３６、データ転送バス線制御回路１４０、副記憶部制御回路１４２へそれぞれ出力する。
【００１７】
アドレスバッファ回路１３４は入力されるアドレス信号Ａ０〜Ａｊ（ｊは０以上の整数）及びコマンドデコーダ回路１３２から出力される制御信号に基づいて、主記憶部１０１でアドレスを指定するための主記憶部アドレス信号と副記憶部１０２でアドレスを指定するための副記憶部アドレス信号とを生成する。
主記憶部制御回路１３６はコマンドデコーダ回路１３２から出力される制御信号に基づいて主記憶行デコーダ１１２へ行を選択するための制御信号を出力するとともに上述したバンクを選択する制御信号を出力する。更に、センスアンプ部１３８の動作を制御する制御信号を出力する。
センスアンプ部制御回路１３８は主記憶部制御回路１３６から出力される制御信号に基づいて主記憶センスアンプ回路１１４を制御する。
【００１８】
データ転送バス線制御回路１４０は、主記憶部１０１内に設けられた主記憶センスアンプ回路１１４と副記憶メモリセル１２０との間を接続するデータ転送バス線１５０上に設けられたデータ転送バス線プリチャージ回路１５２の動作を制御する。データ転送バス線プリチャージ回路１５２にはデータ転送バス線プリチャージ電源回路１５４から電源が供給されている。
副記憶部制御回路１４２はコマンドデコーダ回路１３２から出力される制御信号を受け、副記憶メモリセル１２０の行選択信号を発生して副記憶メモリセル１２０の動作を制御するとともに、外部とのデータ授受を行うために設けられた入出力バッファ１６０との間で行われるデータ授受の制御を行う。
【００１９】
なお、本実施形態では、主記憶部１０１には例えばＤＲＡＭを用い、副記憶部１０２には例えばＳＲＡＭを用いた場合について説明するが、本発明はこれに制限されるものではない。主記憶部には、ＤＲＡＭの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体メモリなど他のメモリを用いてもよい。主記憶部を構成するメモリは、その種類や特有の機能を有効に使用できるように構成することが望ましい。例えば、主記憶部にＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記憶部には主記憶部に用いたメモリよりも高速アクセス可能なランダムアクセスメモリであれば他のメモリを用いてもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成する場合には、副記憶部のメモリ容量はフラッシュＥＥＰＲＯＭの一つの消去セクター単位の容量の１／２以上で構成されるのが望ましい。
【００２０】
（３）モデル図
次に、主記憶メモリセル１１０と副記憶メモリセル１２０との間で行われるデータ転送について説明する。
図２は、図１中の主記憶メモリセル１１０と副記憶メモリセル１２０との第１実施形態による接続関係を簡略化して示した図である。尚、図２は本実施形態の理解を容易にするための図であり、主記憶部１０１のセンスアンプ回路と副記憶部１０２のメモリセル列とを一対一に対応させて記載しているが、本発明は図２に示した構成に限定される訳ではなく、例えば主記憶部１０１の隣接する２台のセンスアンプ回路に対して１つの副記憶部メモリセル列が対応している構成（複数セグメント）であっても良い。
【００２１】
図２において、１１０は主記憶メモリセルであり、ディジット線対１７０と主記憶行デコーダに接続されたワード線１７２とが複数交差して配置されており、その交点にはメモリセル１７３が形成されている。ディジット線対１７０は主記憶センスアンプ回路１１４内のセンスアンプ回路１７４に接続されている。センスアンプ回路１７４は主記憶メモリセル１１０内のディジット線対１７０の数だけ設けられている。図１に示したように、主記憶センスアンプ回路１１４と副記憶メモリセル１２０とはデータ転送バス線１５０によって接続されているが、このデータ転送バス線１５０はセンスアンプ回路１７４に対応して設けられたデータ転送バス線対１７６がセンスアンプ回路１７４の数だけ設けられている。
【００２２】
データ転送バス線プリチャージ回路１５２内には各データ転送バス線対１７６に対応してプリチャージ回路１５２が設けられている。このプリチャージ回路１７８もデータ転送バス線対１７６の数だけ設けられている。
副記憶メモリセル１２０は、図２に示したように、複数の副記憶メモリセル行１８０からなり、各々の副記憶メモリセル行１８０にはデータ転送バス線対１７６に対応してメモリセル１８２が設けられている。
尚、上述したように、図２はあくまでも本実施形態の理解を容易にするために簡略化して記載した図であることに留意すべきである。
【００２３】
次に、図１又は図２に示したデータ転バス線プリチャージ電源回路１５４、データ転送バス線プリチャージ回路１５２、主記憶センスアンプ回路１１４、及び副記憶メモリセル行１８０の内部構成について詳細に説明する。
〔データ転送バス線プリチャージ回路１５２〕
次に、データ転送バス線プリチャージ回路１５２の内部構成について説明する。
図３は、データ転送バス線プリチャージ回路１５２の内部構成を示す図であり、図１又は図２に示した部材と同一の部材については同一の符号が付してある。
図３に示したように、データ転送バス線プリチャージ回路１５２はデータ転送バス線対１７６の数だけプリチャージ回路１７８が設けられている。プリチャージ回路１７８はＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称する）２００ａのデータ転送バス線対１７６の一方に接続し、ＮＭＯＳトランジスタ２００ａのとＮＭＯＳトランジスタ２００ｂとを接続し、ＮＭＯＳトランジスタ２００ｂをデータ転送バス線対１７６の他方に接続し、更に、ＮＭＯＳトランジスタ２００ｃをデータ転送バス線対１７６の間に接続し、ＮＭＯＳトランジスタ２００ａ，２００ｂ，２００ｃのゲートを互いに接続した構成となっている。
【００２４】
また、ＮＭＯＳトランジスタ２００ａ，２００ｂとの接続点にはデータ転送バス線プリチャージ電源回路１５４に接続されたデータ転送バス線プリチャージ線１９２が接続されている。また、ＮＭＯＳトランジスタ２００ａ，２００ｂ，２００ｃのゲートの接続点にはデータ転送バス線制御回路１４０に接続されたデータ転送バス制御信号線１９０が接続されている。
【００２５】
〔データ転送バス線プリチャージ電源回路１５４〕
次に、データ転バス線プリチャージ電源回路１５４の内部構成について説明する。
図４は、データ転バス線プリチャージ電源回路１５４の内部構成を示す図である。
図４に示されたように、データ転バス線プリチャージ電源回路１５４は、オペアンプ１９６とＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称する）１９８からなる。
オペアンプ１９６の負入力端子にはデータ転送パス線プリチャージ線１９２の電圧を規定する基準電圧となるデータ転送バス線レベル基準電位が入力され、オペアンプ１９６の出力端はＰＭＯＳトランジスタ１９８のゲートが接続されている。また、ＰＭＯＳトランジスタ１９８には外部電源線が接続され、残りの端子はオペアンプ１９６の正入力端に接続されるとともにデータ転送バス線プリチャージ線１９２が接続されている。
【００２６】
〔主記憶センスアンプ回路１１４〕
図５は、主記憶センスアンプ回路１１４の構成等を示す図であり、図１又は図２に示された部材と同一部材については同一の符号を付してある。
図５に示されたように、各ディジット線対１７０にはディジット線バランスプリチャージ回路２００が設けられている。これらディジット線バランスプリチャージ回路２００とセンスアンプ部制御回路１３８とはディジット線バランスプリチャージ信号線２０２によって接続されている。
【００２７】
また、各センスアンプ回路１７４はフリップフロップ回路が設けられている。このフリップフロップ回路はＰＭＯＳトランジスタ２１０，２１２及びＮＭＯＳトランジスタ２１４，２１６で構成される
また、ディジット線対１７０とデータ転送バス線対１７６とを接続する接続回路は、ＮＭＯＳトランジスタ２１８，２２０によって構成される。ディジット線対１７０各々に設けられたＮＭＯＳトランジスタ２２２，２２４はセンスアンプ回路１７４をディジット線対から切り離すために設けられるスイッチ用のトランジスタである。
【００２８】
センスアンプ部制御回路１３８には、上記ディジット線バランスプリチャージ信号線２０２が接続されている他、ディジット線トランスファースイッチ信号線２０６、センスアンプ部転送スイッチ信号線２０４、センスアンプコントロール線２０８、センスアンプコントロール線２１０が接続されている。
上記ディジット線バランスプリチャージ信号線２０２は、ディジット線バランスプリチャージ回路２００におけるプリチャージレベルを制御する制御信号をセンスアンプ部制御回路１３８からディジット線バランスプリチャージ回路２００へ伝達するものであり、ディジット線トランスファースイッチ信号線２０６は、センスアンプ回路１７４をディジット線対から切り離すか又は接続するかを制御する制御信号をＮＭＯＳトランジスタ２２２，２２４へ伝達するためのものである。
【００２９】
また、センスアンプ部転送スイッチ信号線２０４は、センスアンプ回路１７４に取り込まれ、センスアンプ内接点対２１７によってセンスアンプされた信号をデータ転送バス線対１７６に出力するか否か、又はデータ転送バス線対１７６を介して転送される信号をアンプ回路１７４内部に取り込むか否かを制御する制御信号を伝達するものである。
【００３０】
本実施形態における半導体集積回路は、データ転送に関し、一度のデータ転送で１０２４ビットの単位で行われる。この場合、低消費電力を図るために信号のレベルを抑え、主記憶部１０１に供給される電源電圧の１０％以下程度としている。
このように、信号のレベルが低いため、例えば図２に示すセンスアンプ回路１７４に信号を取り込む際、データバス転送バス線の初期電位を主記憶部１０１の電源電圧とすると、センスアンプ部制御回路１３８からセンスアンプ部転送スイッチ信号線２０４を介してＮＭＯＳトランジスタ２１８，２２０によって構成される接続回路へ供給されるセンスアンプ部転送スイッチ信号のレベルはより高い電圧に設定する必要がある。従って、昇圧レベルを緩和するために、データ転送バス線対１７６の非転送時のプリチャージレベルを主記憶部の電源電圧以下の中間電位としている。中間電位としては例えば主記憶部の電源電圧の半分の値が用いられる。
【００３１】
また、この中間電位は図４に示したデータ転送バス線プリチャージ電源回路１５４へデータ転送パス線レベル基準電位を与えることによって生成されており、独立した電源から上記中間電位が生成されるので、他の回路素子の動作による電源電圧の変動雑音がデータ転送バス線対１７６に影響を及ぼさないようにしている。
【００３２】
また、センスアンプコントロール線２０８は、ＰＭＯＳトランジスタ２１０，２１２からなるフリップフロップの増幅率を制御する制御信号を伝達するものであり、センスアンプコントロール線２１０は、ＮＭＯＳトランジスタ２１４，２１６からなるフリップフロップの増幅率を制御する制御信号を伝達するものである。
【００３３】
次に、センスアンプ部制御回路１３８の内部構成の一部について説明する。
図６は、センスアンプ部制御回路１３８内に設けられたセンスアンプ部転送スイッチ信号生成回路２３０の構成を示す図である。このセンスアンプ部転送スイッチ信号生成回路２３０は、センスアンプ回路１７４に取り込まれ、センスアンプ内接点対２１７によってセンスアンプされた信号をデータ転送バス線対１７６に出力するか否か、又はデータ転送バス線対１７６を介して転送される信号をセンスアンプ回路１７４内部に取り込むか否かを制御する制御信号を生成するとともに、センスアンプ回路１７４へ供給する電源を制御するものである。
【００３４】
データ転送バス線対１７６の初期電位を上記のような中間電位としても、センスアンプ回路１７４内に信号を取り込む場合、図５に示したセンスアンプ部制御回路１３８からセンスアンプ部転送スイッチ信号線２０４を介してＮＭＯＳトランジスタ２１８，２２０によって構成される接続回路へ供給されるセンスアンプ部転送スイッチ信号は主記憶部１０１の電源電圧に対して昇圧した主記憶部昇圧電源を与える必要がある。
【００３５】
一方、センスアンプ回路１７４からメモリセル１８２にデータを転送する場合にセンスアンプ部転送スイッチ信号として主記憶部昇圧電源を与えるとデータ転送パス線対１７６の方がセンスアンプ回路１７４内のハイ側接点レベルより設定しているためデータ転送バス線対１７６のレベルに引かれてセンスアンプ回路１７４内のハイ側接点レベルが低下し、センスアンプ回路２７４からデータ転送バス線対１７６へのデータ転送能力が低下してしまう。
【００３６】
図６に示したセンスアンプ部転送スイッチ信号生成回路２３０は、上記の問題点を解消するためにセンスアンプ回路１７４内に信号を取り込む場合と、センスアンプ回路２７４からメモリセル１８２へデータを転送する場合とで、センスアンプ部制御回路１３８からセンスアンプ部転送スイッチ信号線２０４を介してＮＭＯＳトランジスタ２１８，２２０によって構成される接続回路へ供給されるセンスアンプ部転送スイッチ信号を主記憶部１０１の電源として用いられる主記憶部電源とするか又は主記憶部昇圧電源とするかを制御する回路である。
【００３７】
図６を参照すると、センスアンプ部転送スイッチ信号生成回路２３０にはセンスアンプ部転送コントロール信号とセンスアンプ部転送タイミング信号とが供給されている。センスアンプ部転送コントロール信号は主としてセンスアンプ部転送スイッチ信号を主記憶部電源とするか又は主記憶部昇圧電源とするかを制御する信号であり、センスアンプ部転送タイミング信号は、転送のタイミングを制御する信号である。これらの信号はセンスアンプ部制御回路１３８内で生成されるものである。
【００３８】
センスアンプ部転送コントロール信号によってフリップフロップ２３２の出力又はフリップフロップ２３４の出力をハイレベルとする。フリップフロップ２３２の出力には主記憶部昇圧電源が供給されているＰＭＯＳトランジスタ２３６が接続され、フリップフロップ２３４の出力には主記憶部電源が供給されているＮＭＯＳトランジスタ２３８が接続されており、ＰＭＯＳトランジスタ２３６とＮＭＯＳトランジスタ２３８の出力はセンスアンプ部転送スイッチ信号線２０４に接続されている。
【００３９】
また、センスアンプ部転送タイミング信号はインバータ及びバッファ回路を介してＮＭＯＳトランジスタ２４０のベースに供給される。このＮＭＯＳトランジスタ２４０はセンスアンプ部転送スイッチ信号線２０４へ接続されているとともに接地されている。つまり、ＮＭＯＳトランジスタ２４０はセンスアンプ部転送タイミング信号に基づいて、センスアンプ部転送スイッチ信号線２０４を活性としたり非活性とする。センスアンプ部転送スイッチ信号線２０４が非活性の場合にはＮＭＯＳトランジスタ２１８，２２０によって構成される接続回路は断状態となるのでデータ転送は行われない。
【００４０】
〔副記憶メモリセル行１８０〕
図７は、副記憶メモリセル行１８０の内部構成等を示す図であり、図１又は図２に示された部材と同一部材については同一の符号を付してある。
図７に示されたように、副記憶メモリセル行１８０は複数のメモリセル１８２を有する。各々のメモリセル１８２はフリップフロップ回路が設けられている。このフリップフロップ回路はＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳトランジスタ２６０，２３２で構成される
【００４１】
また、データ転送バス線対１７６からの信号の取り込み及びデータ転送バス線対１７６への信号の送出を行う接続回路は、ＮＭＯＳトランジスタ２６４ａ，２６４ｂによって構成される。また、フリップフロップ回路及び接続回路と並列にリードライト用スイッチ回路２６６が接続されている。このリードライト用スイッチ回路２６６はフリップフロップ回路に保持されたデータを入出力線対２７０に出力したり、データ入出力線対２７０上に現れたデータをフリップフロップ回路に取り込むための回路である。このリードライト用スイッチ回路２６６には副記憶列選択線２７４とリードライト用副記憶行選択線２７２が接続され、これらの線を介して入力される制御信号に基づいて上記のデータ入出力制御を行う。
【００４２】
各メモリセル１８２はデータ転送用副記憶行選択線２５０、副記憶メモリセル行コントロール線２５２、及び副記憶メモリセル行コントロール線２５４によって副記憶部制御回路１４２と接続されている。
上記データ転送用副記憶行選択線２５０は、フリップフロップ回路に保持された信号をデータ転送バス線対１７６へ出力するか否か、又はデータ転送バス線対１７６を介して転送されてきた信号をフリップフロップ回路内部に取り込むか否かを制御する制御信号を伝達するものである。
【００４３】
副記憶メモリセル行コントロール線２５２は、フリップフロップ回路において記憶内容の保持、消去等を制御する制御信号を副記憶部制御回路１４２から、ＰＭＯＳトランジスタ２５６，２５８からなるフリップフロップへ伝達するものである。また、副記憶メモリセル行コントロール線２５４は、フリップフロップ回路において記憶内容の保持、消去等を制御する制御信号を副記憶部制御回路１４２から、ＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップへ伝達するものである。
【００４４】
次に、副記憶部制御回路１４２の内部構成の一部について説明する。
図８は、副記憶部制御回路１４２内に設けられたデータ転送用副記憶行選択線生成回路２８０の構成を示す図である。このデータ転送用副記憶行選択線生成回路２８０は、ＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップ回路に保持された信号をデータ転送バス線対１７６へ出力するか否か、又はデータ転送バス線対１７６を介して転送されてきた信号をメモリ説１８２内に取り込むか否かを制御するとともにメモリセル１８２へ供給する電源を制御するものである。
【００４５】
副記憶部１０２は通常主記憶部１０１よりも高速に動作させる必要があるために主記憶部１０１に供給される電源電圧、つまり主記憶部電源電圧よりも高い電圧を供給しているため副記憶メモリセル１２０から主記憶部１０１のセンスアンプ回路１７４にデータを転送する場合、データ転送用副記憶行選択線２５０上に主記憶部昇圧電源のレベルを与えるとデータ転送バス線対１７６の電圧レベルが主記憶部電源のレベルより高い電圧に充電されてしまうおそれがある。
【００４６】
図８に示したデータ転送用副記憶行選択線生成回路２８０は、上記の問題点を解消するために副記憶メモリセル１２０から主記憶部１０１のセンスアンプ回路１７４にデータを転送する場合と、主記憶部１０１のセンスアンプ回路１７４から副記憶メモリセル１２０にデータを取り込む場合とで、副記憶部制御回路１４２からデータ転送用副記憶行選択線２５０を介してＮＭＯＳトランジスタ２６４ａ，２６４ｂによって構成される接続回路へ供給されるデータ転送用副記憶行選択信号を主記憶部１０１の電源として用いられる主記憶部電源とするか又は主記憶部昇圧電源とするかを制御する回路である。
【００４７】
図８を参照すると、データ転送用副記憶行選択線生成回路２８０には副記憶部転送コントロール信号、副記憶行アドレス信号、及び副記憶部転送タイミング信号が供給されている。副記憶部転送コントロール信号は主としてデータ転送用副記憶行選択信号を主記憶部電源とするか又は主記憶部昇圧電源とするかを制御する信号であり、副記憶行アドレス信号及び副記憶部転送タイミング信号は、転送のタイミングを制御する信号である。これらの信号は副記憶部制御回路１４２内で生成されるものである。
【００４８】
副記憶部転送コントロール信号によってフリップフロップ２８２の出力又はフリップフロップ２８４の出力をハイレベルとする。フリップフロップ２８２の出力には主記憶部昇圧電源が供給されているＰＭＯＳトランジスタ２８６が接続され、フリップフロップ２８４の出力には主記憶部電源が供給されているＮＭＯＳトランジスタ２８８が接続されており、ＰＭＯＳトランジスタ２８６とＮＭＯＳトランジスタ２８８の出力はデータ転送用副記憶行選択線２５０に接続されている。
【００４９】
また、副記憶行アドレス信号と副記憶部転送タイミング信号とのＮＡＮＤ演算を行った信号はバッファ回路を介してＮＭＯＳトランジスタ２９０のベースに供給される。このＮＭＯＳトランジスタ２９０はデータ転送用副記憶行選択線２５０に接続されているとともに接地されている。つまり、ＮＭＯＳトランジスタ２９０は上記ＮＡＮＤ演算が行われた信号に基づいて、データ転送用副記憶行選択線２５０を活性としたり非活性とする。データ転送用副記憶行選択線２５０が非活性の場合にはＮＭＯＳトランジスタ２６４ａ，２６４ｂによって構成される接続回路は断状態となるのでデータ転送は行われない。
【００５０】
（４）動作
次に、上記構成における本発明の第１実施形態による半導体集積回路の動作について説明する。
〔主記憶部１０１から副記憶部１０２へのデータ転送〕
図９は、本発明の第１実施形態による半導体集積回路における主記憶部１０１から副記憶部１０２へデータ転送を行う際の動作を示すタイミングチャートである。
尚、図９中においては、主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転送バス線のプリチャージレベルをＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを０としてそれぞれ表している。
【００５１】
図９では、図１〜図７に示された各信号線上を伝わる信号を図示している。
まず、アクティブコマンド（ＡＣＴ）がコマンドデコーダ１３２に入力されたとすると、センスアンプ部制御回路１３８がディジット線バランスプリチャージ信号線２０２をローレベルとする。この信号線がローレベルとなると、ディジット線バランスプリチャージ回路２００が非動作状態となる。次に、主記憶行デコーダ１１２によって主記憶部１０１内に設けられた主記憶メモリセル１１０のある行が活性化され、図９に示したようにワード線１７２が主記憶部昇圧電源のレベルＶ１′に設定される。
【００５２】
ワード線１７２がハイレベルとなると、メモリセル１７３に記憶された信号がディジット線を介してディジット線バランスプリチャージ回路２００に入力される。そして、センスアンプ部制御回路１３８はセンスアンプコントロール線２０８のレベルを主記憶部電源レベルＶ１に設定するとともに、センスアンプコントロール線２１０のレベルを接地レベル０に設定する。
【００５３】
センスアンプコントロール線２０８のレベルが主記憶部電源レベルＶ１に設定され、且つセンスアンプコントロール線２１０のレベルが接地レベル０に設定されると、センスアンプ内接点対２１７間の電位差は大となり、ディジット線対１７０間の電位差も徐々に大となる。
この状態で転送コマンド（ＰＦＣ）が入力されると、センスアンプ部制御回路１３８がセンスアンプ部転送スイッチ信号２０４の電圧レベルを主記憶部電源レベルＶ１に設定し、ＮＭＯＳトランジスタ２１８，２２０がオン状態となり、センスアンプ内接点対２１７に保持されていた信号がデータ転送バス線対１７６に出力される。ここで、注目すべきことは、センスアンプ部転送スイッチ信号線２０４の電圧レベルが主記憶電源レベルＶ１に設定されていることである。
【００５４】
これは、前述のように、センスアンプ回路１７４からデータ転送バス線対１７６にデータを転送する場合にセンスアンプ部転送スイッチ信号として主記憶部昇圧電源を与えるとデータ転送バス線対１７６の方がセンスアンプ回路１７４内のハイ側接点レベルより低く設定しているためデータ転送バス線対１７６のレベルに引かれてセンスアンプ回路１７４内のハイ側接点レベルが低下し、センスアンプ回路２７４からデータ転送バス線対１７６へのデータ転送能力が低下してしまうのを防止するためである。
【００５５】
センスアンプ制御回路１３８がセンスアンプ部転送スイッチ信号線２０４の電圧レベルを主記憶電源レベルＶ１に設定すると同時に、データ転送バス線制御回路１４０はデータ転送バス線制御信号線１９０のレベルをローレベルとしてデータ転送バス線プリチャージ回路１５２を非動作状態とする。
センスアンプ回路１７４からデータ転送バス線対１７６へ出力された信号は副記憶メモリセル１８２へ入力される。
【００５６】
また、上記センスアンプ制御回路１３８がセンスアンプ部転送スイッチ信号線２０４の電圧レベルを主記憶電源レベルＶ１に設定してから僅かに遅れて副記憶部制御回路１４２は副記憶メモリセル行コントロール線２５２を接地レベル０としてＰＭＯＳトランジスタ２５６，２５８からなるフリップフロップを非動作状態にするとともに副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２としてＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップを非動作状態にする。
【００５７】
副記憶部制御回路１４２が副記憶メモリセル行コントロール線２５２を接地レベル０にし、且つ副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２にしてから僅かに遅れてデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′に設定してＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続回路を開状態とし、データ転送バス線対１７６上の信号をメモリセル１８２内に取り込む。ここで、主記憶部１０１から転送されてきたデータを取り込む際にデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′とするのはデータ転送バス線のレベルに対してデータをメモリセル１８２内に取り込むためのＮＭＯＳトランジスタ２６４ａ，２６４ｂのゲート電極に対して適当な昇圧レベルを得るためである。
【００５８】
また、データを取り込む場合、データ転送バス線１７６は主記憶部１０１の電源電圧以下の微少差電位のため、メモリセル１８２内のトランジスタ２５６，２５８，２６０，２６２が完全にオフする状態にして取り込み、その後で増幅する必要がある。
本実施形態においては、メモリセル１８２内に設けられたトランジスタ２５６，２５８，２６０，２６２のソース電圧を制御する副記憶メモリセル行コントロール線２５２，２５４の電位を図９に示したように、それぞれ接地電位０及び副記憶部電源レベルＶ２にすることにより非導通状態としてからデータ転送バス線対１７６上の信号を取り込むようにしている。メモリセル１８２内に取り込まれたデータは副記憶行コントロール信号線２５２，２５４のレベルをそれぞれ副記憶部電源レベルＶ２、接地レベル０にすることで保持される。
【００５９】
以上の動作によって転送動作が終了する。転送終了後データ転送バス線制御信号線１９０のレベルは主記憶部昇圧電源のレベルＶ１′となりデータ転送バス線がプリチャージされる。続いてプリチャージコマンド（ＰＲＥ）が入力されるとワード線１７２がローレベルに設定され、センスアンプコントロール線２０８，２１０が中間電位１／２Ｖ１に設定され、ディジット線バランスプリチャージ信号線２０２がハイレベルとなる。尚、ここで注目すべきことは、転送動作が完了し、非転送状態となるとデータ転送バス線対１７６は主記憶部の電源電圧以下の中間電位にプリチャージされる点で、このような値に設定することによりデータ転送用副記憶行選択線の昇圧レベルを緩和することができる。
【００６０】
〔副記憶部１０２から主記憶部１０１へのデータ転送〕
図１０は、本発明の第１実施形態による半導体集積回路における副記憶部１０２から主記憶部１０１へデータ転送を行う際の動作を示すタイミングチャートである。
尚、図１０中においては、図９と同様に主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転送バス線のプリチャージレベルをＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを０としてそれぞれ表している。
【００６１】
図１０では、図１〜図７に示された各信号線上を伝わる信号を図示している。まず、ＲＳＴ，ＡＣＴの連続コマンドによる転送命令がコマンドデコーダ１３２に入力されたとすると、データ転送バス線制御回路１４０がデータバス線制御信号線１９０のレベルを主記憶部昇圧電源のレベルＶ１′からローレベルに設定し、プリチャージ回路１７８を非動作状態とする。続いて副記憶部制御回路１４２がデータ転送用副記憶行選択線２５０を主記憶電源レベルＶ１とする。
【００６２】
ここで、副記憶部制御回路１４２がデータ転送用副記憶行選択線２５０を主記憶電源レベルＶ１とするのは、副記憶部１０２に供給される電源電圧が高速動作の要求から主記憶部１０１の電源電圧よりも高い電圧であるため副記憶メモリセル１２０から主記憶部１０１のセンスアンプ回路１７４にデータを転送する場合、データ転送用副記憶行選択線２５０上に主記憶部昇圧電源のレベルを与えるとデータ転送バス線対１７６の電圧レベルが主記憶部電源のレベルより高い電圧に充電されてしまうおそれがあるのを防止するためである。
【００６３】
データ転送用副記憶行選択線２５０が主記憶電源レベルＶ１に設定されると、接続回路を構成するＮＭＯＳトランジスタ２６４ａ，２６４ｂがオン状態となりＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップ回路に記憶されている信号がデータ転送バス線対１７６へ出力される。
【００６４】
続いて、センスアンプ部制御回路１３８がディジット線バランスプリチャージ信号線２０２のレベルをローレベルとし、ディジット線バランスプリチャージ回路２００を非動作状態とする。また、センスアンプ部制御回路１３８はセンスアンプコントロール線２０８のレベルを中間電位１／２Ｖ１から接地レベル０に設定するとともに、センスアンプコントロール線２１０のレベルを中間電位１／２Ｖ１から主記憶電源レベルＶ１に設定する。
【００６５】
センスアンプコントロール線２０８のレベルが接地レベル０に設定され、且つセンスアンプコントロール線２１０のレベルが主記憶電源レベルＶ１に設定されると、主記憶デコーダ１１２はワード線１７２のレベルを主記憶部昇圧電源レベルＶ１′に設定する。そして、センスアンプ部制御回路１３８はセンスアンプ部転送スイッチ信号線２０４のレベルを主記憶部昇圧電源レベルＶ１′に設定してＮＭＯＳトランジスタ２１８，２２０からなる接続回路を開状態にしてデータ転送バス線対１７６からデータをセンスアンプ回路１７４内に取り込む。
【００６６】
ここで、センスアンプ部転送スイッチ信号線２０４のレベルを主記憶部昇圧電源レベルＶ１′とするのはデータ転送バス線のレベルに対してデータをセンスアンプ回路１７４内に取り込むためのＮＭＯＳトランジスタ２１８，２２０のゲート電極に対して適当な昇圧レベルを与える必要があるからである。
尚、本実施形態においては、センスアンプ回路１７４内に設けられたトランジスタ２１０，２１２，２１４，２１６のソース電圧を制御するセンスアンプコントロール線２０８，２１０の電位を制御してこれらを非導通状態としてからデータ転送バス線対１７６上の信号を取り込むようにしている。
【００６７】
センスアンプ回路１７４がデータを取り込むと副記憶部制御回路１４２はデータ転送用副記憶行選択線２５０のレベルをローレベルとして、データ転送バス線対１７６とメモリセル１８２内部のフリップフロップ回路とを電気的に遮断する。
その後、センスアンプ部制御回路１３８はセンスアンプコントロール線２０８のレベルを主記憶電源レベルＶ１に設定し、センスアンプコントロール線２１０のレベルをローレベルに設定する。そして、センスアンプ部制御回路１３８がセンスアンプ部転送スイッチ信号線２０４のレベルをローレベルとしてセンスアンプ回路１７４をデータ転送バス線対１７６から電気的に遮断する。次に、データ転送バス線制御回路１４０がデータ転送バス線制御信号線１９０のレベルを主記憶部昇圧電源レベルＶ１′に設定する。以上の動作によって転送動作が終了する。
【００６８】
この状態で、センスアンプ回路１７４に取り込まれた信号はＰＭＯＳトランジスタ２１０，２１２からなるフリップフロップ及びＮＭＯＳトランジスタ２１４，２１６からなるフリップフロップによって増幅され、図１０に示したように、センスアンプ内接点対２１７間の電位差は大となり、ディジット線対１７０間の電位差も徐々に大となる。
ディジット線対１７０のデータは主記憶メモリセル１１０に取り込まれる。続いてプリチャージコマンド（ＰＲＥ）が入力されると主記憶行デコーダ１１２がワード線１７２をローレベルにするとともに、センスアンプ部制御回路１３８がセンスアンプコントロール線２０８のレベル及びセンスアンプコントロール線２１０のレベルを中間電位中間電位レベル１／２Ｖ１に設定する。
センスアンプ部制御回路１３８はディジット線バランスプリチャージ信号線２０２をハイレベルとしてディジット線バランスプリチャージ回路２００を動作状態とすると転送動作が完了する。
【００６９】
〔主記憶部１０１から副記憶部１０２へのデータ転送の高速化〕
図９を参照して説明した主記憶部１０１から副記憶部１０２へのデータ転送においては、ディジット線増幅動作期間とデータ転送動作期間とが重複しているため、データ転送が遅れがちである。次に、主記憶部１０１から副記憶部１０２へのデータ転送の高速化を図った本発明の第１実施形態による半導体集積回路の動作について説明する。
【００７０】
図１１は、本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の高速化を図った場合の動作を示すタイミングチャートである。
尚、図１１中においては、主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転送バス線のプリチャージレベルをＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを０としてそれぞれ表している。
【００７１】
図１１では、図１〜図７に示された各信号線上を伝わる信号を図示している。まず、アクティブコマンド（ＡＣＴ）がコマンドデコーダ１３２に入力されたとすると、センスアンプ部制御回路１３８がディジット線バランスプリチャージ信号線２０２をローレベルとする。この信号線がローレベルとなると、ディジット線バランスプリチャージ回路２００が非動作状態となる。次に、主記憶行デコーダ１１２によって主記憶部１０１内に設けられた主記憶メモリセル１１０のある行が活性化され、図９に示したようにワード線１７２が主記憶部昇圧電源のレベルＶ１′に設定される。
【００７２】
ワード線１７２がハイレベルとなるとメモリセル１７３に記憶された信号がディジット線に読み出される。そして、センスアンプ部制御回路１３８はセンスアンプコントロール線２０８のレベルを主記憶部電源レベルＶ１に設定するとともに、センスアンプコントロール線２１０のレベルを接地レベル０に設定する。
ここで、注意すべきことは、センスアンプコントロール線２０８のレベルが主記憶部電源レベルＶ１に設定され、且つセンスアンプコントロール線２１０のレベルが接地レベル０に設定されると、センスアンプ部制御回路１３８はディジット線トランスファースイッチ信号線２０６のレベルをローレベルとし、ＮＭＯＳトランジスタ２２２，２２４をオフ状態にし、センスアンプ回路１７４をディジット線対１７０から電気的に切り離す動作を行う。
【００７３】
センスアンプコントロール線２０８のレベルが主記憶部電源レベルＶ１に設定され、且つセンスアンプコントロール線２１０のレベルが接地レベル０に設定されると、センスアンプ内接点対２１７間の電位差は大となり、ディジット線対１７０間の電位差も徐々に大となる。
このとき、センスアンプ回路１７４がディジット線対１７０から電気的に切り離されているので、ディジット線対１７０の増幅は行われないため接地電源線のインピーダンスに対する負荷が図９に示した場合より小さくなるため、より早くデータ転送バス線対１７６からの放電が行われ、必要な差電圧が得られるまでの時間が短縮される。
【００７４】
転送コマンド（ＰＦＣ）が入力され、センスアンプ部制御回路１３８がセンスアンプ部転送スイッチ信号線２０４の電圧レベルを主記憶電源レベルＶ１に設定するとＮＭＯＳトランジスタ２１８，２２０がオン状態となり、センスアンプ内接点対２１７に保持されていた信号がデータ転送バス線対１７６に出力される。ここで、注目すべきことは、センスアンプ部転送スイッチ信号線２０４の電圧レベルが主記憶電源レベルＶ１に設定されていることである。
【００７５】
これは、前述のように、センスアンプ回路１７４からデータ転送バス線対１７６にデータを転送する場合にセンスアンプ部転送スイッチ信号として主記憶部昇圧電源を与えるとデータ転送パス線対１７６の方がセンスアンプ回路１７４内のハイ側接点レベルより低く設定しているためデータ転送バス線対１７６のレベルに引かれてセンスアンプ回路１７４内のハイ側接点レベルが低下し、センスアンプ回路２７４からデータ転送バス線対１７６へのデータ転送能力が低下してしまうのを防止するためである。
【００７６】
センスアンプ制御回路１３８がセンスアンプ部転送スイッチ信号線２０４の電圧レベルを主記憶電源レベルＶ１に設定すると同時に、データ転送バス線制御回路１４０はデータ転送バス線制御信号線１９０のレベルをローレベルとしてデータ転送バス線プリチャージ回路１５２を非動作状態とする。
センスアンプ回路１７４からデータ転送バス線対１７６へ出力された信号はメモリセル１８２へ入力される。
【００７７】
また、上記センスアンプ制御回路１３８がセンスアンプ部転送スイッチ信号線２０４の電圧レベルを主記憶電源レベルＶ１に設定してから僅かに遅れて副記憶部制御回路１４２は副記憶メモリセル行コントロール線２５２を接地レベル０としてＰＭＯＳトランジスタ２５６，２５８からなるフリップフロップを非動作状態にするとともに副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２としてＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップを非動作状態にする。
【００７８】
副記憶部制御回路１４２が副記憶メモリセル行コントロール線２５２を接地レベル０にし、且つ副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２にしてから僅かに遅れてデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′に設定してＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続回路を開状態とし、データ転送バス線対１７６上の信号をメモリセル１８２内に取り込む。ここで、主記憶部１０１から転送されてきたデータを取り込む際にデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′とするのはデータ転送バス線のレベルに対してデータをメモリセル１８２内に取り込むためのＮＭＯＳトランジスタ２６４ａ，２６４ｂのゲート電極に対して適当な昇圧レベルを得るためである。
【００７９】
また、データを取り込む場合、データ転送バス線１７６は主記憶部１０１の電源電圧以下の微少差電位のため、メモリセル１８２内のトランジスタ２５６，２５８，２６０，２６２が完全にオフする状態にして取り込み、その後で増幅する必要がある。
本実施形態においては、メモリセル１８２内に設けられたトランジスタ２５６，２５８，２６０，２６２のソース電圧を制御する副記憶メモリセル行コントロール線２５２，２５４の電位を図９に示したように、それぞれ接地電位０及び副記憶部電源レベルＶ２にすることにより非導通状態としてからデータ転送バス線対１７６上の信号を取り込むようにしている。メモリセル１８２内に取り込まれたデータは副記憶行コントロール信号線２５２，２５４のレベルをそれぞれ副記憶部電源レベルＶ２、接地レベル０にすることで保持される。
【００８０】
以上の動作によって転送動作が終了する。転送動作が終了するとセンスアンプ部制御回路１３８はセンスアンプ部転送スイッチ信号線２０４をローレベルにするとともに、ディジット線トランスファースイッチ信号２０６をハイレベルとしディジット線対１７０の増幅動作を行う。
続いて、プリチャージコマンド（ＰＲＥ）が入力されるとワード線１７２がローレベルに設定され、センスアンプコントロール線２０８，２１０が中間電位１／２Ｖ１に設定され、ディジット線バランスプリチャージ信号線２０２がハイレベルとなると転送動作が完了する。
尚、複数セグメントを有する場合には、すべてのセグメントに属するディジット線対の増幅動作を転送動作の終了後に行うようにしてもよい。
【００８１】
以上、図２に示した簡略化したモデル図に基づいて、本発明の第１実施形態による半導体集積回路について説明した。上記の実施形態はあくまでも理解を容易にするためのものであり、本発明は上記実施形態に制限されない。
【００８２】
例えば、図１２に示す動作も可能である。図１２は、本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の他の動作例を示すタイミングチャートである。図１２に示したタイミングチャートと図１１に示したタイミングチャートが異なる主な点は、図１２において転送コマンド（ＰＦＣ）が入力された場合にディジット線トランスファースイッチ信号線２０６のレベルをローレベルとしてディジット線対１７０の増幅動作を一時中断してデータ転送を行うようにした点である。転送動作を終了した後にディジット線トランスファースイッチ信号線２０６のレベルをハイレベルとしてディジット線対１７０の増幅動作を行う点については図１１と同様である。
【００８３】
図１１に示したタイミングチャートでは、アクティブコマンド（ＡＣＴ）が入力されてからセンスアンプ活性化を含む一連の動作中にディジット線トランスファースイッチ信号線２０６をローレベルにしてセンスアンプ内接点対２１７をある程度のレベルまで増幅する。この状態で転送コマンド（ＰＦＣ）が入力されると転送動作が開始する。そして、転送動作が終了した後に再びディジット線トランスファースイッチ信号線２０６のレベルをハイレベルとしてディジット線対１７０の増幅を行っている。かかる動作を行う場合には転送コマンド（ＰＦＣ）が入力されるまで、ディジット線対１７０がセンスアンプ回路１７４から電気的に切り離された状態のまま転送動作が終了するまで待っている状態となるので、転送コマンド（ＰＦＣ）が入力するタイミングが遅い場合には、アクティブコマンド（ＡＣＴ）が入力されてからプリチャージコマンド（ＰＲＥ）が入力されるまでの時間に無駄が生ずる。
【００８４】
図１２に示したタイミングチャートの動作を行った場合には、転送コマンド（ＰＦＣ）が入力されるタイミングによってはデータ転送動作を開始する前にディジット線対１７０の増幅動作を行うことができる場合があるので、転送コマンド（ＰＦＣ）が入力するタイミングが遅い場合には、アクティブコマンド（ＡＣＴ）が入力されてからプリチャージコマンド（ＰＲＥ）が入力されるまでの時間をより有効に用いることができる。
【００８５】
また、図１３に示す動作も可能である。図１３は、本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の他の動作例を示すタイミングチャートである。図１３に示したタイミングチャートと図１１に示したタイミングチャートはほぼ同様であるが、図１３に示したタイミングチャートにおいては、動作開始命令たるアクティブコマンド（ＡＣＴ）と転送動作命令たる転送コマンド（ＰＦＣ）とを１コマンドとしている。アクティブコマンド（ＡＣＴ）と転送コマンド（ＰＦＣ）とを１コマンドとすることで、アクティブコマンド（ＡＣＴ）が入力されてからデータ転送動作が終了するまでを内部的に最適なタイミングに設定して動作させることができるためより有効に時間を使うことができ、その結果動作周波数（ＣＬＫの周波数）を上げた場合に極めて好適である。
【００８６】
〈第２実施形態〉
本発明の第２実施形態による半導体集積回路の基本構成及びそのブロック図は図１に示した第１実施形態による半導体集積回路の基本構成及びそのブロック図と基本的には同一である。
本発明の第２実施形態による半導体集積回路が本発明の第１実施形態による半導体集積回路と異なる点は、主記憶部１０１の行が複数の行に分割されている点である。以下、主記憶部１０１が複数の行に分割された構成を複数のセグメントに分割された構成と称する。
【００８７】
（１）モデル図
次に、本発明の第２実施形態において、主記憶メモリセル１１０と副記憶メモリセル１２０との間で行われるデータ転送について説明する。
図１４は、図１中の主記憶メモリセル１１０と副記憶メモリセル１２０との第２実施形態による接続関係を簡略化して示した図である。尚、図１４では副記憶部１０２のメモリセル列と１つに対して、主記憶部１０１のセンスアンプ回路２つを対応させている。しかし、本発明は図１４に示した構成に限定される訳ではなく、例えば主記憶部１０１の隣接する複数台のセンスアンプ回路に対して１つの副記憶部メモリセル列が対応している構成（複数セグメント）であっても良い。
【００８８】
本実施形態において、複数セグメントに分割する理由は、データ転送バス線１５０を主記憶センスアンプ回路３００内の各々のセンスアンプ回路に対応させて設けると、メモリセルアレイ上のデータ転送バス線１５０のレイアウトピッチが狭くなり、製造が困難となるため、データ転送バス線１５０の配線ピッチを緩和するためである。セグメントの数は２又は４が好ましい。セグメントに分割することにより、例えば、主記憶メモリ説１１０の規模が増大した場合、例えば２倍、４倍に増大した場合でも、セグメントの分割数を２又は４に増大するだけでよい。すなわち、データ転送バス線対１７６の対の数、データ転送バス線プリチャージ回路１５２、及び副記憶メモリセル１２０の規模を大きくする必要がない。
【００８９】
以下、図１４に示したモデル図について詳細に説明する。
図１４において、１１０は主記憶メモリセルであり、ディジット線対１７０ａ，１７０ｂと主記憶行デコーダ１１２に接続されたワード線１７２とが複数交差して配置されており、その交点にはメモリセル１７３ａ，１７３ｂが形成されている。尚、図１４に示された主記憶メモリセル１１０と図２に示された主記憶メモリセル１１０とを比較すると、メモリセル及びディジット線に付されている符号が異なる。これは、メモリセル及びディジット線が異なるセグメントに属するという説明を行う便宜のためであり、構成自体が異なる訳ではない。ただし、データ転送バス線１５０の本数が図２の場合と同様ならば図１４中の主記憶メモリセル１１０の規模は、図２に示した主記憶メモリセルの２倍となっている。本実施形態においては、セグメントの分割数が２である場合を例に挙げて説明する。
【００９０】
ディジット線対１７０ａ，１７０ｂは主記憶センスアンプ回路３００内のセンスアンプ回路１７４ａ，１７４ｂにそれぞれ接続されている。尚、図１４に示した主記憶センスアンプ回路３００は基本的な構成においては、図２に示した主記憶センスアンプ回路１１４と同一であるが、センスアンプ回路１７４ａとセンスアンプ回路１７４ｂとが複数のセグメントに分割され、同一のデータ転送バス線対１７６に接続されている点において異なる。
【００９１】
センスアンプ回路１７４ａ，１７４ｂは主記憶メモリセル１１０内のディジット線対１７０ａ、１７０ｂに対応して複数設けられている。尚、ディジット線１７０ａ，１７０ｂ、メモリセル１７３ａ，１７３ｂ、及びセンスアンプ回路１７４ａ，１７４ｂを符号“ａ”，“ｂ”を用いて区別しているが、これは、各々が異なるセグメント（本実施形態においては２つのセグメント構成を例として挙げている）に属することを意味し、各々の構成が変わることを意味しない。尚、図１４において、詳細な図示は省略しているが、隣接するセンスアンプ回路は異なるセグメントに属している。
【００９２】
データ転送バス線プリチャージ回路１５２内には各データ転送バス線対１７６に対応してプリチャージ回路１５２が設けられている。このプリチャージ回路１７８もデータ転送バス線対１７６の数だけ設けられている。
副記憶メモリセル１２０は、図１４に示したように、複数の副記憶メモリセル行１８０からなり、各々の副記憶メモリセル行１８０にはデータ転送バス線対１７６に対応してメモリセル１８２が設けられている。
尚、上述したように、図１４はあくまでも本実施形態の理解を容易にするために簡略化して記載した図であることに留意すべきである。
尚、図１４に示したデータ転送バス線プリチャージ回路１５２及び副記憶メモリセル行１８０の内部構成については、第１実施形態と同様であるので説明を省略する。また、本実施形態においても、図１に示したデータ転バス線プリチャージ電源回路１５４が設けられている。
【００９３】
次に、図１４に示した主記憶センスアンプ回路３００の内部構成について詳細に説明する。
〔主記憶センスアンプ回路３００〕
図１５は、主記憶センスアンプ回路３００の構成等を示す図であり、図１又は図１４に示された部材と同一部材については同一の符号を付してある。尚、図５に示した第１実施形態の主記憶センスアンプ回路１１４では、ディジット線バランスプリチャージ回路２００をセンスアンプ回路１７４外の構成として説明しているが、本実施形態では、ディジット線バランスプリチャージ回路がセンスアンプ回路内に設けられている場合について説明する。
図１５に示されたように、ディジット線対１７０ａにはセンスアンプ回路１７４ａが設けられ、ディジット線対１７０ｂにはセンスアンプ回路１７４ｂが設けられている。ディジット線対１７０ａ及びセンスアンプ回路１７４ａとディジット線対１７０ｂ及びセンスアンプ回路１７４ｂとは、異なるセグメントに属する。
【００９４】
センスアンプ回路１７４ａ，１７４ｂには、ＮＭＯＳトランジスタ３１０，３１２，３１４からなるディジット線バランスプリチャージ回路及びフリップフロップ回路が設けられている。このフリップフロップ回路はＰＭＯＳトランジスタ２１０，２１２及びＮＭＯＳトランジスタ２１４，２１６で構成される。
更に、センスアンプ回路１７４ａ，１７４ｂには、ディジット線対１７０ａ及びデータ転送バス線対１７６、ディジット線対１７０ｂ及びデータ転送バス線対１７６をそれぞれ接続する接続回路が設けられている。この接続回路は、ＮＭＯＳトランジスタ２１８，２２０によって構成される。ディジット線対１７０ａ，１７０ｂ各々に設けられたＮＭＯＳトランジスタ２２２，２２４はセンスアンプ回路１７４ａ，１７４ｂをディジット線対１７０ａ，１７０ｂそれぞれから切り離すために設けられるスイッチ用のトランジスタである。
【００９５】
また、センスアンプ部制御回路３０２は、図５中のセンスアンプ部制御回路１３８に相当する部材であるが、本実施形態においては２つのセグメントに分割しているため動作が異なる。図１５中のセンスアンプ部制御回路３０２と図５中のセンスアンプ部制御回路１３８との主な相違点は、データ転送時において、センスアンプ回路１７４ａが属するセグメント（以下、第１セグメントと称する）又はセンスアンプ回路１７４ｂが属するセグメント（以下、第２セグメントと称する）の何れか一方のセグメント内のセンスアンプ回路をデータ転送バス線対１７６にデータ転送可能なように接続する点である。つまり、データ転送を行う際には、第１セグメント内のセンスアンプ回路と第２セグメント内のセンスアンプ回路とが同時にデータ転送バス線対１７６に接続されることはない。
【００９６】
センスアンプ部制御回路３０２には、センスアンプ回路１７４ａ，１７４ｂ内に設けられたディジット線バランスプリチャージ回路各々が接続されたディジット線バランスプリチャージ信号線２０２ａ，２０２ｂが接続されている他、ディジット線トランスファースイッチ信号線２０６、センスアンプ部転送スイッチ信号線２０４ａ，２０４ｂ、センスアンプコントロール線２０８ａ，２０８ｂ、センスアンプコントロール線２１０ａ，２１０ｂが接続されている。
【００９７】
上記ディジット線バランスプリチャージ信号線２０２ａ，２０２ｂは、ディジット線バランスプリチャージ回路におけるプリチャージレベルを制御する制御信号をセンスアンプ部制御回路３０２からディジット線バランスプリチャージ回路へ伝達するものであり、ディジット線トランスファースイッチ信号線２０６は、センスアンプ回路１７４ａ，１７４ｂをディジット線対１７０ａ，１７０ｂ各々から切り離すか又は接続するかを制御する制御信号をＮＭＯＳトランジスタ２２２，２２４へ伝達するためのものである。
【００９８】
また、センスアンプ部転送スイッチ信号線２０４ａ，２０４ｂは、センスアンプ回路１７４ａ，１７４ｂにそれぞれ取り込まれ、センスアンプ内接点対２１７によってセンスアンプされた信号をデータ転送バス線対１７６に出力するか否か、又はデータ転送バス線対１７６を介して転送される信号をセンスアンプ回路１７４内部に取り込むか否かを制御する制御信号を伝達するものである。
【００９９】
本実施形態における半導体集積回路は、データ転送に関し、一度のデータ転送で１０２４ビットの単位で行われる。この場合、低消費電力を図るために信号のレベルを抑え、主記憶部１０１に供給される電源電圧の１０％以下程度としている。
このように、信号のレベルが低いため、例えば図１４に示すセンスアンプ回路１７４ａ，１７４ｂに信号を取り込む際、データバス転送バス線の初期電位を主記憶部１０１の電源電圧とすると、センスアンプ部制御回路３０２からセンスアンプ部転送スイッチ信号線２０４ａ，２０４ｂを介してＮＭＯＳトランジスタ２１８，２２０によって構成される接続回路へ供給されるセンスアンプ部転送スイッチ信号のレベルはより高い電圧に設定する必要がある。従って、昇圧レベルを緩和するために、データ転送バス線対１７６の非転送時のプリチャージレベルを主記憶部の電源電圧以下の中間電位としている。中間電位としては例えば主記憶部の電源電圧の半分の値が用いられる。
【０１００】
また、この中間電位は図４に示したデータ転送バス線プリチャージ電源回路１５４へデータ転送パス線レベル基準電位を与えることによって生成されており、独立した電源から上記中間電位が生成されるので、他の回路素子の動作による電源電圧の変動雑音がデータ転送バス線対１７６に影響を及ぼさないようにしている。
【０１０１】
また、センスアンプコントロール線２０８ａ，２０８ｂは、ＰＭＯＳトランジスタ２１０，２１２からなるフリップフロップの増幅率を制御する制御信号を伝達するものであり、センスアンプコントロール線２１０ａ，２１０ｂは、ＮＭＯＳトランジスタ２１４，２１６からなるフリップフロップの増幅率を制御する制御信号を伝達するものである。
【０１０２】
尚、上述したように、本実施形態においては、センスアンプ回路１７４ａに対してセンスアンプコントロール線２０８ａ，２１０ａ及びディジット線バランスプリチャージ信号線２０２ａを設け、センスアンプ回路１７４ｂに対してセンスアンプコントロール線２０８ｂ，２１０ｂ及びディジット線バランスプリチャージ信号線２０２ｂを設け、第１セグメントに属するセンスアンプ回路１７４ａと第２セグメントに属するセンスアンプ回路１７４ｂとを別個に制御している。これは、上述したように、異なるセグメントに属するセンスアンプ回路をデータ転送バス線対１７６に同時に接続しないよう制御する必要があるためである。また、これ以外の理由として、特に副記憶部１０２から主記憶部１０１へデータを転送する時には、非転送状態となっているセグメントに属するセンスアンプ回路は主記憶メモリセル内のメモリセルに記憶されている信号を増幅する必要があり、転送状態となっているセグメントに属するセンスアンプ回路はデータ転送バス線によって転送されたデータを増幅する必要があるからである。
【０１０３】
（２）動作
次に、上記構成における本発明の第２実施形態による半導体集積回路の動作について説明する。
尚、主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転送バス線のプリチャージレベルをＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを０として説明する。
【０１０４】
〔主記憶部１０１から副記憶部１０２へのデータ転送〕
まず、アクティブコマンド（ＡＣＴ）がコマンドデコーダ１３２に入力されたとすると、センスアンプ部制御回路３０２がディジット線バランスプリチャージ信号線２０２ａ，２０２ｂをローレベルとする。ディジット線バランスプリチャージ信号線２０２ａ，２０２ｂを共にローレベルとするのは、メモリセル１７３ａ及びメモリセル１７３ｂの信号を共に増幅するためである。ただし、後述するように、データ転送の際にはセンスアンプ回路１７４ａ，１７４ｂの何れか一方のみがデータ転送バス線対１７６に接続される。
ディジット線バランスプリチャージ信号線２０２ａ，２０２ｂがローレベルとなると、第１セグメントに属するセンスアンプ回路内のディジット線バランスプリチャージ回路が非動作状態となる。次に、主記憶行デコーダ１１２によって主記憶部１０１内に設けられた主記憶メモリセル１１０のある行が活性化され、ワード線１７２が主記憶部昇圧電源のレベルＶ１′に設定される。
【０１０５】
ワード線１７２がハイレベルとなると、メモリセル１７３ａに記憶された信号がディジット線対１７０ａを介してディジット線バランスプリチャージ回路に入力される。そして、センスアンプ部制御回路３０２はセンスアンプコントロール線２０８ａのレベルを主記憶部電源レベルＶ１に設定するとともに、センスアンプコントロール線２１０ａのレベルを接地レベル０に設定する。
【０１０６】
センスアンプコントロール線２０８ａのレベルが主記憶部電源レベルＶ１に設定され、且つセンスアンプコントロール線２１０ｂのレベルが接地レベル０に設定されると、センスアンプ内接点対２１７間の電位差は大となり、ディジット線対１７０ａ間の電位差も徐々に大となる。
この状態で転送コマンド（ＰＦＣ）が入力されると、センスアンプ部制御回路３０２がセンスアンプ部転送スイッチ信号２０４ａの電圧レベルを主記憶部電源レベルＶ１に設定し、ＮＭＯＳトランジスタ２１８，２２０がオン状態となり、センスアンプ内接点対２１７に保持されていた信号がデータ転送バス線対１７６に出力される。ここで、注目すべきことは、センスアンプ部転送スイッチ信号線２０４の電圧レベルが主記憶電源レベルＶ１に設定されていることである。
【０１０７】
これは、前述のように、センスアンプ回路１７４からデータ転送バス線対１７６にデータを転送する場合にセンスアンプ部転送スイッチ信号として主記憶部昇圧電源を与えるとデータ転送バス線対１７６の方がセンスアンプ回路１７４内のハイ側接点レベルより低く設定しているためデータ転送バス線対１７６のレベルに引かれてセンスアンプ回路１７４内のハイ側接点レベルが低下し、センスアンプ回路２７４からデータ転送バス線対１７６へのデータ転送能力が低下してしまうのを防止するためである。
このようにして、第１セグメントに属するセンスアンプ回路がデータ転送バス線対１７６に接続され、データの転送が行われる。
【０１０８】
センスアンプ制御回路３０２がセンスアンプ部転送スイッチ信号線２０４ａの電圧レベルを主記憶電源レベルＶ１に設定すると同時に、データ転送バス線制御回路１４０はデータ転送バス線制御信号線１９０のレベルをローレベルとしてデータ転送バス線プリチャージ回路１５２を非動作状態とする。
センスアンプ回路１７４ａからデータ転送バス線対１７６へ出力された信号は副記憶メモリセル１８２へ入力される。
【０１０９】
また、上記センスアンプ制御回路３０２がセンスアンプ部転送スイッチ信号線２０４ａの電圧レベルを主記憶電源レベルＶ１に設定してから僅かに遅れて副記憶部制御回路１４２は副記憶メモリセル行コントロール線２５２を接地レベル０としてＰＭＯＳトランジスタ２５６，２５８からなるフリップフロップを非動作状態にするとともに副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２としてＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップを非動作状態にする。
【０１１０】
副記憶部制御回路１４２が副記憶メモリセル行コントロール線２５２を接地レベル０にし、且つ副記憶メモリセル行コントロール線２５４を副記憶部電源レベルＶ２にしてから僅かに遅れてデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′に設定してＮＭＯＳトランジスタ２６４ａ，２６４ｂからなる接続回路を開状態とし、データ転送バス線対１７６上の信号をメモリセル１８２内に取り込む。ここで、主記憶部１０１から転送されてきたデータを取り込む際にデータ転送用副記憶行選択線を主記憶部昇圧電源のレベルＶ１′とするのはデータ転送バス線のレベルに対してデータをメモリセル１８２内に取り込むためのＮＭＯＳトランジスタ２６４ａ，２６４ｂのゲート電極に対して適当な昇圧レベルを得るためである。
【０１１１】
また、データを取り込む場合、データ転送バス線１７６は主記憶部１０１の電源電圧以下の微少差電位のため、メモリセル１８２内のトランジスタ２５６，２５８，２６０，２６２が完全にオフする状態にして取り込み、その後で増幅する必要がある。
本実施形態においては、メモリセル１８２内に設けられたトランジスタ２５６，２５８，２６０，２６２のソース電圧を制御する副記憶メモリセル行コントロール線２５２，２５４の電位を、それぞれ接地電位０及び副記憶部電源レベルＶ２にすることにより非導通状態としてからデータ転送バス線対１７６上の信号を取り込むようにしている。メモリセル１８２内に取り込まれたデータは副記憶行コントロール信号線２５２，２５４のレベルをそれぞれ副記憶部電源レベルＶ２、接地レベル０にすることで保持される。
【０１１２】
以上の動作によって転送動作が終了する。転送終了後データ転送バス線制御信号線１９０のレベルは主記憶部昇圧電源のレベルＶ１′となりデータ転送バス線がプリチャージされる。続いてプリチャージコマンド（ＰＲＥ）が入力されるとワード線１７２がローレベルに設定され、センスアンプコントロール線２０８，２１０が中間電位１／２Ｖ１に設定され、ディジット線バランスプリチャージ信号線２０２ａ，２０２ｂがハイレベルとなる。尚、ここで注目すべきことは、転送動作が完了し、非転送状態となるとデータ転送バス線対１７６は主記憶部の電源電圧以下の中間電位にプリチャージされる点で、このような値に設定することによりデータ転送用副記憶行選択線の昇圧レベルを緩和することができる。
【０１１３】
続いて、主記憶部１０１から副記憶部１０２へデータを転送する場合には、センスアンプ部制御回路３０２がディジット線バランスプリチャージ信号線２０２ｂ、センスアンプコントロール線２０８ｂ，２１０ｂ、センスアンプ部転送スイッチ信号線２０４ｂを介して第２セグメントに属するセンスアンプ回路に制御信号を出力して、第２セグメントに属するセンスアンプ回路のみをデータ転送バス線対１７６に接続することによって、以上説明した動作と同様の動作を行ってデータ転送を行う。
【０１１４】
〔副記憶部１０２から主記憶部１０１へのデータ転送〕
図１６は、本発明の第２実施形態による半導体集積回路における副記憶部１０２から主記憶部１０１へデータ転送を行う際の動作を示すタイミングチャートである。
尚、図１６中においては、図９と同様に主記憶部電源のレベルをＶ１、主記憶部昇圧電源のレベルをＶ１′、中間電位のレベルを１／２Ｖ１、データ転送バス線のプリチャージレベルをＶＰ、副記憶部電源レベルをＶ２、及び接地レベルを０としてそれぞれ表している。
【０１１５】
図１６では、図１、図１４、図１５に示された各信号線上を伝わる信号を図示している。
まず、ＲＳＴ，ＡＣＴの連続コマンドによる転送命令がコマンドデコーダ１３２に入力されたとすると、データ転送バス線制御回路１４０がデータバス線制御信号線１９０のレベルを主記憶部昇圧電源のレベルＶ１′からローレベルに設定し、プリチャージ回路１７８を非動作状態とする。続いて副記憶部制御回路１４２がデータ転送用副記憶行選択線２５０を主記憶電源レベルＶ１とする。
【０１１６】
ここで、副記憶部制御回路１４２がデータ転送用副記憶行選択線２５０を主記憶電源レベルＶ１とするのは、副記憶部１０２に供給される電源電圧が高速動作の要求から主記憶部１０１の電源電圧よりも高い電圧であるため副記憶メモリセル１２０から主記憶部１０１のセンスアンプ回路１７４にデータを転送する場合、データ転送用副記憶行選択線２５０上に主記憶部昇圧電源のレベルを与えるとデータ転送バス線対１７６の電圧レベルが主記憶部電源のレベルより高い電圧に充電されてしまうおそれがあるのを防止するためである。
【０１１７】
データ転送用副記憶行選択線２５０が主記憶電源レベルＶ１に設定されると、接続回路を構成するＮＭＯＳトランジスタ２６４ａ，２６４ｂがオン状態となりＰＭＯＳトランジスタ２５６，２５８及びＮＭＯＳトランジスタ２６０，２６２からなるフリップフロップ回路に記憶されている信号がデータ転送バス線対１７６へ出力される。
【０１１８】
続いて、センスアンプ部制御回路３０２がディジット線バランスプリチャージ信号線２０２ｂのレベルをローレベルとし、第２セグメントに属するセンスアンプ回路１７４ｂ内のディジット線バランスプリチャージ回路を非動作状態とする。一方、センスアンプ部制御回路３０２は、ディジット線バランスプリチャージ信号線２０２ａのレベルをハイレベルに維持してバランスプリチャージを維持する。これは、転送状態にある第１セグメント内のセンスアンプ回路１７４ａにおいては、メモリセル１７３ａの信号を増幅しないため、また、逆に隣接する非転送状態にある第２セグメントに属するセンスアンプ回路１７４ｂからの雑音によってセンスアンプ内接点対に不必要な電位差が生じないようにするためである。次に、主記憶行デコーダ１１２がワード線１７２のレベルを主記憶部昇圧電源レベルＶ１′に設定する。
【０１１９】
以上の設定が終了すると、センスアンプ部制御回路３０２は、ディジット線トランスファースイッチ信号線２０６のレベルをローレベルとし、ディジット線対１７０ａと転送状態にある第１セグメントに属するセンスアンプ回路１７４ａとを、ディジット線対１７０ｂと第２セグメントに属するセンスアンプ回路１７４ｂとをそれぞれ電気的に分離する。これは、データ転送バス線対１７６からみたセンスアンプ回路１７４ａの負荷を、ディジット線対１７０ａとセンスアンプ回路１７４ａとを電気的に分離することで小さくしてデータの取り込み時間の短縮を図るためである。
また、センスアンプ部制御回路３０２は、センスアンプ部コントロール線２０８ａのレベルを中間電位１／２Ｖ１から接地レベル０に設定するとともに、センスアンプ部コントロール線２１０ａのレベルを中間電位１／２Ｖ１から主記憶電源レベルＶ１に設定する。
【０１２０】
更に、センスアンプ部制御回路３０２はセンスアンプ部コントロール線２０８ｂのレベルを中間電位１／２Ｖ１から主記憶電源レベルＶ１に設定するとともに、センスアンプ部コントロール線２１０ｂのレベルを中間電位１／２Ｖ１から接地レベル０に設定する。センスアンプ部制御回路３０２が、センスアンプ部コントロール線２０８ｂのレベルを主記憶電源レベルＶ１に設定するとともに、センスアンプ部コントロール線２１０ｂのレベルを接地レベル０に設定するのは、第２セグメントは非転送状態に設定されるので、メモリセル１７３ｂの信号を増幅する必要があるからである。
【０１２１】
この状態においては、メモリセル１７３ｂの信号が、非転送状態にあるセグメントに属するセンスアンプ回路１７４ｂにおいて増幅されている状態であり、まだ転送状態にあるセグメントに属するセンスアンプ回路１７４ａには、副記憶部１０２内のメモリセル１８２からのデータがデータ転送バス線対１７６を介して取り込まれていない。
【０１２２】
このように、データ転送動作を行う前に、非転送状態にあるセグメント内のセンスアンプ回路１７４ｂにおいてメモリセル１７３ｂの信号を増幅するのは、メモリセル１７３ｂの信号が極めて微弱であるために、他の回路からの雑音による誤動作を防止するためである。つまり、副記憶部１０２からセンスアンプ回路１７４ａにデータが転送される際及び増幅される際に発生する雑音が、非転送状態にあるセグメントに属するセンスアンプ回路１７４ｂのメモリセル１７３ｂの信号の増幅動作に影響を与えないようにするためである。
【０１２３】
非転送状態にあるセグメントに属するセンスアンプ回路１７４ｂがメモリセル１７３ｂの信号の増幅を行っている途中で、副記憶部制御回路１４２がデータ転送用副記憶行選択線２５０のレベルをローレベルとし、副記憶部１０２内のメモリセル１８２とデータ転送バス線対１７６とを電気的に切り離す。
続いて、非転送状態にある第２セグメントに属するセンスアンプ回路１７４ｂによってある程度メモリセル１７３ｂの信号が増幅されると、センスアンプ部制御回路３０２はディジット線バランスプリチャージ信号線２０２ａのレベルをローレベルに設定して第１セグメントに属するセンスアンプ回路内のディジット線バランスプリチャージ回路を非動作状態にする。また、センスアンプ部制御回路３０２は、センスアンプ部転送スイッチ信号線２０４ａのレベルを主記憶部昇圧電源レベルＶ１′に設定してＮＭＯＳトランジスタ２１８，２２０からなる接続回路を開状態にしてデータ転送バス線対１７６からデータをセンスアンプ回路１７４ａ内に取り込む。
【０１２４】
ここで、センスアンプ部転送スイッチ信号線２０４のレベルを主記憶部昇圧電源レベルＶ１′とするのはデータ転送バス線のレベルに対してデータをセンスアンプ回路１７４内に取り込むためのＮＭＯＳトランジスタ２１８，２２０のゲート電極に対して適当な昇圧レベルを与える必要があるからである。
尚、本実施形態においては、センスアンプ回路１７４内に設けられたトランジスタ２１０，２１２，２１４，２１６のソース電圧を制御するセンスアンプコントロール線２０８，２１０の電位を制御してこれらを非導通状態としてからデータ転送バス線対１７６上の信号を取り込むようにしている。
さらに、データ転送バス線対１７６からデータを取り込む時点において、ディジット線トランスファースイッチ信号線２０６のレベルはローレベルとなっており、センスアンプ回路１７４ａとディジット線対１７０ａとが電気的に切り離されているので、短時間でデータ取り込みが行える。
【０１２５】
データの取り込みが終了すると、センスアンプ部制御回路３０２は、センスアンプ部転送スイッチ信号線２０４ａのレベルをローレベルとし、転送状態にある第１セグメントに属するセンスアンプ回路１７４ａをデータ転送バス線対１７６から電気的に切り離す。また、センスアンプ部制御回路３０２はセンスアンプコントロール線２０８ａのレベルを主記憶電源レベルＶ１に設定し、センスアンプコントロール線２１０ａのレベルを接地レベル０に設定する。次に、データ転送バス線制御回路１４０がデータ転送バス線制御信号線１９０のレベルを主記憶部昇圧電源レベルＶ１′に設定する。以上の動作によって転送動作が終了する。
【０１２６】
この状態で、センスアンプ部制御回路３０２は、ディジット線トランスファースイッチ信号線２０６のレベルをハイレベルとし、第１セグメントに属するセンスアンプ回路１７４ａとディジット線対１７０ａとを、第２セグメントに属するセンスアンプ回路１７４ｂとディジット線対１７０ｂとをそれぞれ電気的に接続する。センスアンプ回路１７４ａに取り込まれた信号はＰＭＯＳトランジスタ２１０，２１２からなるフリップフロップ及びＮＭＯＳトランジスタ２１４，２１６からなるフリップフロップによって増幅され、図１６に示したように、センスアンプ内接点対２１７間の電位差は大となり、ディジット線対１７０ａ間の電位差も徐々に大となる。
ディジット線対１７０ａのデータは主記憶メモリセル１１０に取り込まれる。続いてプリチャージコマンド（ＰＲＥ）が入力されると主記憶行デコーダ１１２がワード線１７２をローレベルにするとともに、センスアンプ部制御回路３０２がセンスアンプコントロール線２０８ａ，２０８ｂのレベル及びセンスアンプコントロール線２１０ａ，２１０ｂのレベルを中間電位中間電位レベル１／２Ｖ１に設定する。
センスアンプ部制御回路３０２はディジット線バランスプリチャージ信号線２０２ａ，２０２ｂをハイレベルとしてディジット線バランスプリチャージ回路を動作状態とすると転送動作が完了する。
【０１２７】
【発明の効果】
以上、説明したように、本発明によれば、主記憶部と副記憶部とを有し、前記主記憶部と前記副記憶部との間に設けられたデータ転送バス線を介して双方向のデータ転送が可能なように構成された半導体集積回路であって、前記主記憶部に設けられたセンスアンプ回路と、前記センスアンプ回路を制御するセンスアンプ部制御回路と、前記センスアンプ回路と前記主記憶部内の主記憶メモリセルとを電気的に接続するスイッチ手段とを備え、前記センスアンプ部制御回路は、前記主記憶部から副記憶部へ転送するデータを前記センスアンプ回路に取り込んだ後に、前記スイッチ手段を制御して前記センスアンプ回路と前記主記憶部メモリセルとを電気的に絶縁し、絶縁された状態で前記主記憶部から前記副記憶部へ前記データを転送するようにしたので、異なる動作電圧の主記憶部と副記憶部との間のデータ転送を効率的且つ高速に行うことができるという効果がある。
また、本発明によれば、主記憶部と副記憶部とを有し、前記主記憶部と前記副記憶部との間に設けられたデータ転送バス線を介して双方向のデータ転送が可能なように構成された半導体集積回路であって、前記主記憶部に設けられたセンスアンプ回路と、前記センスアンプ回路を制御するセンスアンプ部制御回路とを備え、前記センスアンプ回路は、前記データ転送バス線１つに対して複数設けられるセグメント構成であり、前記センスアンプ部制御回路は、前記データ転送バス線１つに対して１つの前記センスアンプ回路を電気的に接続し、前記副記憶部から前記主記憶部へデータ転送を行う前に、前記データ転送バス線と接続されないセンスアンプ回路に対して増幅動作を行わせるようにしたので、異なる動作電圧の主記憶部と副記憶部との間のデータ転送を効率的且つ高速に行うことができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置の全体の構成を概略的に示すブロック図である。
【図２】 図１中の主記憶メモリセル１１０と副記憶メモリセル１２０との第１実施形態による接続関係を簡略化して示した図である。
【図３】 データ転送バス線プリチャージ回路１５２の内部構成を示す図であり、図１又は図２に示した部材と同一の部材については同一の符号が付してある。
【図４】 データ転バス線プリチャージ電源回路１５４の内部構成を示す図である。
【図５】 主記憶センスアンプ回路１１４の構成等を示す図である。
【図６】 センスアンプ部制御回路１３８内に設けられたセンスアンプ部転送スイッチ信号生成回路２３０の構成を示す図である。
【図７】 副記憶メモリセル行１８０の内部構成等を示す図である。
【図８】 副記憶部制御回路１４２内に設けられたデータ転送用副記憶行選択線生成回路２８０の構成を示す図である。
【図９】 本発明の第１実施形態による半導体集積回路における主記憶部１０１から副記憶部１０２へデータ転送を行う際の動作を示すタイミングチャートである。
【図１０】 本発明の第１実施形態による半導体集積回路における副記憶部１０２から主記憶部１０１へデータ転送を行う際の動作を示すタイミングチャートである。
【図１１】 本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の高速化を図った場合の動作を示すタイミングチャートである。
【図１２】 本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の他の動作例を示すタイミングチャートである。
【図１３】 本発明の第１実施形態による半導体集積回路おける主記憶部１０１から副記憶部１０２へデータ転送の他の動作例を示すタイミングチャートである。
【図１４】 図１中の主記憶メモリセル１１０と副記憶メモリセル１２０との第２実施形態による接続関係を簡略化して示した図である。
【図１５】 主記憶センスアンプ回路３００の構成等を示す図である。
【図１６】 本発明の第２実施形態による半導体集積回路における副記憶部１０２から主記憶部１０１へデータ転送を行う際の動作を示すタイミングチャートである。
【図１７】 ＣＤＲＡＭのメモリアレイ部の構成の一例を概略的に示す図である。
【図１８】 双方向転送ゲート回路９２０３の詳細な構成を示す図である。
【図１９】 双方向転送ゲート回路９２０３の詳細な構成を示す図である。
【符号の説明】
１０１ 主記憶部
１０２ 副記憶部
１５２ データ転送バス線プリチャージ回路
１７６ データ転送バス線対
１７４ センスアンプ回路
１５０ データ転送バス線
１３８ センスアンプ部制御回路
１８２ メモリセル
１４２ 副記憶部制御回路
２１０，２１２，２５６，２５８ ＰＭＯＳトランジスタ（トランジスタ）
２１４，２１６，２６０，２６２ ＮＭＯＳトランジスタ（トランジスタ）
２２２，２２４ ＮＭＯＳトランジスタ（スイッチ手段）

Claims (1)

1. 主記憶部と副記憶部とを有し、前記主記憶部と前記副記憶部との間に設けられたデータ転送バス線を介して双方向のデータ転送が可能なように構成された半導体集積回路であって、
   前記主記憶部に設けられたセンスアンプ回路と、
   前記センスアンプ回路を制御するセンスアンプ部制御回路と、
   前記センスアンプ回路と前記主記憶部内のディジット線とを電気的に接続するスイッチ手段とを備え、
   前記センスアンプ部制御回路は、前記主記憶部を活性化する動作開始命令が入力されると、前記主記憶部から副記憶部へ転送するデータを主記憶メモリセルから読み出してディジット線増幅動作を開始し、前記主記憶部から前記副記憶部へデータの転送を開始させる転送開始命令が入力されたタイミングで前記スイッチ手段を制御して前記センスアンプ回路と前記ディジット線とを電気的に絶縁し、前記センスアンプ回路と前記ディジット線とが電気的に絶縁された状態で前記主記憶部から前記副記憶部へ前記データを転送した後、前記スイッチ手段を制御してセンスアンプ回路と前記ディジット線とを電気的に接続してディジット線増幅動作を再開することを特徴とする半導体集積回路。

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