JPH0799620B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0799620B2 JPH0799620B2 JP3179209A JP17920991A JPH0799620B2 JP H0799620 B2 JPH0799620 B2 JP H0799620B2 JP 3179209 A JP3179209 A JP 3179209A JP 17920991 A JP17920991 A JP 17920991A JP H0799620 B2 JPH0799620 B2 JP H0799620B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速、高Ｓ／Ｎでチッ
プ面積の縮少可能な半導体メモリに関するものである。
プ面積の縮少可能な半導体メモリに関するものである。
【０００２】
【０００３】
【発明が解決しようとする課題】今後半導体メモリが高
集積・大容量化されるにつれて、メモリアレーの占める
面積ならびにこのメモリアレー自身が直接関係する速度
あるいはＳ／Ｎに十分配慮した設計がますます重要にな
る。しかし従来方式では不十分であったが、この従来例
を、１トランジスタＭＯＳメモリを例に説明する。
集積・大容量化されるにつれて、メモリアレーの占める
面積ならびにこのメモリアレー自身が直接関係する速度
あるいはＳ／Ｎに十分配慮した設計がますます重要にな
る。しかし従来方式では不十分であったが、この従来例
を、１トランジスタＭＯＳメモリを例に説明する。
【０００４】図１は、ＸとＹデコーダ（ＸＤＥＣ，ＹＤ
ＥＣ）をほぼ同じ位置に配置することによって、後述す
るような、ＸＤＥＣとＹＤＥＣを分離した方式に比べて
デコーダ部の面積を減少させた例である。しかし欠点と
しては、センスアンプの制御信号φy用の制御線ＹＣ
が、図２に示すようにメモリアレー内を途中で直角に曲
がること、この制御線の材料が、ワード線とデータ線の
材料と同じなので、この制御線の分だけ、実効的なメモ
リセル面積が大となる。したがってデコーダ面積は小に
なっても、メモリアレー面積が大となり、結果的にチッ
プ面積の縮少は望めない。デコーダの制御が複雑で誤
操作の原因となる、電気的に平衡すべきデータ対線Ｄ
0，Ｄ0￣が空間的に離れている方式のセル（open deta
line arrangementあるいは１交点セルと称す）なので雑
音が大きい ことなどがあげられる。図３は上記欠点を
解消するための方式である。すなわち、ＹＤＥＣとＸＤ
ＥＣを分離し、センスアンプＳＡに近接してレイアウト
されたＹＤＥＣで選択されたφyが出力し、これでＳＡ
の出力を制御し、共通の出力線Ｉ／Ｏ，Ｉ／Ｏ￣￣￣に
出力させる方式である。しかし本方式の欠点は、ＹＤ
ＥＣ，Ｉ／Ｏ線、ＳＡを、メモリアレーＭＡ１とＭＡ
２、あるいはＭＡ３とＭＡ４の中点にレイアウトするの
で、レイアウト困難である上に、レイアウト上からみ
て、データ対称Ｄ0，Ｄ0￣に容量の不平衡が生じ易くな
り雑音が大きくなる、データ線の容量を小にして、Ｓ
Ａ入力端への読み出し信号を大にする目的で、１本のデ
ータ線を２ｎ分割（本図ではｎ＝２）すると、ＹＤＥ
Ｃ，Ｉ／Ｏ線、ＳＡともｎ組必要となり、ｎが大になる
ほど面積が増大する、１交点セルなので雑音が大き
い、ことなどがあげられる。図４は、ＳＡとＹＤＥＣを
近接してレイアウトすることの困雑さを解消するため
に、ＹＤＥＣをチップの片端に配置した例である。しか
し欠点としては、ＳＡの出力を制御するφy用の制御
線ＹＣは、図５に示すように、データ線Ｄ0，Ｄ0￣と同
じ配線層で形成され、このＹＣがＭＡ１内を走るので、
ＭＡ１の面積がその分だけ大きくなる、本来なら、Ｙ
Ｃには、ＳＡを制御するだけの機能をもてばよいよら、
ＭＡ２側は不要である。しかし、Ｄ0，Ｄ0￣の電気的平
衡を保つために、ＭＡ２側にも必要となる。したがっ
て、ＭＡ２もＭＡ１と同様に面積が大となる、１交点
セルなので雑音が大きい、Ｉ／Ｏ線が２対必要であ
る、などがあげられる。図６は他の従来例である。デー
タ対線が近接してレイアウトされているメモリセル（fo
lded dataline arrargement、あるいは２交点セルと称
す）なので一般に高Ｓ／Ｎであり、またＳＡをＹＤＥＣ
とＩ／Ｏ線とは無関係にＭＡ１とＭＡ２の片端に配置で
きるので、レイアウトが容易である。しかし欠点として
は、データ線の容量を小にして、ＳＡ入力端への読み出
し信号を大にする目的で、１本のデータ線を２ｎ分割
（本例ではｎ＝２）すると、Ｉ／Ｏ線とＳＡはｎ組、Ｙ
ＤＥＣはｎ／２組必要となり、ｎが大になるほど、すな
わち高集積化、大容量化されるほど面積が大となる。
ＥＣ）をほぼ同じ位置に配置することによって、後述す
るような、ＸＤＥＣとＹＤＥＣを分離した方式に比べて
デコーダ部の面積を減少させた例である。しかし欠点と
しては、センスアンプの制御信号φy用の制御線ＹＣ
が、図２に示すようにメモリアレー内を途中で直角に曲
がること、この制御線の材料が、ワード線とデータ線の
材料と同じなので、この制御線の分だけ、実効的なメモ
リセル面積が大となる。したがってデコーダ面積は小に
なっても、メモリアレー面積が大となり、結果的にチッ
プ面積の縮少は望めない。デコーダの制御が複雑で誤
操作の原因となる、電気的に平衡すべきデータ対線Ｄ
0，Ｄ0￣が空間的に離れている方式のセル（open deta
line arrangementあるいは１交点セルと称す）なので雑
音が大きい ことなどがあげられる。図３は上記欠点を
解消するための方式である。すなわち、ＹＤＥＣとＸＤ
ＥＣを分離し、センスアンプＳＡに近接してレイアウト
されたＹＤＥＣで選択されたφyが出力し、これでＳＡ
の出力を制御し、共通の出力線Ｉ／Ｏ，Ｉ／Ｏ￣￣￣に
出力させる方式である。しかし本方式の欠点は、ＹＤ
ＥＣ，Ｉ／Ｏ線、ＳＡを、メモリアレーＭＡ１とＭＡ
２、あるいはＭＡ３とＭＡ４の中点にレイアウトするの
で、レイアウト困難である上に、レイアウト上からみ
て、データ対称Ｄ0，Ｄ0￣に容量の不平衡が生じ易くな
り雑音が大きくなる、データ線の容量を小にして、Ｓ
Ａ入力端への読み出し信号を大にする目的で、１本のデ
ータ線を２ｎ分割（本図ではｎ＝２）すると、ＹＤＥ
Ｃ，Ｉ／Ｏ線、ＳＡともｎ組必要となり、ｎが大になる
ほど面積が増大する、１交点セルなので雑音が大き
い、ことなどがあげられる。図４は、ＳＡとＹＤＥＣを
近接してレイアウトすることの困雑さを解消するため
に、ＹＤＥＣをチップの片端に配置した例である。しか
し欠点としては、ＳＡの出力を制御するφy用の制御
線ＹＣは、図５に示すように、データ線Ｄ0，Ｄ0￣と同
じ配線層で形成され、このＹＣがＭＡ１内を走るので、
ＭＡ１の面積がその分だけ大きくなる、本来なら、Ｙ
Ｃには、ＳＡを制御するだけの機能をもてばよいよら、
ＭＡ２側は不要である。しかし、Ｄ0，Ｄ0￣の電気的平
衡を保つために、ＭＡ２側にも必要となる。したがっ
て、ＭＡ２もＭＡ１と同様に面積が大となる、１交点
セルなので雑音が大きい、Ｉ／Ｏ線が２対必要であ
る、などがあげられる。図６は他の従来例である。デー
タ対線が近接してレイアウトされているメモリセル（fo
lded dataline arrargement、あるいは２交点セルと称
す）なので一般に高Ｓ／Ｎであり、またＳＡをＹＤＥＣ
とＩ／Ｏ線とは無関係にＭＡ１とＭＡ２の片端に配置で
きるので、レイアウトが容易である。しかし欠点として
は、データ線の容量を小にして、ＳＡ入力端への読み出
し信号を大にする目的で、１本のデータ線を２ｎ分割
（本例ではｎ＝２）すると、Ｉ／Ｏ線とＳＡはｎ組、Ｙ
ＤＥＣはｎ／２組必要となり、ｎが大になるほど、すな
わち高集積化、大容量化されるほど面積が大となる。
【０００５】図７は他の従来例である。利点としては、
２交点セルのレイアウトだから、データ線を２分割し、
ＭＯＳＴＱ0，Ｑ1，Ｑ0￣，Ｑ1￣で選択すれば、その中
点でセンスできる。したがってメモリセルＭＣからのＳ
Ａ入力端への読み出し信号は、データ線の容量が分割に
よって半分となるから、従来方式（図６）の２倍にでき
る。欠点としては、レイアウトは２交点セルだが、動
作は１交点セルなので雑音が大きい。Ｉ／Ｏ線のとり
出しが片側なので、ＭＡ１側のメモリセルＭＣへの書き
こみ動作が、Ｉ／Ｏ線からＱ1￣とＱ0ならびにＱ1とＱ0
￣を介して行われるので低速である、読み出し時に、
増幅された信号が、Ｑ1￣とＱy￣、ならびにＱ0とＱyを
介して、Ｉ／Ｏ￣￣，Ｉ／Ｏに出力されるので低速であ
る、２交点セルのレイアウトでは、データ線ピッチが
１交点セルのはほぼ２倍なので、ＹＤＥＣとＩ／Ｏ線を
ＭＡ１とＭＡ２の中点であるＳＡ部に配置できない。し
たがって上記のように低速になる、Ｉ／Ｏ線をＭＡ１
側からもとり出そうとすると、上記の低速の欠点は解決
できる。しかしＩ／Ｏ線とＹＤＥＣの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid-State C
ircuits，vol. SC-15，No.5，Oct. 1980, P.831に記載
されている。
２交点セルのレイアウトだから、データ線を２分割し、
ＭＯＳＴＱ0，Ｑ1，Ｑ0￣，Ｑ1￣で選択すれば、その中
点でセンスできる。したがってメモリセルＭＣからのＳ
Ａ入力端への読み出し信号は、データ線の容量が分割に
よって半分となるから、従来方式（図６）の２倍にでき
る。欠点としては、レイアウトは２交点セルだが、動
作は１交点セルなので雑音が大きい。Ｉ／Ｏ線のとり
出しが片側なので、ＭＡ１側のメモリセルＭＣへの書き
こみ動作が、Ｉ／Ｏ線からＱ1￣とＱ0ならびにＱ1とＱ0
￣を介して行われるので低速である、読み出し時に、
増幅された信号が、Ｑ1￣とＱy￣、ならびにＱ0とＱyを
介して、Ｉ／Ｏ￣￣，Ｉ／Ｏに出力されるので低速であ
る、２交点セルのレイアウトでは、データ線ピッチが
１交点セルのはほぼ２倍なので、ＹＤＥＣとＩ／Ｏ線を
ＭＡ１とＭＡ２の中点であるＳＡ部に配置できない。し
たがって上記のように低速になる、Ｉ／Ｏ線をＭＡ１
側からもとり出そうとすると、上記の低速の欠点は解決
できる。しかしＩ／Ｏ線とＹＤＥＣの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid-State C
ircuits，vol. SC-15，No.5，Oct. 1980, P.831に記載
されている。
【０００６】図８は従来の他の例で、詳細はISSCC81 Te
chnical Digest，P.84に記載されている。利点は、２交
点セルなので、低雑音である上に、データ線を２分割
し、その中点でセンスできる。すなわちＳＡ入力端への
読み出し信号は従来方式（図６）の２倍にできる、こと
である。しかし欠点としては、Ｉ／Ｏ線のとり出しが
片側だから、ＭＡ１に属するメモリセルＭＣへの書きこ
み動作が、Ｑy￣とＱ1とＱ0、ならびにＱyとＱ1￣とＱ0
￣を介して行われるので低速である。読み出し時に、
増幅された信号が、Ｑ1とＱy￣ならびにＱ1￣とＱyを介
して、Ｉ／Ｏ線に出力されるので、読み出し動作が低速
である、２交点セルでは、データ線ピッチが１交点セ
ルの２倍なので、ＹＤＥＣとＩ／Ｏ線をＭＡ１とＭＡ２
の中点であるＳＡ部に配置できない。したがって上記の
ように低速となる、Ｉ／Ｏ線をＭＡ１例からもとり出
そうとすると、上記の低速の欠点は解決できる。しかし
Ｉ／Ｏ線とＹＤＥＣ分だけ面積が増大する、などがあげ
られる。
chnical Digest，P.84に記載されている。利点は、２交
点セルなので、低雑音である上に、データ線を２分割
し、その中点でセンスできる。すなわちＳＡ入力端への
読み出し信号は従来方式（図６）の２倍にできる、こと
である。しかし欠点としては、Ｉ／Ｏ線のとり出しが
片側だから、ＭＡ１に属するメモリセルＭＣへの書きこ
み動作が、Ｑy￣とＱ1とＱ0、ならびにＱyとＱ1￣とＱ0
￣を介して行われるので低速である。読み出し時に、
増幅された信号が、Ｑ1とＱy￣ならびにＱ1￣とＱyを介
して、Ｉ／Ｏ線に出力されるので、読み出し動作が低速
である、２交点セルでは、データ線ピッチが１交点セ
ルの２倍なので、ＹＤＥＣとＩ／Ｏ線をＭＡ１とＭＡ２
の中点であるＳＡ部に配置できない。したがって上記の
ように低速となる、Ｉ／Ｏ線をＭＡ１例からもとり出
そうとすると、上記の低速の欠点は解決できる。しかし
Ｉ／Ｏ線とＹＤＥＣ分だけ面積が増大する、などがあげ
られる。
【０００７】
【課題を解決するための手段】本発明の目的は、チップ
面積を有効に活用した高集積の半導体メモリ装置を提供
することにある。 かかる目的を達成するための本発明の
代表的な実施形態による半導体メモリ装置は、 複数のワ
ード線（Ｗ）と、該複数のワード線（Ｗ）と交叉するよ
うに配置された複数のデータ線対（Ｄ ０ ，Ｄ ０ ￣￣；Ｄ
０ ’，Ｄ ０ ’￣￣￣）と、上記複数のワード線のうちの
一本のワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に設けら
れたメモリセルとを有する折り返しデータ線方式の第１
と第２のメモリアレー（ＭＡ，ＭＡ’）と、 上記第１の
メモリアレー（ＭＡ）のデータ線対（Ｄ ０ ，Ｄ ０ ￣￣）
と上記第２のメモリアレー（ＭＡ’）のデータ線対（Ｄ
０ ’，Ｄ ０ ’￣￣￣）とに共通に設けられるとともに上
記第１のメモリアレー（ＭＡ）の上記データ線対
（Ｄ ０ ，Ｄ ０ ￣￣）と上記第２のメモリアレー（Ｍ
Ａ’）の上記データ線対（Ｄ ０ ’，Ｄ ０ ’￣￣￣）との
間に配置された共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）
と、 上記第１のメモリアレー（ＭＡ）の上記データ線対
（Ｄ ０ ，Ｄ ０ ￣￣）と上記共通データ線対（ＣＤ ０ ，Ｃ
Ｄ ０ ￣￣）とを接続する第１のスイッチ手段（ＧＣ）
と、 上記第２のメモリアレー（ＭＡ’）の上記データ線
対（Ｄ ０ ’，Ｄ ０ ’￣￣￣）と上記共通データ線対（Ｃ
Ｄ ０ ，ＣＤ ０ ￣￣）とを接続する第２のスイッチ手段
（ＧＣ’）と、 上記共通データ線対に現われる信号を増
幅する如く上記共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）
にその二入力が接続された増幅器（ＳＡ）と、 上記共通
データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）と接続された第３の
スイッチ手段（ＳＷ）と、 上記第３のスイッチ手段（Ｓ
Ｗ）を介して上記共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣
￣）に接続された共通信号線対（Ｉ／Ｏ，Ｉ／Ｏ￣￣
￣）と、 上記第１のスイッチ手段（ＧＣ）と上記第２の
スイッチ手段（ＧＣ’）とを制 御する第１のデコード手
段（ＸＤＥＣ）と、 上記第３のスイッチ手段（ＳＷ）を
制御する第２のデコード手段（ＹＤＥＣ）と、 上記第２
のデコード手段（ＹＤＥＣ）と上記第３のスイッチ手段
（ＳＷ）との間に接続されるとともに上記第３のスイッ
チ手段（ＳＷ）を制御する制御線（ＹＣ）とを具備して
なり、 上記メモリセルは、１つの容量と１つのトランジ
スタとを有し、 上記第１のメモリアレー（ＭＡ）の上記
データ線対（Ｄ ０ ，Ｄ ０ ￣￣）は上記第２のデコード手
段（ＹＤＥＣ）と上記第３のスイッチ手段（ＳＷ）との
間に配置され、 上記制御線（ＹＣ）は、上記第１のメモ
リアレー（ＭＡ）の上記デタータ線対（Ｄ ０ ，Ｄ ０ ￣
￣）を構成する導電層の上に絶縁膜を介して設けられた
他の導電層により構成されるとともに、上記第１のメモ
リアレー（ＭＡ）の上記データ線対（Ｄ ０ ，Ｄ ０ ￣￣）
に略平行となる如く上記第１のメモリアレー（ＭＡ）の
上に配置されてなることを特徴とする（図１７参照）。
すなわち、第１と第２のメモリアレーに共通の共通信号
線対を有し、第１と第２のメモリアレーのデータ線対と
共通信号線対を接続する第３のスイッチ手段が第１と第
２のメモリアレーの間に配置されるとともに、第１のメ
モリアレーが第２のデコード手段と第３のスイッチ手段
との間に配置され、第３のスイッチ手段を制御する制御
線が、第１のメモリアレーのデータ線対を構成する導電
層の上に絶縁膜を介して設けられた他の導電層により構
成されるとともに、第１のメモリアレーの折り返しデー
タ線方式のデータ線対に略平行となる如く第１のメモリ
アレー上に配置されてなることを特徴とするものであ
る。
面積を有効に活用した高集積の半導体メモリ装置を提供
することにある。 かかる目的を達成するための本発明の
代表的な実施形態による半導体メモリ装置は、 複数のワ
ード線（Ｗ）と、該複数のワード線（Ｗ）と交叉するよ
うに配置された複数のデータ線対（Ｄ ０ ，Ｄ ０ ￣￣；Ｄ
０ ’，Ｄ ０ ’￣￣￣）と、上記複数のワード線のうちの
一本のワード線と上記複数のデータ線対のうちの一対の
データ線対とが交叉する二つの部分のうち一方に設けら
れたメモリセルとを有する折り返しデータ線方式の第１
と第２のメモリアレー（ＭＡ，ＭＡ’）と、 上記第１の
メモリアレー（ＭＡ）のデータ線対（Ｄ ０ ，Ｄ ０ ￣￣）
と上記第２のメモリアレー（ＭＡ’）のデータ線対（Ｄ
０ ’，Ｄ ０ ’￣￣￣）とに共通に設けられるとともに上
記第１のメモリアレー（ＭＡ）の上記データ線対
（Ｄ ０ ，Ｄ ０ ￣￣）と上記第２のメモリアレー（Ｍ
Ａ’）の上記データ線対（Ｄ ０ ’，Ｄ ０ ’￣￣￣）との
間に配置された共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）
と、 上記第１のメモリアレー（ＭＡ）の上記データ線対
（Ｄ ０ ，Ｄ ０ ￣￣）と上記共通データ線対（ＣＤ ０ ，Ｃ
Ｄ ０ ￣￣）とを接続する第１のスイッチ手段（ＧＣ）
と、 上記第２のメモリアレー（ＭＡ’）の上記データ線
対（Ｄ ０ ’，Ｄ ０ ’￣￣￣）と上記共通データ線対（Ｃ
Ｄ ０ ，ＣＤ ０ ￣￣）とを接続する第２のスイッチ手段
（ＧＣ’）と、 上記共通データ線対に現われる信号を増
幅する如く上記共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）
にその二入力が接続された増幅器（ＳＡ）と、 上記共通
データ線対（ＣＤ ０ ，ＣＤ ０ ￣￣）と接続された第３の
スイッチ手段（ＳＷ）と、 上記第３のスイッチ手段（Ｓ
Ｗ）を介して上記共通データ線対（ＣＤ ０ ，ＣＤ ０ ￣
￣）に接続された共通信号線対（Ｉ／Ｏ，Ｉ／Ｏ￣￣
￣）と、 上記第１のスイッチ手段（ＧＣ）と上記第２の
スイッチ手段（ＧＣ’）とを制 御する第１のデコード手
段（ＸＤＥＣ）と、 上記第３のスイッチ手段（ＳＷ）を
制御する第２のデコード手段（ＹＤＥＣ）と、 上記第２
のデコード手段（ＹＤＥＣ）と上記第３のスイッチ手段
（ＳＷ）との間に接続されるとともに上記第３のスイッ
チ手段（ＳＷ）を制御する制御線（ＹＣ）とを具備して
なり、 上記メモリセルは、１つの容量と１つのトランジ
スタとを有し、 上記第１のメモリアレー（ＭＡ）の上記
データ線対（Ｄ ０ ，Ｄ ０ ￣￣）は上記第２のデコード手
段（ＹＤＥＣ）と上記第３のスイッチ手段（ＳＷ）との
間に配置され、 上記制御線（ＹＣ）は、上記第１のメモ
リアレー（ＭＡ）の上記デタータ線対（Ｄ ０ ，Ｄ ０ ￣
￣）を構成する導電層の上に絶縁膜を介して設けられた
他の導電層により構成されるとともに、上記第１のメモ
リアレー（ＭＡ）の上記データ線対（Ｄ ０ ，Ｄ ０ ￣￣）
に略平行となる如く上記第１のメモリアレー（ＭＡ）の
上に配置されてなることを特徴とする（図１７参照）。
すなわち、第１と第２のメモリアレーに共通の共通信号
線対を有し、第１と第２のメモリアレーのデータ線対と
共通信号線対を接続する第３のスイッチ手段が第１と第
２のメモリアレーの間に配置されるとともに、第１のメ
モリアレーが第２のデコード手段と第３のスイッチ手段
との間に配置され、第３のスイッチ手段を制御する制御
線が、第１のメモリアレーのデータ線対を構成する導電
層の上に絶縁膜を介して設けられた他の導電層により構
成されるとともに、第１のメモリアレーの折り返しデー
タ線方式のデータ線対に略平行となる如く第１のメモリ
アレー上に配置されてなることを特徴とするものであ
る。
【０００８】
【０００９】
【作用】本発明の代表的な実施形態によれば、以下のよ
うな作用効果がある。 （１）共通信号線から見て、第１のメモリアレーのデー
タ線対と第２のメモリアレーのデータ線対のバランスが
とれるため、どちらのメモリアレーからの読み出しに対
しても読み出し時間のアンバランスがない。 （２）第２デコード手段が第１のメモリアレーと第２の
メモリアレーの間に配置されないため、メモリアレー部
の面積縮小が図れる。 （３）制御線が、第１のメモリアレーのデータ線対を構
成する導電層の上に絶縁膜を介して設けられた他の導電
層により構成されるため、メモリアレーの面積を増大さ
せることがない。 （４）制御線が折り返しデータ線方式のデータ線対に略
平行に配置されているので、データ線対の両データ線に
対して制御線からの雑音が同相となり、雑音の影響が小
さい。
うな作用効果がある。 （１）共通信号線から見て、第１のメモリアレーのデー
タ線対と第２のメモリアレーのデータ線対のバランスが
とれるため、どちらのメモリアレーからの読み出しに対
しても読み出し時間のアンバランスがない。 （２）第２デコード手段が第１のメモリアレーと第２の
メモリアレーの間に配置されないため、メモリアレー部
の面積縮小が図れる。 （３）制御線が、第１のメモリアレーのデータ線対を構
成する導電層の上に絶縁膜を介して設けられた他の導電
層により構成されるため、メモリアレーの面積を増大さ
せることがない。 （４）制御線が折り返しデータ線方式のデータ線対に略
平行に配置されているので、データ線対の両データ線に
対して制御線からの雑音が同相となり、雑音の影響が小
さい。
【００１０】
【実施例】以下実施例を用いて説明する。
【００１１】図９は本発明の概念を示したものである。
すなわち、ワード線Ｗとデータ線Ｄijでマトリクスを構
成してメモリアレーを形成するメモリにおいて、１本の
データ線を図示するようにＤ00，Ｄ01，Ｄ02，Ｄ03のよ
うに分割し、分割した各データ線の一部に、Ｙデコーダ
とＹドライバ（図中ではＹＤＥＣ）による出力制御信号
ＹＣ0で制御されるスイッチＳＷ00，ＳＷ01，ＳＷ02，
ＳＷ03を設け、他に属する分割されたデータ線（たとえ
ばＤ10）と共通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ
／Ｏ２，Ｉ／Ｏ３との間でデータの授受を行うようにし
たものである。こうすることによって、データ線が細分
化されるために、Ｘデコーダとワードドライバ（図中で
はＸＤＥＣにて総称）で選択ワード線Ｗに現われたワー
ド電圧によってメモリセルＭＣからデータ線Ｄ00に高速
で高出力電圧の読み出し信号が得られる。本方式では細
分化することによるチップ面積の増加は抑えられる。す
なわち従来例（図３）のように各スイッチ部分にＹＤＥ
Ｃをレイアウトする必要がなく、細分化されたデータ線
に共通なＹＤＥＣでまに合うからである。
すなわち、ワード線Ｗとデータ線Ｄijでマトリクスを構
成してメモリアレーを形成するメモリにおいて、１本の
データ線を図示するようにＤ00，Ｄ01，Ｄ02，Ｄ03のよ
うに分割し、分割した各データ線の一部に、Ｙデコーダ
とＹドライバ（図中ではＹＤＥＣ）による出力制御信号
ＹＣ0で制御されるスイッチＳＷ00，ＳＷ01，ＳＷ02，
ＳＷ03を設け、他に属する分割されたデータ線（たとえ
ばＤ10）と共通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ
／Ｏ２，Ｉ／Ｏ３との間でデータの授受を行うようにし
たものである。こうすることによって、データ線が細分
化されるために、Ｘデコーダとワードドライバ（図中で
はＸＤＥＣにて総称）で選択ワード線Ｗに現われたワー
ド電圧によってメモリセルＭＣからデータ線Ｄ00に高速
で高出力電圧の読み出し信号が得られる。本方式では細
分化することによるチップ面積の増加は抑えられる。す
なわち従来例（図３）のように各スイッチ部分にＹＤＥ
Ｃをレイアウトする必要がなく、細分化されたデータ線
に共通なＹＤＥＣでまに合うからである。
【００１２】さらに図９で、ＹＣをＤijと異なる製造工
程で形成すれば、立体配線が可能となるから、メモリア
レーの面積増加はない。たとえばワード線をポリＳｉあ
るいはＭｏなどの金属で、Ｄijの主要部を第１層目のＡ
１で、ＹＣを第２層目のＡ１で形成することも考えられ
る。あるいはワード線を第１層目のＡ１で、Ｄijの主要
部をpoly Ｓｉあるいは拡散層で形成し、ＹＣを第２層
目のＡ１で形成することも考えられる。これは第１０，
１１の１トランジスタセルに示すようにメモリセル（図
１０は２交点セル、１１図は１交点セル）によって異な
るわけであるが、要するに立体配線を行えばよい。
程で形成すれば、立体配線が可能となるから、メモリア
レーの面積増加はない。たとえばワード線をポリＳｉあ
るいはＭｏなどの金属で、Ｄijの主要部を第１層目のＡ
１で、ＹＣを第２層目のＡ１で形成することも考えられ
る。あるいはワード線を第１層目のＡ１で、Ｄijの主要
部をpoly Ｓｉあるいは拡散層で形成し、ＹＣを第２層
目のＡ１で形成することも考えられる。これは第１０，
１１の１トランジスタセルに示すようにメモリセル（図
１０は２交点セル、１１図は１交点セル）によって異な
るわけであるが、要するに立体配線を行えばよい。
【００１３】即ち、図１２に示す１交点セルの場合の従
来例ａと本発明ｂ、及び図１３に示す２交点セルの場合
の本発明ａ，ｂに於て、本発明ではＹＣ（図中破線）を
ワード線Ｗやデータ線Ｄを設ける層とは別の層に設ける
ことにより、レイアウト上の問題やＹＣを設けることに
よるセル面積増大の問題を解決したのである。
来例ａと本発明ｂ、及び図１３に示す２交点セルの場合
の本発明ａ，ｂに於て、本発明ではＹＣ（図中破線）を
ワード線Ｗやデータ線Ｄを設ける層とは別の層に設ける
ことにより、レイアウト上の問題やＹＣを設けることに
よるセル面積増大の問題を解決したのである。
【００１４】更に、図１４及び図１５は２交点セルにお
いて、データ対線２組で１本のＹＣを共有する例であ
る。図１４は同じサブアレー内の隣接対線と共有した場
合で、ｂはａのデータ線を２分割してＩ／Ｏを中間に配
置した例である。図１５は、異なるサブアレー内の対線
とＹＣを共有したもので、ｂは上記同様にデータ対線を
さらに２分割した例である。
いて、データ対線２組で１本のＹＣを共有する例であ
る。図１４は同じサブアレー内の隣接対線と共有した場
合で、ｂはａのデータ線を２分割してＩ／Ｏを中間に配
置した例である。図１５は、異なるサブアレー内の対線
とＹＣを共有したもので、ｂは上記同様にデータ対線を
さらに２分割した例である。
【００１５】また、図１６は、２交点セルを用いた図９
の具体例であり、図１７は図１６のさらに詳細な具体例
を示す。すなわち図１６は、データ対線、Ｄij，Ｄij￣
と他のデータ対線Ｄ′ij，Ｄ′ij￣￣に共通に差動増幅
器（センスアンプ：以下ＳＡと略す）を配置した例であ
る。ＳＡを共通にしＸＤＥＣで制御されるゲートコント
ロールＧＣを介してＤij，Ｄij￣あるいはＤ′ij，Ｄ′
ij￣￣に結線し、いずれか一方の、選択されたメモリセ
ルＭＣに属するＧＣをＯＮにすれば、ＭＣからの読み出
し信号電圧は図８同様に十分得られる。その信号電圧は
各ＳＡで増幅され、この増幅された信号は、ＹＤＥＣで
制御されて出力されるＹＣによって制御される。たとえ
ばＹＣ0が選択された結果、ＹＣ0にパルス電圧が現われ
ると、ＹＣ0によって制御されるＳＡの出力だけが各Ｉ
／Ｏ線Ｉ／Ｏ０，Ｉ／Ｏ１，……に現われ、さらにリー
ド／ライトコントロール回路（ＲＷＣ）によって、アド
レス信号Ａと書き込み読み出し制御信号ＷＥに制御され
たデータ出力Ｄoutがチップ外部にとり出される。書き
こみも同様に、チップ外部からのデータ入力Ｄiが選択
されたＩ／Ｏ線に入力されて、選択されたＭＣに入力さ
れることによって行われる。
の具体例であり、図１７は図１６のさらに詳細な具体例
を示す。すなわち図１６は、データ対線、Ｄij，Ｄij￣
と他のデータ対線Ｄ′ij，Ｄ′ij￣￣に共通に差動増幅
器（センスアンプ：以下ＳＡと略す）を配置した例であ
る。ＳＡを共通にしＸＤＥＣで制御されるゲートコント
ロールＧＣを介してＤij，Ｄij￣あるいはＤ′ij，Ｄ′
ij￣￣に結線し、いずれか一方の、選択されたメモリセ
ルＭＣに属するＧＣをＯＮにすれば、ＭＣからの読み出
し信号電圧は図８同様に十分得られる。その信号電圧は
各ＳＡで増幅され、この増幅された信号は、ＹＤＥＣで
制御されて出力されるＹＣによって制御される。たとえ
ばＹＣ0が選択された結果、ＹＣ0にパルス電圧が現われ
ると、ＹＣ0によって制御されるＳＡの出力だけが各Ｉ
／Ｏ線Ｉ／Ｏ０，Ｉ／Ｏ１，……に現われ、さらにリー
ド／ライトコントロール回路（ＲＷＣ）によって、アド
レス信号Ａと書き込み読み出し制御信号ＷＥに制御され
たデータ出力Ｄoutがチップ外部にとり出される。書き
こみも同様に、チップ外部からのデータ入力Ｄiが選択
されたＩ／Ｏ線に入力されて、選択されたＭＣに入力さ
れることによって行われる。
【００１６】図１７及び図１８を用いてさらに詳細に説
明する。まずプリチャージ信号φpによって全ノード
（Ｄ0，Ｄ0￣，ＣＤ0，ＣＤ0￣￣，Ｄ′0，Ｄ′0￣￣な
ど）が高電位にプリチャージされた後、ＸＤＥＣによっ
てワード線Ｗが選択されてワードパルスφwが出力され
ると、それに接続されるＭＣが選択されて、それに対応
したデータ線（たとえばＤ0）に、ＭＣの記憶容量Ｃsと
データ線の容量とで決定される微少信号電圧が出力され
る。同時にダミーセルＤＣからも、φDWをＯＮすること
によってＣＤ0に参照電圧が発生する。尚、ワード線が
選択される以前に、選択されるＭＣが属さないゲートコ
ントロールＧＣ′は、ＧＣＬ′はプリチャージ時の高レ
ベルから低レベルにすることによってＯＦＦとなり、Ｇ
ＣはＯＮのままとなっている。したがっとＤ0，ＣＤ0に
はＭＣからの情報に対応した信号電圧が、Ｄ0￣，ＣＤ0
￣￣にはＤＣからの参照電圧が現われる。この参照電圧
は、ＤＣの容量がＣｓ／２に選ばれているために、ＭＣ
の情報“１”“０”に対応してＤ0，ＣＤ0に現われる読
み出し電圧の中間に設定されるから、センスアンプＳＡ
の入力端には、情報“１”、“０”に対応した微妙な変
動電圧が常に現われることになる。その後に起動パルス
φaによってＳＡを動作させて上記の差動電圧を増幅す
る。その後でＹデコーダＹＤＥＣで選択されたＹＣにφ
yが出力され、増幅された差動電圧は、スイッチＳＷを
経てＩ／Ｏ線に差動でとり出される。本回路の特長は、
図８のようにＩ／Ｏ線のとり出しが片側ではなく、Ｍ
ＡとＭＡ′の中間になっているので高速に読み出し書き
込み動作ができる、プリチャージ回路ＰＣや、ＤＣが
ＭＡ，ＭＡ′に共通化されているのでそれだけ面積が小
になる、ことである。もちろんこれらの回路を共通にせ
ずに従来のように各ＭＡ，ＭＡ′に配置することもでき
る。尚図１８は電源電圧Ｖcc＝５Ｖの例であり、φp，
ＧＣＬ，ＧＣＬ′が７.５Ｖなのは、データ線Ｄ0，Ｄ0
￣に同じ電圧がプリチャージされるように、十分高電圧
を与えるためである。また、φW，φDWを７.５Ｖにして
いるのは、ワード線をコンデンサで７.５Ｖに昇圧する
ことによって、メモリセルからの読み出し電圧を高くと
るためである。このための具体的回路はよく知られてい
るので図中には省略してある。またφyが７.５Ｖなの
は、ＣＤ0，ＣＤ0￣￣からＩ／Ｏ，Ｉ／Ｏ￣￣に高速に
信号がとり出せるように、ＳＷ内のＭＯＳＴのｇｍを高
めるためである。φyを７.５Ｖに昇圧する方式は、本発
明の方式に特有なものなので図１９〜２１に具体的に示
した。すなわち従来は、図６のようなデータ線Ｄ0，Ｄ0
￣から高速でＩ／Ｏ線に信号をとり出す為に図１９のよ
うな回路が用いられている。本回路の欠点はＱtとＱt￣
のゲート電圧が、非選択の場合にフローティング状態に
なることである。しかしたとえフローティングになって
いても、このゲートからの引出線は短いために、結合電
圧が現われてＱt，Ｑt￣が非選択のはずなのにＯＮにな
ることはない。しかしこの回路を本発明にそのまま使う
わけにはいかない。なぜならＹＣはメモリアレー内をか
なり長く走る配線になり結合電圧も増大するからであ
る。そこで図２０及び図２１の回路を用いればよい。Ｑ
1とＱ2により非選択ＹＣは低インピーダンスでアース電
位になるので結合電圧はＹＣにほとんど現われない。
明する。まずプリチャージ信号φpによって全ノード
（Ｄ0，Ｄ0￣，ＣＤ0，ＣＤ0￣￣，Ｄ′0，Ｄ′0￣￣な
ど）が高電位にプリチャージされた後、ＸＤＥＣによっ
てワード線Ｗが選択されてワードパルスφwが出力され
ると、それに接続されるＭＣが選択されて、それに対応
したデータ線（たとえばＤ0）に、ＭＣの記憶容量Ｃsと
データ線の容量とで決定される微少信号電圧が出力され
る。同時にダミーセルＤＣからも、φDWをＯＮすること
によってＣＤ0に参照電圧が発生する。尚、ワード線が
選択される以前に、選択されるＭＣが属さないゲートコ
ントロールＧＣ′は、ＧＣＬ′はプリチャージ時の高レ
ベルから低レベルにすることによってＯＦＦとなり、Ｇ
ＣはＯＮのままとなっている。したがっとＤ0，ＣＤ0に
はＭＣからの情報に対応した信号電圧が、Ｄ0￣，ＣＤ0
￣￣にはＤＣからの参照電圧が現われる。この参照電圧
は、ＤＣの容量がＣｓ／２に選ばれているために、ＭＣ
の情報“１”“０”に対応してＤ0，ＣＤ0に現われる読
み出し電圧の中間に設定されるから、センスアンプＳＡ
の入力端には、情報“１”、“０”に対応した微妙な変
動電圧が常に現われることになる。その後に起動パルス
φaによってＳＡを動作させて上記の差動電圧を増幅す
る。その後でＹデコーダＹＤＥＣで選択されたＹＣにφ
yが出力され、増幅された差動電圧は、スイッチＳＷを
経てＩ／Ｏ線に差動でとり出される。本回路の特長は、
図８のようにＩ／Ｏ線のとり出しが片側ではなく、Ｍ
ＡとＭＡ′の中間になっているので高速に読み出し書き
込み動作ができる、プリチャージ回路ＰＣや、ＤＣが
ＭＡ，ＭＡ′に共通化されているのでそれだけ面積が小
になる、ことである。もちろんこれらの回路を共通にせ
ずに従来のように各ＭＡ，ＭＡ′に配置することもでき
る。尚図１８は電源電圧Ｖcc＝５Ｖの例であり、φp，
ＧＣＬ，ＧＣＬ′が７.５Ｖなのは、データ線Ｄ0，Ｄ0
￣に同じ電圧がプリチャージされるように、十分高電圧
を与えるためである。また、φW，φDWを７.５Ｖにして
いるのは、ワード線をコンデンサで７.５Ｖに昇圧する
ことによって、メモリセルからの読み出し電圧を高くと
るためである。このための具体的回路はよく知られてい
るので図中には省略してある。またφyが７.５Ｖなの
は、ＣＤ0，ＣＤ0￣￣からＩ／Ｏ，Ｉ／Ｏ￣￣に高速に
信号がとり出せるように、ＳＷ内のＭＯＳＴのｇｍを高
めるためである。φyを７.５Ｖに昇圧する方式は、本発
明の方式に特有なものなので図１９〜２１に具体的に示
した。すなわち従来は、図６のようなデータ線Ｄ0，Ｄ0
￣から高速でＩ／Ｏ線に信号をとり出す為に図１９のよ
うな回路が用いられている。本回路の欠点はＱtとＱt￣
のゲート電圧が、非選択の場合にフローティング状態に
なることである。しかしたとえフローティングになって
いても、このゲートからの引出線は短いために、結合電
圧が現われてＱt，Ｑt￣が非選択のはずなのにＯＮにな
ることはない。しかしこの回路を本発明にそのまま使う
わけにはいかない。なぜならＹＣはメモリアレー内をか
なり長く走る配線になり結合電圧も増大するからであ
る。そこで図２０及び図２１の回路を用いればよい。Ｑ
1とＱ2により非選択ＹＣは低インピーダンスでアース電
位になるので結合電圧はＹＣにほとんど現われない。
【００１７】図２２は、図１７において、ＹＣとデータ
対線Ｄ0，Ｄ0￣との結合容量を等しくし、Ｄ0とＤ0￣の
容量を等しくして等価的に雑音を減少させるための一実
施例である。２交点セルの場合には、図１０に示すよう
に、ＹＣをＤ0，Ｄ0￣の中間にレイアウトしたとして
も、層が異なるために、製造工程でおこるマスクずれに
よってＤ0，Ｄ0￣の容量が異なってしまい、これが雑音
源にもなる。そこでマスクずれがおきても、ＹＣを対線
（Ｄ0，Ｄ0￣）内のいずれか一方のデータ線に奇数回交
叉させる（図では１回交叉）ことによって、Ｄ0，Ｄ0￣
ともにＣ0＋Ｃ1の容量を等しく分かつことができる。図
２３は他の一実施例で、対線同志を奇数回交叉させた例
である。
対線Ｄ0，Ｄ0￣との結合容量を等しくし、Ｄ0とＤ0￣の
容量を等しくして等価的に雑音を減少させるための一実
施例である。２交点セルの場合には、図１０に示すよう
に、ＹＣをＤ0，Ｄ0￣の中間にレイアウトしたとして
も、層が異なるために、製造工程でおこるマスクずれに
よってＤ0，Ｄ0￣の容量が異なってしまい、これが雑音
源にもなる。そこでマスクずれがおきても、ＹＣを対線
（Ｄ0，Ｄ0￣）内のいずれか一方のデータ線に奇数回交
叉させる（図では１回交叉）ことによって、Ｄ0，Ｄ0￣
ともにＣ0＋Ｃ1の容量を等しく分かつことができる。図
２３は他の一実施例で、対線同志を奇数回交叉させた例
である。
【００１８】図２４は、図１６及び図１７の実施例にお
いて、ＳＷがＹＣだけで制御されるのに対して、ＹＣと
ＸＤＥＣによって制御されるＩＯＣで制御される例であ
る。すなわち選択されたＸとＹの交点に存在するＳＷの
みがＯＮとなるから図１６のＩ／Ｏ０，Ｉ／Ｏ１などに
任意に出力をとり出すことができる。これは前もってＩ
／Ｏ０，Ｉ／Ｏ１をデコードできることを意味するか
ら、ＲＷＣに簡略化された回路が採用できる。
いて、ＳＷがＹＣだけで制御されるのに対して、ＹＣと
ＸＤＥＣによって制御されるＩＯＣで制御される例であ
る。すなわち選択されたＸとＹの交点に存在するＳＷの
みがＯＮとなるから図１６のＩ／Ｏ０，Ｉ／Ｏ１などに
任意に出力をとり出すことができる。これは前もってＩ
／Ｏ０，Ｉ／Ｏ１をデコードできることを意味するか
ら、ＲＷＣに簡略化された回路が採用できる。
【００１９】図２５は、図２４を拡張することによっ
て、ＹＣを各データ対線対応ではなく、２組のデータ対
線対応に設けた例である。こうすることによってＹＣの
配線本数が半分、すなわち配線ピッチはこれまでの実施
例の２倍に拡がるので製造が容易となる。本回路の動作
は、図２４と同様に、ＩＯＣ０，ＩＯＣ１とＹＣとの一
致が取れたＳＷのみがＯＮとなるが、ここでは、ＩＯＣ
０とＩＯＣ１にＸ系アドレス信号の他にＹ系アドレス信
号の情報が含まれている点で異なる。すなわち、データ
線Ｄ0，Ｄ0￣の対が選ばれるときは、ＩＯＣ０データ線
Ｄ1，Ｄ1￣の対が選ばれるときは、ＩＯＣ１がＸ，ＹＤ
ＥＣによって選択される（通常は信号“１”が出力され
る）。なお、上に述べたＸ系、Ｙ系アドレス信号とは、
単純に平面的な２次点の配置におけるＸ，Ｙを意味する
ものであり、メモリの論理的なアドレスとは区別される
べきものであることは言うまでもない。
て、ＹＣを各データ対線対応ではなく、２組のデータ対
線対応に設けた例である。こうすることによってＹＣの
配線本数が半分、すなわち配線ピッチはこれまでの実施
例の２倍に拡がるので製造が容易となる。本回路の動作
は、図２４と同様に、ＩＯＣ０，ＩＯＣ１とＹＣとの一
致が取れたＳＷのみがＯＮとなるが、ここでは、ＩＯＣ
０とＩＯＣ１にＸ系アドレス信号の他にＹ系アドレス信
号の情報が含まれている点で異なる。すなわち、データ
線Ｄ0，Ｄ0￣の対が選ばれるときは、ＩＯＣ０データ線
Ｄ1，Ｄ1￣の対が選ばれるときは、ＩＯＣ１がＸ，ＹＤ
ＥＣによって選択される（通常は信号“１”が出力され
る）。なお、上に述べたＸ系、Ｙ系アドレス信号とは、
単純に平面的な２次点の配置におけるＸ，Ｙを意味する
ものであり、メモリの論理的なアドレスとは区別される
べきものであることは言うまでもない。
【００２０】なお、ここでは２組のデータ対線対応にＹ
Ｃを設けたが、任意の組数のデータ対線に対応して設け
ることのできることは言うまでもない。
Ｃを設けたが、任意の組数のデータ対線に対応して設け
ることのできることは言うまでもない。
【００２１】図２６は、上記同様のＹＣの配線ピッチを
たとえば２倍に拡げる別の実施例であり、ここでは、Ｉ
／Ｏ線を２組設け、ＣＤＯ，ＣＤＯ￣￣￣にはＩ／Ｏ−
０，Ｉ／Ｏ−０￣￣￣￣￣，ＣＤ１，ＣＤ１￣￣￣は、
Ｉ／Ｏ−１，Ｉ／Ｏ−１￣￣￣￣￣をＳＷによって接続
し、外部との信号授受を行なう構成になっている。この
２組のＩ／Ｏ線は、たとえば図９で述べたＲＷＣによっ
てそのいずれかを選択して、Ｄｉ，Ｄｏｕｔと接続する
が、この他にＤｉ，Ｄｏｕｔを複数本設け選択動作なし
に、直接Ｄｉ、Ｄｏｕｔとの接続することも可能であ
る。
たとえば２倍に拡げる別の実施例であり、ここでは、Ｉ
／Ｏ線を２組設け、ＣＤＯ，ＣＤＯ￣￣￣にはＩ／Ｏ−
０，Ｉ／Ｏ−０￣￣￣￣￣，ＣＤ１，ＣＤ１￣￣￣は、
Ｉ／Ｏ−１，Ｉ／Ｏ−１￣￣￣￣￣をＳＷによって接続
し、外部との信号授受を行なう構成になっている。この
２組のＩ／Ｏ線は、たとえば図９で述べたＲＷＣによっ
てそのいずれかを選択して、Ｄｉ，Ｄｏｕｔと接続する
が、この他にＤｉ，Ｄｏｕｔを複数本設け選択動作なし
に、直接Ｄｉ、Ｄｏｕｔとの接続することも可能であ
る。
【００２２】本実施例によっても、図２５と同様にＹＣ
の配線ピッチを拡げることができ、製造が容異になる。
の配線ピッチを拡げることができ、製造が容異になる。
【００２３】さてこれまでの実施例は、図９，１６及び
１７を基本としてきたが、図１に示すようにＸ，Ｙデコ
ーダを近接に配置した構成がとれることも明らかであ
る。図２７はそのための一実施例である。ここでは、前
に述べた図１７の実施例において、Ｘ，Ｙデコーダを共
用した例を示したが、他の実施例においても同様に適用
可能なことは言うまでもない。
１７を基本としてきたが、図１に示すようにＸ，Ｙデコ
ーダを近接に配置した構成がとれることも明らかであ
る。図２７はそのための一実施例である。ここでは、前
に述べた図１７の実施例において、Ｘ，Ｙデコーダを共
用した例を示したが、他の実施例においても同様に適用
可能なことは言うまでもない。
【００２４】同図のＸＤＥＣ，Ｙ−ＤＥＣは図２８に示
すように、時間帯を分けてＸデコーダの動作ＡおよびＹ
デコーダの動作Ｂを行なう。ＷＤ，ＹＤによってこの出
力φxyとφx，φyの一致がとられ、Ｗ，ＹＣの出力が形
成される。また図２７でＷＤ，ＹＤは単なる論理積の記
号で示してあるが、具体的にはたとえば図２０に示すよ
うな回路のように構成される。以上のように形成され
た、Ｗ，ＹＤは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。
すように、時間帯を分けてＸデコーダの動作ＡおよびＹ
デコーダの動作Ｂを行なう。ＷＤ，ＹＤによってこの出
力φxyとφx，φyの一致がとられ、Ｗ，ＹＣの出力が形
成される。また図２７でＷＤ，ＹＤは単なる論理積の記
号で示してあるが、具体的にはたとえば図２０に示すよ
うな回路のように構成される。以上のように形成され
た、Ｗ，ＹＤは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。
【００２５】本実施例においても図１の従来技術で指摘
した問題点のうち、のデコーダの制御性に関する問題
点は残るが、ＷとＹＣと異なる層の導体で形成し、また
２交点形のメモリセルを用いることにより、，の問
題点は解決でき、実用価値が高くなる。
した問題点のうち、のデコーダの制御性に関する問題
点は残るが、ＷとＹＣと異なる層の導体で形成し、また
２交点形のメモリセルを用いることにより、，の問
題点は解決でき、実用価値が高くなる。
【００２６】なお、図２７において、図面右部に示した
ＸＤＥＣにはＹデコーダの機能を持たしていないが、こ
れはＹＣの形成に必要とするデコーダの数が図面左部の
デコーダの数以内であることを仮定したためであり、場
合によっては右部のデコーダにも左部デコーダと同様の
機能を持たせる場合もありうる。また、ＷＤとＹＤを並
置して設計することが占有面積の関係で困難な場合に
は、ＹＤの回路を複数のデコーダ部に分配して設計する
ことも可能である。
ＸＤＥＣにはＹデコーダの機能を持たしていないが、こ
れはＹＣの形成に必要とするデコーダの数が図面左部の
デコーダの数以内であることを仮定したためであり、場
合によっては右部のデコーダにも左部デコーダと同様の
機能を持たせる場合もありうる。また、ＷＤとＹＤを並
置して設計することが占有面積の関係で困難な場合に
は、ＹＤの回路を複数のデコーダ部に分配して設計する
ことも可能である。
【００２７】図２９及び図３０は、これまで述べてきた
実施例が２交点セルを対象にしてきたのに対して、１交
点セルあるいはフリップフロップ型のスタティック型メ
モリセルに対する実施例である。図２９のＸＤＥＣの配
置について述べる。通常の２交点セルはワード線は比較
的抵抗の高い配線材（たとえば、poly Ｓｉ）が使用さ
れるので、そのワード線遅延時間が問題となる。そこで
その時間を極力小さく抑えるために、図１６のように、
ワード線を分割しその中心にＸデコーダやドライバ（Ｘ
ＤＥＣと総称して図示してある）を配置したわけであ
る。これに対し、１交点セルではワード線が抵抗の低い
Ａ１で形成されているために、ワード線を分割する必要
はなく、図２９のようにＸＤＥＣは一端に配置でき、ド
ライバも片側１個でよいために面積が小にできる。した
がって使用するメモリセルに応じてＸＤＥＣの位置も適
宜変えることができる。
実施例が２交点セルを対象にしてきたのに対して、１交
点セルあるいはフリップフロップ型のスタティック型メ
モリセルに対する実施例である。図２９のＸＤＥＣの配
置について述べる。通常の２交点セルはワード線は比較
的抵抗の高い配線材（たとえば、poly Ｓｉ）が使用さ
れるので、そのワード線遅延時間が問題となる。そこで
その時間を極力小さく抑えるために、図１６のように、
ワード線を分割しその中心にＸデコーダやドライバ（Ｘ
ＤＥＣと総称して図示してある）を配置したわけであ
る。これに対し、１交点セルではワード線が抵抗の低い
Ａ１で形成されているために、ワード線を分割する必要
はなく、図２９のようにＸＤＥＣは一端に配置でき、ド
ライバも片側１個でよいために面積が小にできる。した
がって使用するメモリセルに応じてＸＤＥＣの位置も適
宜変えることができる。
【００２８】次に以上の実施例を用いて実際にチップ設
計する場合に問題となる周辺回路の配置について、本発
明と直接関連する具体的実施例を述べる。
計する場合に問題となる周辺回路の配置について、本発
明と直接関連する具体的実施例を述べる。
【００２９】メモリＬＳＩは汎用性が重視されるため
に、世界標準のＤＩＰ（Dual in LinePackage）が用い
られる。このＤＩＰには細長いチップ形状のものほど収
容しやすい。一方本発明では、データ線を細分化するこ
とに特長がある。しかしデータ線を細分化するほどデー
タ線方向、つまりＹＣ方向は長くなる。そこでＹＣ方向
をチップ長辺方向に一致させるようにメモリセルを配置
すれば、ＤＩＰに収容しやすいメモリを設計できること
になる。図１６及び図１７を用いたこの場合のチップの
概念図を図３１に示す。ここでＰＲＣ１，ＰＲＣ２はア
ドレスバッファ回路やその他の制御回路を示す。
に、世界標準のＤＩＰ（Dual in LinePackage）が用い
られる。このＤＩＰには細長いチップ形状のものほど収
容しやすい。一方本発明では、データ線を細分化するこ
とに特長がある。しかしデータ線を細分化するほどデー
タ線方向、つまりＹＣ方向は長くなる。そこでＹＣ方向
をチップ長辺方向に一致させるようにメモリセルを配置
すれば、ＤＩＰに収容しやすいメモリを設計できること
になる。図１６及び図１７を用いたこの場合のチップの
概念図を図３１に示す。ここでＰＲＣ１，ＰＲＣ２はア
ドレスバッファ回路やその他の制御回路を示す。
【００３０】なお、この場合はＹＣ線がメモリアレーＭ
Ａ0′の上を通るが、末端のメモリアレーＭＡ0の上を通
らないことになる。もしメモリアレーＭＡ0，ＭＡ0′が
１交点セルあるいはフリップフロップ型のスタティック
型メモリセルの配置であった場合、対となるデータ線の
一方のみにＹＣ線が並置されることになり、ＹＣ線から
の雑音が対となるデータ線の一方のみに与えられること
になる。しかしながら、本実施例では２交点セルすなわ
ち折り返しデータ線方式なので、必ず対となるデータ線
の両方にＹＣ線が並置されることになり、ＹＣ線からの
雑音の影響は低減されるという利点をもつ。
Ａ0′の上を通るが、末端のメモリアレーＭＡ0の上を通
らないことになる。もしメモリアレーＭＡ0，ＭＡ0′が
１交点セルあるいはフリップフロップ型のスタティック
型メモリセルの配置であった場合、対となるデータ線の
一方のみにＹＣ線が並置されることになり、ＹＣ線から
の雑音が対となるデータ線の一方のみに与えられること
になる。しかしながら、本実施例では２交点セルすなわ
ち折り返しデータ線方式なので、必ず対となるデータ線
の両方にＹＣ線が並置されることになり、ＹＣ線からの
雑音の影響は低減されるという利点をもつ。
【００３１】図３２は、前述したようにＹＣのピッチを
拡げ、その中にＹＣとは異なる信号や給電線をＹＣと同
じ層を用いて配置した例である。たとえばこの信号が周
辺回路ＰＲＣ１，ＰＲＣ２間のやりとりだけに関係する
信号とすれば、メモリアレー内をメモリアレーの面積を
大きくすることなく走らせることができるから、チップ
面積の低減になる。
拡げ、その中にＹＣとは異なる信号や給電線をＹＣと同
じ層を用いて配置した例である。たとえばこの信号が周
辺回路ＰＲＣ１，ＰＲＣ２間のやりとりだけに関係する
信号とすれば、メモリアレー内をメモリアレーの面積を
大きくすることなく走らせることができるから、チップ
面積の低減になる。
【００３２】
【発明の効果】以上から明らかなように、本発明によれ
ば、高速、高集積メモリが実現できる。
ば、高速、高集積メモリが実現できる。
【図１】従来例を説明するための図である。
【図２】従来例を説明するための図である。
【図３】従来例を説明するための図である。
【図４】従来例を説明するための図である。
【図５】従来例を説明するための図である。
【図６】従来例を説明するための図である。
【図７】従来例を説明するための図である。
【図８】従来例を説明するための図である。
【図９】本発明を説明するための概念を示す図である。
【図１０】メモリセルを説明するための図である。
【図１１】メモリセルを説明するための図である。
【図１２】従来例（ａ）と本発明（ｂ）との比較説明す
るための図である。
るための図である。
【図１３】本発明の一実施例を示す図である。
【図１４】本発明の一実施例を示す図である。
【図１５】本発明の一実施例を示す図である。
【図１６】本発明の一実施例を示す図である。
【図１７】本発明の一実施例を示す図である。
【図１８】本発明の一実施例を示す図である。
【図１９】本発明の一実施例を示す図である。
【図２０】本発明の一実施例を示す図である。
【図２１】本発明の一実施例を示す図である。
【図２２】本発明の一実施例を示す図である。
【図２３】本発明の一実施例を示す図である。
【図２４】本発明の一実施例を示す図である。
【図２５】本発明の一実施例を示す図である。
【図２６】本発明の一実施例を示す図である。
【図２７】本発明の一実施例を示す図である。
【図２８】本発明の一実施例を示す図である。
【図２９】本発明の一実施例を示す図である。
【図３０】本発明の一実施例を示す図である。
【図３１】本発明の一実施例を示す図である。
【図３２】本発明の一実施例を示す図である。
ＳＡ…センスアンプ、ＹＣ…制御線、ＭＡ…メモリアレ
ー、Ｗ…ワード線、Ｄ…データ線、ＭＣ…メモリセル、
ＳＷ…スイッチ、ＤＣ…ダミーセル。
ー、Ｗ…ワード線、Ｄ…データ線、ＭＣ…メモリセル、
ＳＷ…スイッチ、ＤＣ…ダミーセル。
Claims (3)
- 【請求項１】複数のワード線と、該複数のワード線と交
叉するように配置された複数のデータ線対と、上記複数
のワード線のうちの一本のワード線と上記複数のデータ
線対のうちの一対のデータ線対とが交叉する二つの部分
のうち一方に設けられたメモリセルとを有する折り返し
データ線方式の第１と第２のメモリアレーと、 上記第１のメモリアレーのデータ線対と上記第２のメモ
リアレーのデータ線対とに共通に設けられるとともに上
記第１のメモリアレーの上記データ線対と上記第２のメ
モリアレーの上記データ線対との間に配置された共通デ
ータ線対と、 上記第１のメモリアレーの上記データ線対と上記共通デ
ータ線対とを接続する第１のスイッチ手段と、 上記第２のメモリアレーの上記データ線対と上記共通デ
ータ線対とを接続する第２のスイッチ手段と、 上記共通データ線対に現われる信号を増幅する如く上記
共通データ線対にその二入力が接続された増幅器と、 上記共通データ線対に接続された第３のスイッチ手段
と、 上記第３のスイッチ手段を介して上記共通データ線対に
接続された共通信号線対と、 上記第１のスイッチ手段と上記第２のスイッチ手段とを
制御する第１のデコード手段と、 上記第３のスイッチ手段を制御する第２のデコード手段
と、 上記第２のデコード手段と上記第３のスイッチ手段との
間に接続されるとともに上記第３のスイッチ手段を制御
する制御線とを具備してなり、 上記メモリセルは、１つの容量と１つのトランジスタと
を有し、 上記第１のメモリアレーの上記データ線対は上記第２の
デコード手段と上記第３のスイッチ手段との間に配置さ
れ、 上記制御線は、上記第１のメモリアレーの上記データ線
対を構成する導電層の上に絶縁膜を介して設けられた他
の導電層により構成されるとともに、上記第１のメモリ
アレーの上記データ線対に略平行となる如く上記第１の
メモリアレー上に配置されてなることを特徴とする半導
体メモリ装置。 - 【請求項２】請求項１に記載の半導体メモリ装置におい
て、 上記制御線は上記第１のメモリアレーの上記データ線対
の一方のデータ線と他方のデータ線との両方のデータ線
に対してほぼ等しい結合容量となる如く配置されること
を特徴とする半導体メモリ装置。 - 【請求項３】請求項１又は請求項２のいずれかに記載の
半導体メモリ装置において、 上記共通信号線対は上記複数のワード線とほぼ同じ方向
に配置されることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179209A JPH0799620B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179209A JPH0799620B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081042A Division JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04339394A JPH04339394A (ja) | 1992-11-26 |
| JPH0799620B2 true JPH0799620B2 (ja) | 1995-10-25 |
Family
ID=16061841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179209A Expired - Lifetime JPH0799620B2 (ja) | 1991-07-19 | 1991-07-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799620B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785655B2 (ja) * | 1993-11-01 | 1998-08-13 | 日本電気株式会社 | 半導体装置 |
-
1991
- 1991-07-19 JP JP3179209A patent/JPH0799620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04339394A (ja) | 1992-11-26 |
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