JPS6329579A - 縦型ｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果ト
ランジスタ）により構成される縦型ＲＯＭ（リード・オ
ンリー・メモリ）に関し、大記憶容量化を図った縦型Ｒ
ＯＭに利用して有効な技術に関するものである。

〔従来の技術〕

記憶情報に従ってディプレッション型かエンハンスメン
ト型にされた記憶Ｍ　ＯＳ　ＦＥ　Ｔが直列形態（縦型
）に接続されてなるＲＯＭが公知である（例えば、特開
昭５９−１１６９９３号公報参照）。

〔発明が解決しようとする問題点〕

本図発明者等は、先に大記憶容量化のために、第４図に
示すような縦型ＲＯＭを開発した。この縦型ＲＯＭは、
直列形態の記憶用ＭＯＳ　Ｆ　ＥＴＱｍからなるメモリ
アレイＵＭ、ＬＭを上下に配置して、プレデコーダ回路
ＹＤＣＲ２により形成される選択信号ＵＣ，ＬＣを受け
るカラムスイッチＭＯＳＦＥＴＱ２４．Ｑ２５を介して
１つのデータ線に択一的に接続する。このようにデータ
線に対して２つの直列形態の記憶用ＭＯＳ　Ｆ　ＥＴを
択一的に接続させる構成とすると、上記データ線を構成
する比較的大きな幅を必要とするアルミニュウム配線の
ピンチ、すなわち、アルミニュウム配線からなるデータ
線と、例えばＭＯＳＦＥＴＱ２４のドレイン拡散層とを
接続させるために設けられる比較的大きな占有面積を必
要とするコンタクトホールが設けられることによって横
方向のパターンサイズが決定されるため集積度が比較的
低くされる。また、上記データ線は、上下に同一線上に
配置される記憶用ＭＯＳＦＥＴの上に構成される結果、
基板との間に比較的大きな寄生容量を持つため、読み出
し速度が遅くなってしまう。なお、上記データ線は、カ
ラムデコーダＹＤＣＲ１により形成される選択信号を受
ける第２のカラムスイッチＭＯＳＦＥＴＱ２０等を介し
て共通のデータ線ＣＤに接続される。この共通のデータ
線ＣＤの信号は、センスアンプＳＡによって、信号レベ
ルの判定が行われ、図示しない出力回路を介して出力さ
れる。

この発明の目的は、集積度の向上を図った縦型ＲＯＭを
提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、少なくとも一対の直列形！虚の記憶用ＭＯＳ
ＦＥＴを平行に配置して、上記一対の直列形態の記憶Ｍ
ＯＳＦＥＴにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチＭＯＳ　Ｆ　ＥＴを介し
て択一的に上記データ線に接続させるようにするもので
ある。

〔作　用〕

上記した手段によれば、少な（とも一対の平行に配置さ
れるカラムスイッチと記憶用ＭＯＳＦＥＴからなる直列
ＭＯＳ　Ｆ　ＥＴにおける共通接続点を構成する比較的
的大きなピッチの拡散層にワード線を接続させるための
コンタクトホールを形成することができるから、メモリ
アレイの高集積化を実現することができる。

〔実施例１〕 第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１つの半導体基板上において形成される。特に制
限されないが、この実施例の縦型ＲＯＭは、Ｎチャンネ
ルＭ　ＯＳ　Ｆ　ＥＴにより構成される。それ故、集積
回路は、単結晶Ｐ型シリコンからなる半導体基板上に形
成される。ＮチャンネルＭＯＳＦＥＴは、かかる半導体
基板表面に形成されたソース領域、ドレイン領域及びソ
ース領域とドレイン領域との間の半導体基板表面に薄い
厚さのゲート絶縁膜を介して形成されたポリシリコンか
らなるようなゲート電臘から構成される。

メモリアレイは、同図に破線で示すように上側に配置さ
れるメモリアレイＵＭと下側に配置されるメモリアレイ
ＬＭから構成される。各メモリアレイＵＭ及びＬＭは、
それぞれ記憶用ＭＯＳＦＥＴＱｍが直列形態に接続され
てなる。上記各記憶用ＭＯＳＦＥＴＱｍは、記憶情報に
従ってディプレッション型かエンハンスメント型かに形
成される。この実施例では、メモリアレイの高集積化の
ために、一対の直列形態の記憶用ＭＯＳＦＥＴが、１つ
のデータ線Ｄｏ、ＤＩ等に共通に配置される。

上側のメモリアレイＵＭのデータ＆ＩＤＯに設けられる
一対の直列形態の記憶用ＭＯＳＦＥＴの上記データＸＤ
Ｏに接続されるべき一端は、それぞれ後述するプレデコ
ーダを構成するカラムデコーダＹＤＣＲ２及びＹＤＣＲ
３により形成される選択信号ＬＣ及びり、Ｒを受ける直
列形態のカラムスイッチＭＯＳ　Ｆ　ＥＴＱ　１ないし
Ｑ３及びＱ４ないしＱ６がそれぞれ直列に接続され、上
記データ線Ｄｏに共通に接続される。上記カラムデコー
ダＹＤＣＲ３により形成される選択信号り、　　Ｈによ
り、上記データ線ＤＯに対して左右に配置される一対の
直列形態の記憶用ＭＯＳＦＥＴの一方を選択するために
、例えばＭＯＳＦＥＴＱ２とＱ６はディプレフジョン型
ＭＯＳＦＥＴに、Ｑ３とＱ５はエンハンスメント型ＭＯ
ＳＦＥＴによりそれぞれ構成される。このことは、下側
のメモリアレイＬＭにおける上記データ線ＤＯに対応し
た直列形態の記憶用ＭＯＳＦＥＴＱｍに対して設けられ
るＭＯＳＦＥＴＱ８とＱ９及びＱｉｌとＱ１２において
も同様である。ただし、上側のメモリアレイＵＭの他の
スイッチＭＯＳＦＥＴＱＩ、Ｑ４には、カラムデコーダ
ＹＤＣＲ２により形成される選択信号ＵＣが供給され、
下側のメモリアレイＬＭの他のスイッチＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　７　、　　Ｑ　１０には上記カラムデコー
ダＹＤＣＲ２により形成されろ選択信号ＬＣが供給され
る。

上記メモリアレイＵ　ＭとＬＭの各直列形態の記憶用Ｍ
ＯＳＦＥＴのうち、横方向に対応する記憶用ＭＯＳＦＥ
ＴＱｍのゲートは、ワード線ＷＯないしＷ２Ｂにそれぞ
れ共通に接続される。これらワードｖＡｗｏないしＷ２
Ｂは、ロウデコーダＸＤＣＲの対応する各出力端子に接
続される。

上記データ線ＤＯ，Ｄ１等は、カラムデコーダＹＤＣＲ
１により形成される選択信号を受けるス・イフチＭＯＳ
ＦＥＴＱＩ　３．Ｑｌ　４を介して共通データ線ＣＤに
廣鋏される。この共通データ線ＣＤは、センスアンプＳ
Ａの入力端子に接続される。

特に制限されないが、この実施例の縦型ＲＯＭは、スタ
ティック型回路として構成される。すなわち、上記セン
スアンプＳＡは、読み出し電流源を持ち、共通データＷ
ＣＤ及びデータ線並びにｊｌ択される直列記憶用ＭＯＳ
ＦＥＴＱｍを介して電流が流れるか否かをセンスするこ
とによって、その読み出し動作が行われる。

この実施例における縦型ＲＯＭのアドレス選択動作を次
に説明する。

カラムデコーダＹＤＣＲ２は、図示しない１ビツトのア
ドレス信号に応じてメモリアレイＵＭとＬＭのいずれか
一方の選択信号ＵＣ又はＬＣを形成する。例えば、上側
のメモリアレイＵＭを選択するときには、選択信号ＵＣ
がハイレベルの選択レベルにされる。これによって、上
側に配置されるメモリアレイＵＭにおけるスイッチＭＯ
ＳＦＥＴＱＩ、Ｑ２等がオン状態にされる。

カラムデコーダＹＤＣＲ３は、１ビツトのアドレス信号
を受け、１つのデータ）ＪＤＯ等に対して設けられる一
対の直列形態の記憶用ＭＯＳ　Ｆ　Ｅ　ＴＱｍのうち左
右いずれか一方の選択信号を形成する。例えば、左側の
直列形態の記憶用Ｍ　ＯＳ　Ｆ　ＥＴを選ぶとき、選択
信号Ｒはロウレベルに、選択信号しはハイレベルにされ
る。これによって、データ線ＤＯに着目すると、上記選
択信号りのハイレベルによってスイッチＭＯＳＦＥＴＱ
３がオン状態にされること、ＭＯＳＦＥＴＱ２はディプ
レッション型とされること及び上記選択信号Ｒのロウレ
ベルにもかかわらずオン状態にされる。したがって、デ
ータ線ＤＯには、上記のようにオン状態にされるＭＯＳ
ＦＥＴＱＩ及びＱ２．Ｑ３等によって、上側のメモリア
レイＵＭのうち、各データ線ＤＯ，ＤＩ等に対して左側
の直列形態の記憶用ＭＯＳＦＥＴＱｍが接続されること
になる。

また、選択信号Ｒがハイレベルに、選択信号りがロウレ
ベルなら、エンハンスメント型ＭＯＳＦＥＴＱ３が信号
りのロウレベルによってオフ状態に、エンハンスメント
型ＭＯＳＦＥＴＱ５が信号Ｒのハイレベルによってオン
状態にされることから、データ線ＤＯにはオン状態にさ
れるＭＯＳＦＥＴＱ４及びＱ５とＱ６等を介して、上側
のメモリアレイＵＭのうち、各データ％９ｊＤＯ，ＤＩ
等には右側の直列形態の記憶用ＭＯＳＦＥＴＱｍが接続
されることになる。

さらに、カラムデコーダＹＤＣＲ２により、下側のメモ
リアレイＬＭを選択するときには、選択信号ＬＣがハイ
レベルの選択レベルにされる。これによって、下側に配
まされるメモリアレイＬＭにおけるスイッチＭＯＳＦＥ
ＴＱ、７．ＱＩＯ等がオン状態にされる。これにより、
上記カラムデコーダＹＤＣＲ３の出力信号り、Ｒに応じ
て、下側のメモリアレイＬＭに設けられる一対の直列形
態の記憶用ＭＯＳＦＥＴＱ、ｍが上記同様に選択される
ものとなる。

上記カラムデコーダＹＤＣＲ２及びＹＤＣＲ３は、１ビ
ツトのアドレス信号を受けて相補的な選択信号を形成す
る。したがって、入力アドレス信号が相補信号からなる
場合、上記デコーダＹＤＣＲ２及びＹＤＣＲ３は、多数
のカラムスイッチＭＯＳＦＥＴが共通に接続されること
によって比較的大きな寄生容量を持つカラム選択線を駆
動するための駆動回路から構成される。

上記各データ線Ｄｏ、Ｄ１等は、カラムデコーダＹＤＣ
Ｒ１により形成される選択信号によって共通データ線Ｃ
Ｄに接続される。これによって、選択された直列形態の
記憶用ＭＯＳＦＥＴＱｍにセンスアンプＳＡから読み出
し電流が供給され、その電流通路が形成されているか否
か、言い換えるならば、ロウデコーダＸＤＣＨの出力信
号（ワード線ＷＯないしＷ１５）のビワトバーンと、そ
れに対応した記憶用ＭＯＳＦＥＴがディプレッション型
かエンハンスメント型か否かによる記憶情報に従った読
み出し信号が得られる。

この実施例のメモリアレイにおいては、第３図のレイア
ウト図に示すように、上記カラムスイッチＭＯＳＦＥＴ
ＱＩないしＧ３及びＧ４なしいＧ６及び記憶用ＭＯＳＦ
ＥＴＱｍからなる一対の直列ＭＯＳＦＥＴを平行に配置
して、その共通接続点、言い換えるならば、スイッチＭ
ＯＳＦＥＴＱ１とＧ４における共通のドレイン領域２に
、アルミニュウム層からなるデータ線３　　（Ｄｏ）と
の接続を得るためのコンタクト領域Ｃを設けるものであ
る。これによって、上記共通接続点を構成する半導体領
域２は、必然的に上記一対の拡散層の輻及びその拡散層
の間隔からなる比較的大きい面積を持つものとなる。こ
れによって、上記半導体領域２上にコンタクトホールＣ
を形成することができる。したがって、上記一対の直列
形態のＭＯＳＦＥＴを形成するために縦方向に延長され
る拡散領域は、マスク精度に従った最小ピッチにするこ
とができるから、高集積度を図ることができる。

また、下側に配置されるメモリアレイＬＭとの接続のた
めに、上記データ線Ｄｏを構成するアルミニュウム層３
は、上記一対の拡散層の間をそれに沿って平行に延長さ
れる。この拡散層の間には、比較的厚い厚さのフィール
ド絶縁膜及び眉間絶縁膜が存在するため、第４図の回路
のように素子形成領域上を層間絶縁膜を介して配置され
るデータ線に比べて、データ線３と半導体基板間の寄生
容量の容量値を小さくすることができる。このため、デ
ータ線Ｄｏ等の負荷容量を小さくできるから動作の高速
化を図ることができる。

なお、横方向に延長されるカラム選択線１　　（ＵＣＸ
Ｒ及びＬ）及びワード線１　　（ＷＯ）は、導電性ポリ
シリコン層から構成され、各ＭＯＳＦＥＴＱ１ないしＧ
３及びＧ４ないしＧ６並びに記憶用ＭＯＳＦＥＴＱｍの
ゲート電極と一体的に構成される。

〔実施例２〕 第１図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、データ′４ｉＡＤＯに２対の直列形態
の記憶用ＭＯＳＦＥＴＱｍを択一的に接続させるカラム
スイッチ回路として、前記のように左右の記憶用ＭＯＳ
ＦＥＴＱｍを択一的に選択するディプレッション型とエ
ンハンスメント型の２つのＭＯＳＦＥＴＱ２．Ｇ３及び
エンハンスメント型とディプレフジョン型のＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　５　、　　Ｑ　６を利用して行うもの
である。すなわち、上側のメモリアレイＵＭの選択信号
ＵＣと、上記左右の選択信号Ｒ，Ｌとは、アンド（ＡＮ
Ｄ）ゲート回路Ｃ１，Ｇ２を介して上記ＭＯＳＦＥＴＱ
２．Ｑ５等とＧ３．Ｇ６等のゲートにそれぞれ供給され
る。

上記同様に、下側のメモリアレイＬＭにおいては、下側
のメモリアレイＵＭの選択信号ＬＣと、上記左右の選択
信号Ｒ，Ｌとは、アントゲ−；・回路Ｇ３、Ｇ４を介し
て上記ＭＯＳＦＥＴＱ８．Ｑｌ　１等とＱ９．Ｇ１２等
のゲートにそれぞれ供給される。

この実施例における縦型ＲＯＭのアドレス選択動作を次
に説明する。

例えば、上側のメモリアレイＵＭが選択されるときには
、選択信号ＵＣがハイレベル（論理“１”）の選択レベ
ルにされ、選択信号ＬＣがロウレベル（論理“０゛）の
非選択レベルにされる。

また、左側の記憶用ＭＯＳＦＥＴが選択されるとき、信
号りがハイレベルの遺灰レベルに、信号Ｒがロウレベル
の非選択レベルにされる。これにより、アンドゲート回
路Ｇ１の出力信号がロウレベルに、アンドゲート回路Ｇ
２の出力信号がハイレベルにされる。このとき、アンド
ゲート回路Ｇ３とＧ４の出力信号は、上記選択信号ＬＣ
のロウレベルによって共にロウレベルにされる。したが
って、エンハンスメント型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのうち
、Ｍｏ３ＦＥＴＱ３のみがオン状態になって、オン状態
のディプレフジョン型ＭＯＳ　Ｆ　ＥＴＱ　２及び上記
ＭＯＳＦＥＴＱ３を介して上側のメモリアレイＵＭにお
ける左側の直列記憶用ＭＯＳ　Ｆ　ＥＴＱｍがデータ線
ＤＯに接続される。左右の選択信号Ｒがハイレベルに、
信号りがロウレベルなら、エンハンスメント型ＭＯＳＦ
ＥＴＱ３が信号りのロウレベルによってオフ状態に、エ
ンハンスメント型ＭＯＳＦＥＴＱ５が信号Ｒのハイレベ
ルによってオン状態にされることから、データ線ＤＯに
はオン状態にされるＭｏ３ＦＥＴＱ５とディブレンジョ
ン型ＭＯＳＦＥＴＱ６等を介して、上側のメモリアレイ
ＵＭのうち、各データ線ＤＯ，Ｄ１等には右側の直列形
態の記憶用ＭＯＳＦＥＴＱｍが接続されることになる。

さらに、下側のメモリアレイＬＭを選択するときには、
選択信号ＬＣがハイレベルの選択レベルにされ、選択信
号ＵＣがロウレベルの非選択レベルにされる。したがっ
て、左右の選択信号りがハイレベルで信号Ｒがロウレベ
ルなら、アンドゲート回路Ｇ３の出力信号のみがハイレ
ベルになって、エンハンスメント型ＭＯＳＦＥＴのうち
、Ｍｏ５ＦＥＴＱ９のみがオン状態となる。これにより
、オン状態のディプレッション型ＭＯＳＦＥＴＱ８及び
上記ＭＯＳＦＥＴＱ９を介して下側のメモリアレイＬＭ
における左側の直列記憶用ＭＯＳＦＥＴＱｍがデータ線
ＤＯに接続される。逆に左右の選択信号Ｒがハイレベル
に、信号りがロウレベルなら、−エンハンスメント型Ｍ
ＯＳ　Ｆ　ＥＴＱ　９が信号りのロウレベルによってオ
フ状態に、エンハンスメント型ＭＯＳＦＥＴＱＩ　１が
信号Ｒのハイレベルによってオン状態にされることから
、データ線ＤＯにはオン状態にされるＭｏ５ＦＥＴＱ９
１とディプレッション型ＭＯＳＦＥＴＱ１２等を介して
、下側のメモリアレイＬＭのうち、各データ線Ｄｏ、Ｄ
１等には右側の直列形態の記憶用ＭＯ３Ｆ　Ｅ　Ｔ　Ｑ
　ｍが接読されることになる。

この実施例では、上記上下の選択信号ＵＣ，ＬＣと左右
の選択信号Ｒ，Ｌとの組み合わせからなるデコード信号
を利用することによって、ディプレフジョン型ＭＯＳＦ
ＥＴとエンハンスメント型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔからな
る２つのカラムスイッチＭＯＳＦＥＴを介して４つの直
列形態の記憶用ＭＯＳＦＥＴを択一的に１つのデータ線
に接続させることができる。これによって、カラムスイ
ッチＭＯＳＦＥＴの数が低減できることから、よりいっ
そうメモリアレイの高密度化を図ることができる。

また、直列形態にされるＭＯＳＦＥＴの数が低減できる
から、動作の高速化を図ることができるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）一対の直列形態の記憶用ＭＯＳＦＥＴを平行に配
置して、上記一対の直列形態の記憶Ｍ　ＯＳ　Ｆ　ＥＴ
における共通化されるべき一端を選択信号により制御さ
れるカラムスイッチＭＯＳ　Ｆ　ＥＴを介して択一的に
上記データ線に接続させる。これにより、上記一対の平
行に配置されるカラムスイッチと記憶用ＭＯＳ　Ｆ　Ｅ
Ｔからなる直列ＭＯＳ　Ｆ　ＥＴにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
る。したがって、上記拡散層に配置に必要な最小ピッチ
でメモリアレイを構成できるから、高集積化を実現する
ことができる。

（２）データ線に対して左右に一対の直列ＭＯＳＦＥＴ
を配置するととともに、メモリアレイを上下に構成した
場合、データ線を一対の直列ＭＯＳＦＥＴを構成する拡
散層の間に配置することができる。

これによって、データ線と半導体基板との間には、比較
的厚い厚さの眉間絶縁膜及びフィールド絶縁膜が設けら
れることになるから、その寄生容量を減らすことができ
る。これによって、読み出し動作の高速化を図ることが
できるという効果が得られる。

（３）データ線に対して一対の直列ＭＯＳ　Ｆ　ＥＴを
配置することによってデータ線の数を半減させることが
できる。これによって、データ線を共通データ線に接続
させるためのカラム選択回路の筒素化を図ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、１つのデータ線
に択一的に接続されるべき直列形態の記憶用ＭＯＳＦＥ
Ｔは、種々の変形例を採ることができる。例えば、第１
図及び第２図に示した上側のメモリアレイＵＭにおいて
、１つのデータ線に対して合計４列からなる直列ＭＯＳ
ＦＥＴを配置して、その中から１つをカラムスイッチ回
路によって択一的に接続させるようにするもの、あるい
は、メモリアレイを上、中、及び下のように三段に縦積
構成に配置するもの等種々の実施例形態を採ることがで
きる。また、縦型ＲＯＭのメモリアレイは、ＣＭＯ３回
路から構成されてもよい。直列形態の記憶用ＭＯＳＦＥ
Ｔの読み出し方式は、プリチャージされた電圧が、選択
された直列Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ回路を介してディスチ
ャージされるか否によって読み出されるというレシオレ
ス型（ダイナミック型）論理方式により行うものであっ
てもよいゆ この発明は、記憶用ＭＯＳＦＥＴが直列形態にされるな
る縦型ＲＯＭに広く利用できる。

〔発明の効果〕

本図において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のｊｍりであ
る。すなわち、一対の直列形態の記憶用ＭＯＳＦＥＴを
平行に配置して、上記一対の直列形態の記憶Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチＭＯＳＦＥＴを介して択
一的に上記データ線に接続させるとこにより、上記一対
の平行に配置されるカラムスイッチと記憶用ＭＯＳＦＥ
Ｔからなる直列ＭＯＳ　Ｆ　ＥＴにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
るから、上記拡散層に配置に必要な最小ピンチでメモリ
アレイを構成できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図、 第３図は、上記第１図のメモリアレイの要部レイアウト
図である。 第４図は、この発明に先立って開発された縦型ＲＯＭの
一例を示す回路図である。 Ｕ　Ｍ・・上側メモリアレイ、ＬＭ・・下側メモリアレ
イ、ＹＤＣＲ１ないしＹＤＣＲ３・・カラムデコーダ、
ＸＤＣＲ・・ロウデコーダ、ＳＡ・・センスアンプ、１
・・導電性ポリシリコン層（カラム選択線、ワード線）
、２・・拡散層（共通接続点）、３・・アルミニュウム
配線（データ線）、Ｃ・・コンタクトホール 代理人弁理士　小川　謄男　　　１ 第１図 第　２　図 Ｖｒｅｆ　　−−−−−−−−−−−−一−−−−−−
−−−−−−−−−−ＯＯ ・ニー７ 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従ってディプレッション型かエンハンス
   メント型に形成され、そのゲートがそれぞれワード線に
   結合され、平行に配置されてなる少なくとも一対の直列
   形態の記憶ＭＯＳＦＥＴと、上記一対の直列形態の記憶
   ＭＯＳＦＥＴにおける共通化されるべき一端を選択信号
   に従ってデータ線に択一的に接続させるカラムスイッチ
   ＭＯＳＦＥＴとを含むことを特徴とする縦型ＲＯＭ。 ２、上記データ線は、上記平行に配置される一対の直列
   形態のＭＯＳＦＥＴの間をこれらの直列形態のＭＯＳＦ
   ＥＴと平行に延長され、上記一対の直列形態のＭＯＳＦ
   ＥＴの他端側にそれと同方向に延長して配置される他の
   一対の直列形態のＭＯＳＦＥＴの共通化されるべき一端
   に他のカラムスイッチＭＯＳＦＥＴを介して接続される
   ものであることを特徴とする特許請求の範囲第１項記載
   の縦型ＲＯＭ。