JPS6329579A - 縦型rom - Google Patents
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- JPS6329579A JPS6329579A JP61171598A JP17159886A JPS6329579A JP S6329579 A JPS6329579 A JP S6329579A JP 61171598 A JP61171598 A JP 61171598A JP 17159886 A JP17159886 A JP 17159886A JP S6329579 A JPS6329579 A JP S6329579A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、MOSFET (絶縁ゲート形電界効果ト
ランジスタ)により構成される縦型ROM(リード・オ
ンリー・メモリ)に関し、大記憶容量化を図った縦型R
OMに利用して有効な技術に関するものである。
ランジスタ)により構成される縦型ROM(リード・オ
ンリー・メモリ)に関し、大記憶容量化を図った縦型R
OMに利用して有効な技術に関するものである。
記憶情報に従ってディプレッション型かエンハンスメン
ト型にされた記憶M OS FE Tが直列形態(縦型
)に接続されてなるROMが公知である(例えば、特開
昭59−116993号公報参照)。
ト型にされた記憶M OS FE Tが直列形態(縦型
)に接続されてなるROMが公知である(例えば、特開
昭59−116993号公報参照)。
本図発明者等は、先に大記憶容量化のために、第4図に
示すような縦型ROMを開発した。この縦型ROMは、
直列形態の記憶用MOS F ETQmからなるメモリ
アレイUM、LMを上下に配置して、プレデコーダ回路
YDCR2により形成される選択信号UC,LCを受け
るカラムスイッチMOSFETQ24.Q25を介して
1つのデータ線に択一的に接続する。このようにデータ
線に対して2つの直列形態の記憶用MOS F ETを
択一的に接続させる構成とすると、上記データ線を構成
する比較的大きな幅を必要とするアルミニュウム配線の
ピンチ、すなわち、アルミニュウム配線からなるデータ
線と、例えばMOSFETQ24のドレイン拡散層とを
接続させるために設けられる比較的大きな占有面積を必
要とするコンタクトホールが設けられることによって横
方向のパターンサイズが決定されるため集積度が比較的
低くされる。また、上記データ線は、上下に同一線上に
配置される記憶用MOSFETの上に構成される結果、
基板との間に比較的大きな寄生容量を持つため、読み出
し速度が遅くなってしまう。なお、上記データ線は、カ
ラムデコーダYDCR1により形成される選択信号を受
ける第2のカラムスイッチMOSFETQ20等を介し
て共通のデータ線CDに接続される。この共通のデータ
線CDの信号は、センスアンプSAによって、信号レベ
ルの判定が行われ、図示しない出力回路を介して出力さ
れる。
示すような縦型ROMを開発した。この縦型ROMは、
直列形態の記憶用MOS F ETQmからなるメモリ
アレイUM、LMを上下に配置して、プレデコーダ回路
YDCR2により形成される選択信号UC,LCを受け
るカラムスイッチMOSFETQ24.Q25を介して
1つのデータ線に択一的に接続する。このようにデータ
線に対して2つの直列形態の記憶用MOS F ETを
択一的に接続させる構成とすると、上記データ線を構成
する比較的大きな幅を必要とするアルミニュウム配線の
ピンチ、すなわち、アルミニュウム配線からなるデータ
線と、例えばMOSFETQ24のドレイン拡散層とを
接続させるために設けられる比較的大きな占有面積を必
要とするコンタクトホールが設けられることによって横
方向のパターンサイズが決定されるため集積度が比較的
低くされる。また、上記データ線は、上下に同一線上に
配置される記憶用MOSFETの上に構成される結果、
基板との間に比較的大きな寄生容量を持つため、読み出
し速度が遅くなってしまう。なお、上記データ線は、カ
ラムデコーダYDCR1により形成される選択信号を受
ける第2のカラムスイッチMOSFETQ20等を介し
て共通のデータ線CDに接続される。この共通のデータ
線CDの信号は、センスアンプSAによって、信号レベ
ルの判定が行われ、図示しない出力回路を介して出力さ
れる。
この発明の目的は、集積度の向上を図った縦型ROMを
提供することにある。
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、少なくとも一対の直列形!虚の記憶用MOS
FETを平行に配置して、上記一対の直列形態の記憶M
OSFETにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチMOS F ETを介し
て択一的に上記データ線に接続させるようにするもので
ある。
FETを平行に配置して、上記一対の直列形態の記憶M
OSFETにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチMOS F ETを介し
て択一的に上記データ線に接続させるようにするもので
ある。
上記した手段によれば、少な(とも一対の平行に配置さ
れるカラムスイッチと記憶用MOSFETからなる直列
MOS F ETにおける共通接続点を構成する比較的
的大きなピッチの拡散層にワード線を接続させるための
コンタクトホールを形成することができるから、メモリ
アレイの高集積化を実現することができる。
れるカラムスイッチと記憶用MOSFETからなる直列
MOS F ETにおける共通接続点を構成する比較的
的大きなピッチの拡散層にワード線を接続させるための
コンタクトホールを形成することができるから、メモリ
アレイの高集積化を実現することができる。
〔実施例1〕
第1図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような1つの半導体基板上において形成される。特に制
限されないが、この実施例の縦型ROMは、Nチャンネ
ルM OS F ETにより構成される。それ故、集積
回路は、単結晶P型シリコンからなる半導体基板上に形
成される。NチャンネルMOSFETは、かかる半導体
基板表面に形成されたソース領域、ドレイン領域及びソ
ース領域とドレイン領域との間の半導体基板表面に薄い
厚さのゲート絶縁膜を介して形成されたポリシリコンか
らなるようなゲート電臘から構成される。
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような1つの半導体基板上において形成される。特に制
限されないが、この実施例の縦型ROMは、Nチャンネ
ルM OS F ETにより構成される。それ故、集積
回路は、単結晶P型シリコンからなる半導体基板上に形
成される。NチャンネルMOSFETは、かかる半導体
基板表面に形成されたソース領域、ドレイン領域及びソ
ース領域とドレイン領域との間の半導体基板表面に薄い
厚さのゲート絶縁膜を介して形成されたポリシリコンか
らなるようなゲート電臘から構成される。
メモリアレイは、同図に破線で示すように上側に配置さ
れるメモリアレイUMと下側に配置されるメモリアレイ
LMから構成される。各メモリアレイUM及びLMは、
それぞれ記憶用MOSFETQmが直列形態に接続され
てなる。上記各記憶用MOSFETQmは、記憶情報に
従ってディプレッション型かエンハンスメント型かに形
成される。この実施例では、メモリアレイの高集積化の
ために、一対の直列形態の記憶用MOSFETが、1つ
のデータ線Do、DI等に共通に配置される。
れるメモリアレイUMと下側に配置されるメモリアレイ
LMから構成される。各メモリアレイUM及びLMは、
それぞれ記憶用MOSFETQmが直列形態に接続され
てなる。上記各記憶用MOSFETQmは、記憶情報に
従ってディプレッション型かエンハンスメント型かに形
成される。この実施例では、メモリアレイの高集積化の
ために、一対の直列形態の記憶用MOSFETが、1つ
のデータ線Do、DI等に共通に配置される。
上側のメモリアレイUMのデータ&IDOに設けられる
一対の直列形態の記憶用MOSFETの上記データXD
Oに接続されるべき一端は、それぞれ後述するプレデコ
ーダを構成するカラムデコーダYDCR2及びYDCR
3により形成される選択信号LC及びり、Rを受ける直
列形態のカラムスイッチMOS F ETQ 1ないし
Q3及びQ4ないしQ6がそれぞれ直列に接続され、上
記データ線Doに共通に接続される。上記カラムデコー
ダYDCR3により形成される選択信号り、 Hによ
り、上記データ線DOに対して左右に配置される一対の
直列形態の記憶用MOSFETの一方を選択するために
、例えばMOSFETQ2とQ6はディプレフジョン型
MOSFETに、Q3とQ5はエンハンスメント型MO
SFETによりそれぞれ構成される。このことは、下側
のメモリアレイLMにおける上記データ線DOに対応し
た直列形態の記憶用MOSFETQmに対して設けられ
るMOSFETQ8とQ9及びQilとQ12において
も同様である。ただし、上側のメモリアレイUMの他の
スイッチMOSFETQI、Q4には、カラムデコーダ
YDCR2により形成される選択信号UCが供給され、
下側のメモリアレイLMの他のスイッチM OS F
E T Q 7 、 Q 10には上記カラムデコー
ダYDCR2により形成されろ選択信号LCが供給され
る。
一対の直列形態の記憶用MOSFETの上記データXD
Oに接続されるべき一端は、それぞれ後述するプレデコ
ーダを構成するカラムデコーダYDCR2及びYDCR
3により形成される選択信号LC及びり、Rを受ける直
列形態のカラムスイッチMOS F ETQ 1ないし
Q3及びQ4ないしQ6がそれぞれ直列に接続され、上
記データ線Doに共通に接続される。上記カラムデコー
ダYDCR3により形成される選択信号り、 Hによ
り、上記データ線DOに対して左右に配置される一対の
直列形態の記憶用MOSFETの一方を選択するために
、例えばMOSFETQ2とQ6はディプレフジョン型
MOSFETに、Q3とQ5はエンハンスメント型MO
SFETによりそれぞれ構成される。このことは、下側
のメモリアレイLMにおける上記データ線DOに対応し
た直列形態の記憶用MOSFETQmに対して設けられ
るMOSFETQ8とQ9及びQilとQ12において
も同様である。ただし、上側のメモリアレイUMの他の
スイッチMOSFETQI、Q4には、カラムデコーダ
YDCR2により形成される選択信号UCが供給され、
下側のメモリアレイLMの他のスイッチM OS F
E T Q 7 、 Q 10には上記カラムデコー
ダYDCR2により形成されろ選択信号LCが供給され
る。
上記メモリアレイU MとLMの各直列形態の記憶用M
OSFETのうち、横方向に対応する記憶用MOSFE
TQmのゲートは、ワード線WOないしW2Bにそれぞ
れ共通に接続される。これらワードvAwoないしW2
Bは、ロウデコーダXDCRの対応する各出力端子に接
続される。
OSFETのうち、横方向に対応する記憶用MOSFE
TQmのゲートは、ワード線WOないしW2Bにそれぞ
れ共通に接続される。これらワードvAwoないしW2
Bは、ロウデコーダXDCRの対応する各出力端子に接
続される。
上記データ線DO,D1等は、カラムデコーダYDCR
1により形成される選択信号を受けるス・イフチMOS
FETQI 3.Ql 4を介して共通データ線CDに
廣鋏される。この共通データ線CDは、センスアンプS
Aの入力端子に接続される。
1により形成される選択信号を受けるス・イフチMOS
FETQI 3.Ql 4を介して共通データ線CDに
廣鋏される。この共通データ線CDは、センスアンプS
Aの入力端子に接続される。
特に制限されないが、この実施例の縦型ROMは、スタ
ティック型回路として構成される。すなわち、上記セン
スアンプSAは、読み出し電流源を持ち、共通データW
CD及びデータ線並びにjl択される直列記憶用MOS
FETQmを介して電流が流れるか否かをセンスするこ
とによって、その読み出し動作が行われる。
ティック型回路として構成される。すなわち、上記セン
スアンプSAは、読み出し電流源を持ち、共通データW
CD及びデータ線並びにjl択される直列記憶用MOS
FETQmを介して電流が流れるか否かをセンスするこ
とによって、その読み出し動作が行われる。
この実施例における縦型ROMのアドレス選択動作を次
に説明する。
に説明する。
カラムデコーダYDCR2は、図示しない1ビツトのア
ドレス信号に応じてメモリアレイUMとLMのいずれか
一方の選択信号UC又はLCを形成する。例えば、上側
のメモリアレイUMを選択するときには、選択信号UC
がハイレベルの選択レベルにされる。これによって、上
側に配置されるメモリアレイUMにおけるスイッチMO
SFETQI、Q2等がオン状態にされる。
ドレス信号に応じてメモリアレイUMとLMのいずれか
一方の選択信号UC又はLCを形成する。例えば、上側
のメモリアレイUMを選択するときには、選択信号UC
がハイレベルの選択レベルにされる。これによって、上
側に配置されるメモリアレイUMにおけるスイッチMO
SFETQI、Q2等がオン状態にされる。
カラムデコーダYDCR3は、1ビツトのアドレス信号
を受け、1つのデータ)JDO等に対して設けられる一
対の直列形態の記憶用MOS F E TQmのうち左
右いずれか一方の選択信号を形成する。例えば、左側の
直列形態の記憶用M OS F ETを選ぶとき、選択
信号Rはロウレベルに、選択信号しはハイレベルにされ
る。これによって、データ線DOに着目すると、上記選
択信号りのハイレベルによってスイッチMOSFETQ
3がオン状態にされること、MOSFETQ2はディプ
レッション型とされること及び上記選択信号Rのロウレ
ベルにもかかわらずオン状態にされる。したがって、デ
ータ線DOには、上記のようにオン状態にされるMOS
FETQI及びQ2.Q3等によって、上側のメモリア
レイUMのうち、各データ線DO,DI等に対して左側
の直列形態の記憶用MOSFETQmが接続されること
になる。
を受け、1つのデータ)JDO等に対して設けられる一
対の直列形態の記憶用MOS F E TQmのうち左
右いずれか一方の選択信号を形成する。例えば、左側の
直列形態の記憶用M OS F ETを選ぶとき、選択
信号Rはロウレベルに、選択信号しはハイレベルにされ
る。これによって、データ線DOに着目すると、上記選
択信号りのハイレベルによってスイッチMOSFETQ
3がオン状態にされること、MOSFETQ2はディプ
レッション型とされること及び上記選択信号Rのロウレ
ベルにもかかわらずオン状態にされる。したがって、デ
ータ線DOには、上記のようにオン状態にされるMOS
FETQI及びQ2.Q3等によって、上側のメモリア
レイUMのうち、各データ線DO,DI等に対して左側
の直列形態の記憶用MOSFETQmが接続されること
になる。
また、選択信号Rがハイレベルに、選択信号りがロウレ
ベルなら、エンハンスメント型MOSFETQ3が信号
りのロウレベルによってオフ状態に、エンハンスメント
型MOSFETQ5が信号Rのハイレベルによってオン
状態にされることから、データ線DOにはオン状態にさ
れるMOSFETQ4及びQ5とQ6等を介して、上側
のメモリアレイUMのうち、各データ%9jDO,DI
等には右側の直列形態の記憶用MOSFETQmが接続
されることになる。
ベルなら、エンハンスメント型MOSFETQ3が信号
りのロウレベルによってオフ状態に、エンハンスメント
型MOSFETQ5が信号Rのハイレベルによってオン
状態にされることから、データ線DOにはオン状態にさ
れるMOSFETQ4及びQ5とQ6等を介して、上側
のメモリアレイUMのうち、各データ%9jDO,DI
等には右側の直列形態の記憶用MOSFETQmが接続
されることになる。
さらに、カラムデコーダYDCR2により、下側のメモ
リアレイLMを選択するときには、選択信号LCがハイ
レベルの選択レベルにされる。これによって、下側に配
まされるメモリアレイLMにおけるスイッチMOSFE
TQ、7.QIO等がオン状態にされる。これにより、
上記カラムデコーダYDCR3の出力信号り、Rに応じ
て、下側のメモリアレイLMに設けられる一対の直列形
態の記憶用MOSFETQ、mが上記同様に選択される
ものとなる。
リアレイLMを選択するときには、選択信号LCがハイ
レベルの選択レベルにされる。これによって、下側に配
まされるメモリアレイLMにおけるスイッチMOSFE
TQ、7.QIO等がオン状態にされる。これにより、
上記カラムデコーダYDCR3の出力信号り、Rに応じ
て、下側のメモリアレイLMに設けられる一対の直列形
態の記憶用MOSFETQ、mが上記同様に選択される
ものとなる。
上記カラムデコーダYDCR2及びYDCR3は、1ビ
ツトのアドレス信号を受けて相補的な選択信号を形成す
る。したがって、入力アドレス信号が相補信号からなる
場合、上記デコーダYDCR2及びYDCR3は、多数
のカラムスイッチMOSFETが共通に接続されること
によって比較的大きな寄生容量を持つカラム選択線を駆
動するための駆動回路から構成される。
ツトのアドレス信号を受けて相補的な選択信号を形成す
る。したがって、入力アドレス信号が相補信号からなる
場合、上記デコーダYDCR2及びYDCR3は、多数
のカラムスイッチMOSFETが共通に接続されること
によって比較的大きな寄生容量を持つカラム選択線を駆
動するための駆動回路から構成される。
上記各データ線Do、D1等は、カラムデコーダYDC
R1により形成される選択信号によって共通データ線C
Dに接続される。これによって、選択された直列形態の
記憶用MOSFETQmにセンスアンプSAから読み出
し電流が供給され、その電流通路が形成されているか否
か、言い換えるならば、ロウデコーダXDCHの出力信
号(ワード線WOないしW15)のビワトバーンと、そ
れに対応した記憶用MOSFETがディプレッション型
かエンハンスメント型か否かによる記憶情報に従った読
み出し信号が得られる。
R1により形成される選択信号によって共通データ線C
Dに接続される。これによって、選択された直列形態の
記憶用MOSFETQmにセンスアンプSAから読み出
し電流が供給され、その電流通路が形成されているか否
か、言い換えるならば、ロウデコーダXDCHの出力信
号(ワード線WOないしW15)のビワトバーンと、そ
れに対応した記憶用MOSFETがディプレッション型
かエンハンスメント型か否かによる記憶情報に従った読
み出し信号が得られる。
この実施例のメモリアレイにおいては、第3図のレイア
ウト図に示すように、上記カラムスイッチMOSFET
QIないしG3及びG4なしいG6及び記憶用MOSF
ETQmからなる一対の直列MOSFETを平行に配置
して、その共通接続点、言い換えるならば、スイッチM
OSFETQ1とG4における共通のドレイン領域2に
、アルミニュウム層からなるデータ線3 (Do)と
の接続を得るためのコンタクト領域Cを設けるものであ
る。これによって、上記共通接続点を構成する半導体領
域2は、必然的に上記一対の拡散層の輻及びその拡散層
の間隔からなる比較的大きい面積を持つものとなる。こ
れによって、上記半導体領域2上にコンタクトホールC
を形成することができる。したがって、上記一対の直列
形態のMOSFETを形成するために縦方向に延長され
る拡散領域は、マスク精度に従った最小ピッチにするこ
とができるから、高集積度を図ることができる。
ウト図に示すように、上記カラムスイッチMOSFET
QIないしG3及びG4なしいG6及び記憶用MOSF
ETQmからなる一対の直列MOSFETを平行に配置
して、その共通接続点、言い換えるならば、スイッチM
OSFETQ1とG4における共通のドレイン領域2に
、アルミニュウム層からなるデータ線3 (Do)と
の接続を得るためのコンタクト領域Cを設けるものであ
る。これによって、上記共通接続点を構成する半導体領
域2は、必然的に上記一対の拡散層の輻及びその拡散層
の間隔からなる比較的大きい面積を持つものとなる。こ
れによって、上記半導体領域2上にコンタクトホールC
を形成することができる。したがって、上記一対の直列
形態のMOSFETを形成するために縦方向に延長され
る拡散領域は、マスク精度に従った最小ピッチにするこ
とができるから、高集積度を図ることができる。
また、下側に配置されるメモリアレイLMとの接続のた
めに、上記データ線Doを構成するアルミニュウム層3
は、上記一対の拡散層の間をそれに沿って平行に延長さ
れる。この拡散層の間には、比較的厚い厚さのフィール
ド絶縁膜及び眉間絶縁膜が存在するため、第4図の回路
のように素子形成領域上を層間絶縁膜を介して配置され
るデータ線に比べて、データ線3と半導体基板間の寄生
容量の容量値を小さくすることができる。このため、デ
ータ線Do等の負荷容量を小さくできるから動作の高速
化を図ることができる。
めに、上記データ線Doを構成するアルミニュウム層3
は、上記一対の拡散層の間をそれに沿って平行に延長さ
れる。この拡散層の間には、比較的厚い厚さのフィール
ド絶縁膜及び眉間絶縁膜が存在するため、第4図の回路
のように素子形成領域上を層間絶縁膜を介して配置され
るデータ線に比べて、データ線3と半導体基板間の寄生
容量の容量値を小さくすることができる。このため、デ
ータ線Do等の負荷容量を小さくできるから動作の高速
化を図ることができる。
なお、横方向に延長されるカラム選択線1 (UCX
R及びL)及びワード線1 (WO)は、導電性ポリ
シリコン層から構成され、各MOSFETQ1ないしG
3及びG4ないしG6並びに記憶用MOSFETQmの
ゲート電極と一体的に構成される。
R及びL)及びワード線1 (WO)は、導電性ポリ
シリコン層から構成され、各MOSFETQ1ないしG
3及びG4ないしG6並びに記憶用MOSFETQmの
ゲート電極と一体的に構成される。
〔実施例2〕
第1図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、データ′4iADOに2対の直列形態
の記憶用MOSFETQmを択一的に接続させるカラム
スイッチ回路として、前記のように左右の記憶用MOS
FETQmを択一的に選択するディプレッション型とエ
ンハンスメント型の2つのMOSFETQ2.G3及び
エンハンスメント型とディプレフジョン型のM OS
F E T Q 5 、 Q 6を利用して行うもの
である。すなわち、上側のメモリアレイUMの選択信号
UCと、上記左右の選択信号R,Lとは、アンド(AN
D)ゲート回路C1,G2を介して上記MOSFETQ
2.Q5等とG3.G6等のゲートにそれぞれ供給され
る。
の記憶用MOSFETQmを択一的に接続させるカラム
スイッチ回路として、前記のように左右の記憶用MOS
FETQmを択一的に選択するディプレッション型とエ
ンハンスメント型の2つのMOSFETQ2.G3及び
エンハンスメント型とディプレフジョン型のM OS
F E T Q 5 、 Q 6を利用して行うもの
である。すなわち、上側のメモリアレイUMの選択信号
UCと、上記左右の選択信号R,Lとは、アンド(AN
D)ゲート回路C1,G2を介して上記MOSFETQ
2.Q5等とG3.G6等のゲートにそれぞれ供給され
る。
上記同様に、下側のメモリアレイLMにおいては、下側
のメモリアレイUMの選択信号LCと、上記左右の選択
信号R,Lとは、アントゲ−;・回路G3、G4を介し
て上記MOSFETQ8.Ql 1等とQ9.G12等
のゲートにそれぞれ供給される。
のメモリアレイUMの選択信号LCと、上記左右の選択
信号R,Lとは、アントゲ−;・回路G3、G4を介し
て上記MOSFETQ8.Ql 1等とQ9.G12等
のゲートにそれぞれ供給される。
この実施例における縦型ROMのアドレス選択動作を次
に説明する。
に説明する。
例えば、上側のメモリアレイUMが選択されるときには
、選択信号UCがハイレベル(論理“1”)の選択レベ
ルにされ、選択信号LCがロウレベル(論理“0゛)の
非選択レベルにされる。
、選択信号UCがハイレベル(論理“1”)の選択レベ
ルにされ、選択信号LCがロウレベル(論理“0゛)の
非選択レベルにされる。
また、左側の記憶用MOSFETが選択されるとき、信
号りがハイレベルの遺灰レベルに、信号Rがロウレベル
の非選択レベルにされる。これにより、アンドゲート回
路G1の出力信号がロウレベルに、アンドゲート回路G
2の出力信号がハイレベルにされる。このとき、アンド
ゲート回路G3とG4の出力信号は、上記選択信号LC
のロウレベルによって共にロウレベルにされる。したが
って、エンハンスメント型M OS F E Tのうち
、Mo3FETQ3のみがオン状態になって、オン状態
のディプレフジョン型MOS F ETQ 2及び上記
MOSFETQ3を介して上側のメモリアレイUMにお
ける左側の直列記憶用MOS F ETQmがデータ線
DOに接続される。左右の選択信号Rがハイレベルに、
信号りがロウレベルなら、エンハンスメント型MOSF
ETQ3が信号りのロウレベルによってオフ状態に、エ
ンハンスメント型MOSFETQ5が信号Rのハイレベ
ルによってオン状態にされることから、データ線DOに
はオン状態にされるMo3FETQ5とディブレンジョ
ン型MOSFETQ6等を介して、上側のメモリアレイ
UMのうち、各データ線DO,D1等には右側の直列形
態の記憶用MOSFETQmが接続されることになる。
号りがハイレベルの遺灰レベルに、信号Rがロウレベル
の非選択レベルにされる。これにより、アンドゲート回
路G1の出力信号がロウレベルに、アンドゲート回路G
2の出力信号がハイレベルにされる。このとき、アンド
ゲート回路G3とG4の出力信号は、上記選択信号LC
のロウレベルによって共にロウレベルにされる。したが
って、エンハンスメント型M OS F E Tのうち
、Mo3FETQ3のみがオン状態になって、オン状態
のディプレフジョン型MOS F ETQ 2及び上記
MOSFETQ3を介して上側のメモリアレイUMにお
ける左側の直列記憶用MOS F ETQmがデータ線
DOに接続される。左右の選択信号Rがハイレベルに、
信号りがロウレベルなら、エンハンスメント型MOSF
ETQ3が信号りのロウレベルによってオフ状態に、エ
ンハンスメント型MOSFETQ5が信号Rのハイレベ
ルによってオン状態にされることから、データ線DOに
はオン状態にされるMo3FETQ5とディブレンジョ
ン型MOSFETQ6等を介して、上側のメモリアレイ
UMのうち、各データ線DO,D1等には右側の直列形
態の記憶用MOSFETQmが接続されることになる。
さらに、下側のメモリアレイLMを選択するときには、
選択信号LCがハイレベルの選択レベルにされ、選択信
号UCがロウレベルの非選択レベルにされる。したがっ
て、左右の選択信号りがハイレベルで信号Rがロウレベ
ルなら、アンドゲート回路G3の出力信号のみがハイレ
ベルになって、エンハンスメント型MOSFETのうち
、Mo5FETQ9のみがオン状態となる。これにより
、オン状態のディプレッション型MOSFETQ8及び
上記MOSFETQ9を介して下側のメモリアレイLM
における左側の直列記憶用MOSFETQmがデータ線
DOに接続される。逆に左右の選択信号Rがハイレベル
に、信号りがロウレベルなら、−エンハンスメント型M
OS F ETQ 9が信号りのロウレベルによってオ
フ状態に、エンハンスメント型MOSFETQI 1が
信号Rのハイレベルによってオン状態にされることから
、データ線DOにはオン状態にされるMo5FETQ9
1とディプレッション型MOSFETQ12等を介して
、下側のメモリアレイLMのうち、各データ線Do、D
1等には右側の直列形態の記憶用MO3F E T Q
mが接読されることになる。
選択信号LCがハイレベルの選択レベルにされ、選択信
号UCがロウレベルの非選択レベルにされる。したがっ
て、左右の選択信号りがハイレベルで信号Rがロウレベ
ルなら、アンドゲート回路G3の出力信号のみがハイレ
ベルになって、エンハンスメント型MOSFETのうち
、Mo5FETQ9のみがオン状態となる。これにより
、オン状態のディプレッション型MOSFETQ8及び
上記MOSFETQ9を介して下側のメモリアレイLM
における左側の直列記憶用MOSFETQmがデータ線
DOに接続される。逆に左右の選択信号Rがハイレベル
に、信号りがロウレベルなら、−エンハンスメント型M
OS F ETQ 9が信号りのロウレベルによってオ
フ状態に、エンハンスメント型MOSFETQI 1が
信号Rのハイレベルによってオン状態にされることから
、データ線DOにはオン状態にされるMo5FETQ9
1とディプレッション型MOSFETQ12等を介して
、下側のメモリアレイLMのうち、各データ線Do、D
1等には右側の直列形態の記憶用MO3F E T Q
mが接読されることになる。
この実施例では、上記上下の選択信号UC,LCと左右
の選択信号R,Lとの組み合わせからなるデコード信号
を利用することによって、ディプレフジョン型MOSF
ETとエンハンスメント型M OS F E Tからな
る2つのカラムスイッチMOSFETを介して4つの直
列形態の記憶用MOSFETを択一的に1つのデータ線
に接続させることができる。これによって、カラムスイ
ッチMOSFETの数が低減できることから、よりいっ
そうメモリアレイの高密度化を図ることができる。
の選択信号R,Lとの組み合わせからなるデコード信号
を利用することによって、ディプレフジョン型MOSF
ETとエンハンスメント型M OS F E Tからな
る2つのカラムスイッチMOSFETを介して4つの直
列形態の記憶用MOSFETを択一的に1つのデータ線
に接続させることができる。これによって、カラムスイ
ッチMOSFETの数が低減できることから、よりいっ
そうメモリアレイの高密度化を図ることができる。
また、直列形態にされるMOSFETの数が低減できる
から、動作の高速化を図ることができるものである。
から、動作の高速化を図ることができるものである。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 (1)一対の直列形態の記憶用MOSFETを平行に配
置して、上記一対の直列形態の記憶M OS F ET
における共通化されるべき一端を選択信号により制御さ
れるカラムスイッチMOS F ETを介して択一的に
上記データ線に接続させる。これにより、上記一対の平
行に配置されるカラムスイッチと記憶用MOS F E
Tからなる直列MOS F ETにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
る。したがって、上記拡散層に配置に必要な最小ピッチ
でメモリアレイを構成できるから、高集積化を実現する
ことができる。
る。すなわち、 (1)一対の直列形態の記憶用MOSFETを平行に配
置して、上記一対の直列形態の記憶M OS F ET
における共通化されるべき一端を選択信号により制御さ
れるカラムスイッチMOS F ETを介して択一的に
上記データ線に接続させる。これにより、上記一対の平
行に配置されるカラムスイッチと記憶用MOS F E
Tからなる直列MOS F ETにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
る。したがって、上記拡散層に配置に必要な最小ピッチ
でメモリアレイを構成できるから、高集積化を実現する
ことができる。
(2)データ線に対して左右に一対の直列MOSFET
を配置するととともに、メモリアレイを上下に構成した
場合、データ線を一対の直列MOSFETを構成する拡
散層の間に配置することができる。
を配置するととともに、メモリアレイを上下に構成した
場合、データ線を一対の直列MOSFETを構成する拡
散層の間に配置することができる。
これによって、データ線と半導体基板との間には、比較
的厚い厚さの眉間絶縁膜及びフィールド絶縁膜が設けら
れることになるから、その寄生容量を減らすことができ
る。これによって、読み出し動作の高速化を図ることが
できるという効果が得られる。
的厚い厚さの眉間絶縁膜及びフィールド絶縁膜が設けら
れることになるから、その寄生容量を減らすことができ
る。これによって、読み出し動作の高速化を図ることが
できるという効果が得られる。
(3)データ線に対して一対の直列MOS F ETを
配置することによってデータ線の数を半減させることが
できる。これによって、データ線を共通データ線に接続
させるためのカラム選択回路の筒素化を図ることができ
るという効果が得られる。
配置することによってデータ線の数を半減させることが
できる。これによって、データ線を共通データ線に接続
させるためのカラム選択回路の筒素化を図ることができ
るという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、1つのデータ線
に択一的に接続されるべき直列形態の記憶用MOSFE
Tは、種々の変形例を採ることができる。例えば、第1
図及び第2図に示した上側のメモリアレイUMにおいて
、1つのデータ線に対して合計4列からなる直列MOS
FETを配置して、その中から1つをカラムスイッチ回
路によって択一的に接続させるようにするもの、あるい
は、メモリアレイを上、中、及び下のように三段に縦積
構成に配置するもの等種々の実施例形態を採ることがで
きる。また、縦型ROMのメモリアレイは、CMO3回
路から構成されてもよい。直列形態の記憶用MOSFE
Tの読み出し方式は、プリチャージされた電圧が、選択
された直列M OS F E T回路を介してディスチ
ャージされるか否によって読み出されるというレシオレ
ス型(ダイナミック型)論理方式により行うものであっ
てもよいゆ この発明は、記憶用MOSFETが直列形態にされるな
る縦型ROMに広く利用できる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、1つのデータ線
に択一的に接続されるべき直列形態の記憶用MOSFE
Tは、種々の変形例を採ることができる。例えば、第1
図及び第2図に示した上側のメモリアレイUMにおいて
、1つのデータ線に対して合計4列からなる直列MOS
FETを配置して、その中から1つをカラムスイッチ回
路によって択一的に接続させるようにするもの、あるい
は、メモリアレイを上、中、及び下のように三段に縦積
構成に配置するもの等種々の実施例形態を採ることがで
きる。また、縦型ROMのメモリアレイは、CMO3回
路から構成されてもよい。直列形態の記憶用MOSFE
Tの読み出し方式は、プリチャージされた電圧が、選択
された直列M OS F E T回路を介してディスチ
ャージされるか否によって読み出されるというレシオレ
ス型(ダイナミック型)論理方式により行うものであっ
てもよいゆ この発明は、記憶用MOSFETが直列形態にされるな
る縦型ROMに広く利用できる。
本図において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のjmりであ
る。すなわち、一対の直列形態の記憶用MOSFETを
平行に配置して、上記一対の直列形態の記憶M OS
F E Tにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチMOSFETを介して択
一的に上記データ線に接続させるとこにより、上記一対
の平行に配置されるカラムスイッチと記憶用MOSFE
Tからなる直列MOS F ETにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
るから、上記拡散層に配置に必要な最小ピンチでメモリ
アレイを構成できる。
て得られる効果を簡単に説明すれば、下記のjmりであ
る。すなわち、一対の直列形態の記憶用MOSFETを
平行に配置して、上記一対の直列形態の記憶M OS
F E Tにおける共通化されるべき一端を選択信号に
より制御されるカラムスイッチMOSFETを介して択
一的に上記データ線に接続させるとこにより、上記一対
の平行に配置されるカラムスイッチと記憶用MOSFE
Tからなる直列MOS F ETにおける共通接続点を
構成する比較的的大きなピッチの拡散層にデータ線を接
続させるためのコンタクトホールを形成することができ
るから、上記拡散層に配置に必要な最小ピンチでメモリ
アレイを構成できる。
第1図は、この発明の一実施例を示す回路図、第2図は
、この発明の他の一実施例を示す回路図、 第3図は、上記第1図のメモリアレイの要部レイアウト
図である。 第4図は、この発明に先立って開発された縦型ROMの
一例を示す回路図である。 U M・・上側メモリアレイ、LM・・下側メモリアレ
イ、YDCR1ないしYDCR3・・カラムデコーダ、
XDCR・・ロウデコーダ、SA・・センスアンプ、1
・・導電性ポリシリコン層(カラム選択線、ワード線)
、2・・拡散層(共通接続点)、3・・アルミニュウム
配線(データ線)、C・・コンタクトホール 代理人弁理士 小川 謄男 1 第1図 第 2 図 Vref −−−−−−−−−−−−一−−−−−−
−−−−−−−−−−OO ・ニー7 第 4 図
、この発明の他の一実施例を示す回路図、 第3図は、上記第1図のメモリアレイの要部レイアウト
図である。 第4図は、この発明に先立って開発された縦型ROMの
一例を示す回路図である。 U M・・上側メモリアレイ、LM・・下側メモリアレ
イ、YDCR1ないしYDCR3・・カラムデコーダ、
XDCR・・ロウデコーダ、SA・・センスアンプ、1
・・導電性ポリシリコン層(カラム選択線、ワード線)
、2・・拡散層(共通接続点)、3・・アルミニュウム
配線(データ線)、C・・コンタクトホール 代理人弁理士 小川 謄男 1 第1図 第 2 図 Vref −−−−−−−−−−−−一−−−−−−
−−−−−−−−−−OO ・ニー7 第 4 図
Claims (1)
- 【特許請求の範囲】 1、記憶情報に従ってディプレッション型かエンハンス
メント型に形成され、そのゲートがそれぞれワード線に
結合され、平行に配置されてなる少なくとも一対の直列
形態の記憶MOSFETと、上記一対の直列形態の記憶
MOSFETにおける共通化されるべき一端を選択信号
に従ってデータ線に択一的に接続させるカラムスイッチ
MOSFETとを含むことを特徴とする縦型ROM。 2、上記データ線は、上記平行に配置される一対の直列
形態のMOSFETの間をこれらの直列形態のMOSF
ETと平行に延長され、上記一対の直列形態のMOSF
ETの他端側にそれと同方向に延長して配置される他の
一対の直列形態のMOSFETの共通化されるべき一端
に他のカラムスイッチMOSFETを介して接続される
ものであることを特徴とする特許請求の範囲第1項記載
の縦型ROM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171598A JPS6329579A (ja) | 1986-07-23 | 1986-07-23 | 縦型rom |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171598A JPS6329579A (ja) | 1986-07-23 | 1986-07-23 | 縦型rom |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6329579A true JPS6329579A (ja) | 1988-02-08 |
Family
ID=15926133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61171598A Pending JPS6329579A (ja) | 1986-07-23 | 1986-07-23 | 縦型rom |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6329579A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0270052A (ja) * | 1988-09-02 | 1990-03-08 | Sumitomo Metal Ind Ltd | 溶射補修材料及び補修方法 |
FR2680908A1 (fr) * | 1991-09-04 | 1993-03-05 | Samsung Electronics Co Ltd | Dispositif de memoire morte a masque. |
-
1986
- 1986-07-23 JP JP61171598A patent/JPS6329579A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0270052A (ja) * | 1988-09-02 | 1990-03-08 | Sumitomo Metal Ind Ltd | 溶射補修材料及び補修方法 |
JPH0717994B2 (ja) * | 1988-09-02 | 1995-03-01 | 住友金属工業株式会社 | 溶射補修材料及び補修方法 |
FR2680908A1 (fr) * | 1991-09-04 | 1993-03-05 | Samsung Electronics Co Ltd | Dispositif de memoire morte a masque. |
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