JPS63204590A - 半導体集積化メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積化メモリに関し、特に、高集積・大
容量の半導体集積化ランダム・アクセス・メモリ（以下
、ＲＡＭと記す）に関する。

（従来の技術） 従来の半導体集積化メモリのうちで、ＭＩＳトランジス
タを用いたＲＡＭでもっとも高集積化が進んでいるＲＡ
Ｍは、１トランジスタ型セルを用いたダイナミックＲＡ
Ｍである。１トランジスタ型ＭＩＳＲＡＭのメモリセル
、ワード線、ディジット線及びセンスアンプの配置の従
来例としては、例えば、上条等により日経エレクトロニ
クス誌昭和６１年７月１４日号１８９頁から２０８頁に
、′溝型トランジスタ・セルを使った４Ｍビット周辺Ｃ
ＭＯＳダイナミックＲＡＭの試作」と題して発表された
論文の中において、第１図及び第５図のようなディジッ
ト線配置図が示きれている。第１図はいわゆるオーブン
ディジット線の場合で、センスアンプ３に結がる２本の
ディジットａ対が片方に１本ずつ両方向に伸びている。

各ディジット線には、複数のメモリセルと１ケのダミー
セルが結がる。例えば、ワード線Ｗ１が選択されたとす
ると、メモリセル１がディジット線Ｄ１に結かり、他方
のディジット線Ｄｏには、ダミーセルフが結がる。ダミ
ーセルフからの信号はメモリセル情報′１”と“Ｏ”の
中間電圧である。こうして、センスアンプ３が差動動作
してセルからの信号が“１′か“０”かを判別する。こ
れに対して、第５図はいわゆる折り返しディジット線の
場合で、対になるディジット線が隣り同志で同じ方向に
伸びている。ワード線Ｗ１が選択されると、２本のディ
ジット線のうち、片方のみに実際のセル１が結がり、他
方のディジット線にはダミーセルフが結がり、センスア
ンプ３が差動動作をする。

この２方式はセンスアンプの位置とともにセルアレイ内
のメモリセル、ワード線及びディジット線の配置が異な
っており、オーブンディジット線では第６図に示すよう
に、ワード線とディジット線の交差点のすべてにセルを
配置する。従って、あるワード線を選択すると、それに
結がるセルからすべてのディジット線に同時に信号が読
み出される。これに対し、折り返しディジット線では、
第７図に示すように、１つおきのディジット線にダミー
セルが結げるように、ワード線とディジット線の交差点
に一つおきにセルを配置する。

両方式の長短所は、オーブンディジット線方式ではセル
面積が小さくなる反面、ディジット線１本につきセンス
アンプが１ケ必要なため、センスアンプのレイアウトピ
ッチがセルピッチより大きくなり、周辺回路を含めると
メモリアレイが小さくならないのに対し、折り返しディ
ジット線方式では、セル面積は大きくなるが、対となる
２本のディジット線につきセンスアンプを１ケ配置すれ
ばよいので、センスアンプのレイアウトピッチが２ケの
セルピッチ以内に入るようにすればよいため、メモリア
レイとしてはかえってオーブンディジット線方式より小
きくなることである。

（発明が解決しようとする問題点） ところで、メガビット級のＭＩＳＲＡＭを実現する場合
、メモリアレイをもっとも小きくする配置が必要となり
、セルとしては面積がもっとも小さくなるオーブンディ
ジット線方式に、センスアンプの配置としては２本のデ
ィジット線で１ケのセンスアンプを配置するレイアウト
が周辺回路を含めて全体のメモリアレイの面積が小きく
なる。

こうした配置の一例として、前記従来例の引用文献ニお
いて、第８図に示すようなディジット線配置図が示され
ている。第８図においては、従来の１本のディジット線
上のメモリセルが複数組に分割されてセグメントディジ
ット線Ｄｌｌ、Ｄ１２゜ＤＯＩ、ＤＯ２に結がっている
。どのワード線を選択するかによって、選択セルが結が
るセグメントディジット線だけがセグメント選択ワード
線８１又は８２によって主ディジットｔｉｌＤ１．Ｄｏ
に結かり、両端に配置されたセンスアンプ３１　、３２
に入力される。ここでは、主ディジット線ＤＩ、Ｄｏに
セクション選択のトランジスタが直列に入っており、セ
クション選択ワード線９１又は９２の１本を選択するこ
とによって、１本の主ディジット線を二つに分割して、
上方のセル（１１，１２，１３，１４゜・・・）の信号
は左側のセンスアンプ３１に、下方のセル（２１、２２
、２３、２４、・・・）の信号は右側のセンスアンプに
伝わることになる。つまり、セクション選択ワード線の
働きによって結果的には２本の折り返しディジット線を
向い合わせにした形となる。

本従来例では、セルはオーブンディジット線方式のよう
に、ワード線とディジット線の交差点に常に配置され、
しかも、センスアンプは２本のディジット線で１ケとな
るように配置されており、全体のメモリアレイの面積が
小さくなる。

ところが、第８図のディジット線配置では、複数のセグ
メントディジット線と主ディジット線の接続に複数のト
ランジスタが必要なこと、更に、主ディジット線を複数
のセクションに分割する複数のトランジスタが必要とな
り、これらの多くのトランジスタに余分のレイアウト面
積が使われるため、例え、セルサイズが小さくなったと
しても全体のメモリアレイの面積が小さくならない欠点
がある。又、本従来例では、ディジット線の配線層とし
て、セグメントディジット線に下層の配線層を用い、主
ディジット線に上層の配線層が用いられるのが通例であ
る。一般に、配線ピッチは上層の配線の方が下層の配線
よりも大きくなるため、この場合には、２本のディジッ
ト線のピッチが上層の配線層で決定され、前記と同様に
、セルサイズが小さくなったとしても主ディジット線の
ピッチが広くなり全体のメモリアレイの面積が／Ｊ＼さ
くならない欠点がある。

以上の説明でも明らかなように、セルはオーブンディジ
ット線方式で、ワード線とディジット線の交差点に常に
配置され、しかも、センスアンプは２本のディジット線
で１ケとなるように配置され、且つ、余分なトランジス
タを必要とせず、全体のメモリアレイの面積が小さくな
る半導体集積化メモリが切望されている。

本発明の目的は、高集積・大容量の半導体集積化メモリ
において、上記条件を満足し、ワード線、ディジット線
及びセンスアンプのレイアウトピッチを小さくするとと
もに９．チップ面積が小さくなる半導体集積化メモリを
提供することにある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
：マトリックス状に配置したメモリセルと、これらメモ
リセルの選択ゲートを列方向に接続する複数本のワード
線と、前記メモリセルのディジット端子を行方向に接続
し且つ第１の配線層から成る複数本のディジット線とを
少なくとも備え；前記ワード線とディジット線の交差点
に前記メモリセルが配置された半導体集積化メモリであ
って：前記ディジット線のうちで平行に配置きれ且つ隣
接するディジット線２本毎にディジット線対を形成し、
該ディジット線対のうちで行方向に一定間隔で隣り合っ
て配置された第１及び第２のディジット線対毎に、該２
組のディジット線対の間に行方向に隣り合って第１及び
第２のセンスアンプが配置きれ：第１のセンスアンプに
は、前記第１のディジット線対の一方のディジット線と
、前記第２のセンスアンプ領域を通る第２の配線層から
成る第１の配線を介して前記第２のディジット線対の一
方のディジット線とが接続され；前記第２のセンスアン
プには、前記第２のディジット線対の他方のディジット
線と、前記第１のセンスアンプ領域を通る第２の配線層
から成る第２の配線を介して前記第１のディジット線対
の他方のディジット線とが接読されていることを特徴と
する。

（作用） 本発明による半導体集積化メモリは、セル配置がオーブ
ンディジット線方式で、ワード線とディジット線の交差
点に常にセルが配置きれる。また、第１及び第２のセン
スアンプは、行方向に一定間隔で隣り合って配置された
２組のディジット線対の間に行方向に隣接して配ｔきれ
る０片一方の組のディジット線対、例えば、＠１のディ
ジット線対に結がるメモリセル対が選択されると、一方
のセル信号は第１のセンスアンプに、他方のセル信号は
第２の配線を介して隣接して配置された第２のセンスア
ンプにそれぞれ分かれて入力される。第２のディジット
線対に結がるメモリセルが選択きれると、一方のセル信
号は第１の配線を介して第１のセンスアンプに、他方の
セル信号は第２のセンスアンプにそれぞれ分かれて入力
される。センスアンプの対となる信号は、他方の非選択
の組のディジット線対から、各センスアンプへそれぞれ
差力信号として入力される。この結果、本発明のメモリ
は、セルがもっとも高密度に配置でき、しかも、２本の
ディジット線のレイアウトピッチに１ケのセンスアンプ
が配置され、且つ、ディジット線分割用の余分なトラン
ジスタを必要としないため、全体のメモリアレイの面積
が小さくなる利点を有する。

（実施例） 以下、本発明をよりよく理解できるように、実施例を挙
げて説明する。

（実施例１） 第１図は本発明の典型的な第１の実施例を示すＭＩＳＲ
ＡＭのセンスアンプとディジット線の配置図である０本
実施例のＲＡＭはメモリセル１１゜１２．２１，２２．
・・・がワード線Ｗｌ、Ｗ２．・・・とディジット線Ｄ
ｌｌ　、　Ｄ１２　、　ＤＯＩ　、　ＤＯ２の交差点に
常に配置されており、従来のオーブンディジット線と同
じくもっとも高密度にセルが配置されている。

ディジット線ＤｌｌとＤｏｌ及びＤ１２とＤＯ２で２組
のディジット線対が構成きれる。センスアンプ３１と３
２は上記２組のディジット線対の間で隣接して配置きれ
るが、センスアンプ３１にはディジット線Ｄｌｌが一方
の入力として、ディジット線Ｄ１２が第１の配線４を介
して他方の入力として接続きれ、センスアンプ３２には
ディジット線ＤＯ２が一方の入力として、ディジット線
ＤＯＩが第２の配線５を介して他方の入力として接続さ
れている。従って、例えば、第１図で左側のディジット
線対に接続するメモリセルを活性化するワード線Ｗ１が
選択された場合には、メモリセル１１の信号はセンスア
ンプ３１に伝わり、メモリセル２１の信号はセンスアン
プ３２に伝わる。センスアンプ３１への対となる信号は
ディジット線Ｄ１２から従来例と同じようなダミーセル
によってメモリセル情報″１”と０１＋の中間電圧とし
て差動入力される。センスアンプ３２への対となる信号
も、上記と同様にディジット線ＤＯ２から差動入力され
る。右半分のディジット線側のワード線Ｗ２が選択され
た場合には、メモリセル１２の信号がセンスアンプ３１
に伝わり、メモリセル２２の信号がセンスアンプ３２に
伝わる。センスアンプ３１及び３２への対となる信号は
、それぞれディジット線Ｄｌｌ及びＤＯＩから差動入力
きれる。

このように、本実施例のＲＡＭではワード線が選択され
ると、対となるメモリセルからともに信号が読み出され
、２組のディジット線対の間に配置された２つのセンス
アンプに上記信号が分かれて入力され、非選択のディジ
ット線対の情報がそれぞれ上記２つのセンスアンプに基
準電圧として差動入力される。

第１図の配置図からもわかるように、本実施例ではセン
スアンプ１ケを２本のディジット線のレイアウトピッチ
に配置することができる。特に、本実施例では、ディジ
ット線Ｄｌｌ　、　Ｄ１２．　ＤＯＩ　。

ＤＯ２を第１の配線層で、第１及び第２の配線４゜５を
第２の配線層で形成するため、第１及び第２のセンスア
ンプ領域の中に配置される第１及び第２の配線４，５は
上記センスアンプ領域の中の第１の配線層と重なって配
置きれてもよく、その配線ピッチは１本で２本のディジ
ット線対のレイアウトピッチ以内であればよいので、第
２の配線層のためにレイアウトピッチが増えることはな
い。

特に、第１の配線層として下層の配線層を、第２の配線
層として上層の配線層を用いた場合には、配線ピッチの
大きな上洛の配線はセンスアンプ１ケ、あるいは、ディ
ジット線対に付き１本だけでよいので、センスアンプ及
びディジット線対の列方向のレイアウトピッチは２木の
下層の配線ピッチで決定され、従来例の第８図のディジ
ット線配置の場合よりもレイアウトピッチがノ」１きく
なる。

しかも、本実施例では、第８図の従来例のようにディジ
ット線を分割選択するための余分なトランジスタが一切
不要であるため、この点からもセルアレイを小さくでき
ることになる。

このように、本実施例のＲＡＭはメモリアレイがもっと
も高密度に配置でき、しかも、２本のディジット線に付
き１ケのセンスアンプを配置することができるため、全
体のメモリアレイの面積も小きくなり、大容量・高集積
の半導体集積化メモリを実現する上で非常に有用である
。

（実施例２） 第２図は本発明の第２の実施例を示すＭＩＳＲＡＭのセ
ンスアンプとディジット線の配置図である０本実施例の
ＭＩＳＲＡＭは、センスアンプ３１にディジット線Ｄｌ
ｌが一方の入力として、ディジット線ＤＯ２が第１の配
線４を介して他方の入力として接続きれ、センスアンプ
３２にディジット線Ｄ１２が一方の入力として、ディジ
ット線ＤＯ１が第２の配線５を介して他方の入力として
接続されていること以外、第１図の第１の実施例とメモ
リセル及びセンスアンプ等の配置はまったく等しく、同
じ回路ブロックには同じ番号及び記号が付されている０
回路動作も第１の実施例と同様に、選択されたメモリセ
ル対からともに信号が読み出諮れ、２組のディジット線
対の間に配置された２組のセンスアンプに上記信号が分
かれて入力される。

本実施例においては、第１及び第２の配線とディジット
線の接続法が第１の実施例と異なっているが、メモリの
セルアレイがもっとも高密度に配置でき、しかも、２木
のディジット線に付き１ケのセンスアンプを配置するこ
とができるため、全体のメモリアレイの面積が小さくな
ることは言うまでもない。

尚、ここに示した実施例は本発明の半導体集積化メモリ
の一例であって、第１及び第２の配線とディジット線及
びセンスアンプとの接続の仕方は任意に選べる。また、
上記配線の配置としてはセンスアンプのレイアウトピッ
チ内のいかなる位置であってもよい。更に、第１及び第
２の配線の配Ｂ層も任意に選べることは言うまでもない
。

（実施例３） 第３図は本発明の第３の実施例を示すＭＩ　ＳＲＡＭの
センスアンプとディジット線の配置図である６本実施例
のＭＩＳＲＡＭは、第１図の第１の実施例とメモリセル
及びセンスアンプ等の配置はまったく等しいが、キャパ
シタＣ１及びＣ２が、それぞれ、ディジット線Ｄ１１及
びＤＯ２に接続していることが異なる。このキャパシタ
は２組のディジット線からのセンスアンプに対する負荷
容量を等しくするためのキャパシタであり、キャパシタ
Ｃ１及びＣ２の容量はそれぞれ第１及び第２の配線の配
線容量にほぼ等しい。この結果、本実施例においては、
メモリセルからディジット線に読み出された信号の増幅
時に、センスアンプへの差動入力容量が等しくなるため
、増幅が高感度に行なわれ、誤動作が生じにくい利点を
有する。ここで、キャパシタＣ１及びＣ２の実現の仕方
としては、それぞれ第１及び第２の配線と同じ配線長の
配線を用いてもよいし、また、誘電体膜を用いて所望の
容量値を実現してもよい、更に、ディジット線とキャパ
シタＣ１及びＣ２の接続位置としても、第３図の実施例
の位置に限定されることはなく、センスアンプに対して
ディジット線の近端又は遠端、あるいは任意の位置が選
択できる。いずれにしても、本実施例で付力目されたキ
ャパシタは、容量値が／ＪＸさいため小面積で実現でき
るとともに、メモリのセルアレイについては、前記２例
の実施例と同様、高密度配置ができるため、全体のメモ
リアレイの面積が小さくなることは言うまでもない、　
尚、本実施例のバランス用キャパシタのディジット線付
加については第２図の第２の実施例についても同様に適
用できる。

（発明の効果） 以上、説明したように、本発明によれば、従来困難であ
ったオーブンディラット線方式のセル配置で、しかも、
センスアンプは２本のディジット線レイアウトピッチに
１ケだけ配置され、且つ、ディジット線分割のための余
分なトランジスタが不要となり、メモリアレイ及びチッ
プ面積が大幅に小さくなる半導体集積化メモリが実現で
きる。

【図面の簡単な説明】

第１図、第２図及び第３図は本発明の第１、第２及び第
３の実施例におけるＭＩＳＲＡＭのセンスアンプとディ
ジット線の配置をそれぞれ示す図、第１図は従来のＭＩ
ＳＲＡＭでオーブンディジット線方式のセンスアンプと
ディジット線の回路及び配置を示す図、第５図は従来の
ＭＩＳＲＡＭで折り返しディジット線方式のセンスアン
プとディジット線の回路及び配置を示す区、第６図はオ
ーブンディジット線方式のメモリセルの配置図、第７図
は折り返しディジット線方式のメモリセルの配置図、第
８図は従来のＭＩＳＲＡＭで才−ブンディジット線方式
のセル配置で、しかも、２本のディジット線レイアウト
ピッチに１ケのセンスアンプが配置されたセンスアンプ
とディジット線の回路及び配置を示す図である。 図中の符号で、１　、２．１１，１２，１３，１４，２
１゜２２　、２３　、２４はメモリセルを、３，３１．
３２はセンスアンプを、４は第１の配線を、５は第２の
配線を、６．７はダミーセルを、８１　、８２はセグメ
ント選択ワード線を、９１．９２はセクション選択ワー
ド線を、Ｗｌ、Ｗ２　、Ｗ３　、Ｗ４はワード線を、Ｄ
Ｗｌ　、ＤＷＯはダミーワード線を、Ｄｉ、Ｄｏ。 Ｄｌｌ　、　ＤＩ２．　ＤＯＩ　、　Ｄｏ２はディジッ
ト線を、Ｃ１゜Ｃ２はキャパシタをそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. マトリックス状に配置したメモリセルと、これらメモリ
   セルの選択ゲートを列方向に接続する複数本のワード線
   と、前記メモリセルのディジット端子を行方向に接続し
   且つ第１の配線層から成る複数本のディジット線とを少
   なくとも備え；前記ワード線とディジット線の交差点に
   前記メモリセルが配置された半導体集積化メモリにおい
   て：前記ディジット線のうちで平行に配置され且つ隣接
   するディジット線２本毎にディジット線対を形成し、該
   ディジット線対のうちで行方向に一定間隔で隣り合って
   配置された第１及び第２のディジット線対毎に、該２組
   のディジット線対の間に行方向に隣接して第１及び第２
   のセンスアンプが配置され；第１のセンスアンプには、
   前記第１のディジット線対の一方のディジット線と、前
   記第２のセンスアンプ領域を通る第２の配線層から成る
   第１の配線を介して前記第２のディジット線対の一方の
   ディジット線とが接続され；前記第２のセンスアンプに
   は、前記第２のディジット線対の他方のディジット線と
   、前記第１のセンスアンプ領域を通る第２の配線層から
   成る第２の配線を介して前記第１のディジット線対の他
   方のディジット線とが接続されていることを特徴とする
   半導体集積化メモリ。