JPH0312397B2 - - Google Patents
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- JPH0312397B2 JPH0312397B2 JP58170679A JP17067983A JPH0312397B2 JP H0312397 B2 JPH0312397 B2 JP H0312397B2 JP 58170679 A JP58170679 A JP 58170679A JP 17067983 A JP17067983 A JP 17067983A JP H0312397 B2 JPH0312397 B2 JP H0312397B2
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- JP
- Japan
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- sense amplifier
- output
- circuit
- memory cell
- bit line
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- 238000001514 detection method Methods 0.000 claims description 17
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
この発明は相補形集積回路メモリ（以下
CMOS RAMと言う。）において、ビツトライン
の電圧振幅を小さくして充電電流を減少させるよ
うにした半導体記憶回路に関するものである。
CMOS RAMと言う。）において、ビツトライン
の電圧振幅を小さくして充電電流を減少させるよ
うにした半導体記憶回路に関するものである。
従来のCMOS RAMは常時DC電流が流れ、し
かも集積密度が向上し、１チツプあたりの記憶容
量が増大するにつれ、この電流が急激に増大する
という問題があつた。
かも集積密度が向上し、１チツプあたりの記憶容
量が増大するにつれ、この電流が急激に増大する
という問題があつた。
この問題を解決するため、内部同期回路方式の
１つとしてアドレス信号の変化を検出し、内部ク
ロツクを発生してダイナミツク動作を行なう方式
（エツジセンス方式）が提案されている。
１つとしてアドレス信号の変化を検出し、内部ク
ロツクを発生してダイナミツク動作を行なう方式
（エツジセンス方式）が提案されている。
この方式ではDC電流は流れず、ダイナミツク
動作する時に充電電流が流れるだけであり、飛躍
的に電流が小さくなつた。
動作する時に充電電流が流れるだけであり、飛躍
的に電流が小さくなつた。
第１図に従来のエツジセンス方式の一例を示
す。
す。
図中、１はアドレス入力端子、２はアドレス入
力信号の変化を検出するエツジ検出回路、３は複
数個のエツジ検出回路からの出力をまとめるノア
回路、４はプリチヤージ信号φPを発生するφP発
生回路、５はアドレス入力信号による所定のメモ
リセルを選択するワードライン信号を制御するた
めのワードライン制御回路、６はメモリセル、７
はＹデコーダ、８はメモリセルからの信号を増幅
するセンスアンプ、９は外部に出力信号をとりだ
すための出力バツフア、Ａはプリチヤージ信号
φP、ＢはワードラインWL、Ｃはビツトライン
BL、Ｄは入出力ラインＩ／Ｏ、Q1はビツトライ
ンを充電するビツトライン充電回路を成すトラン
ジスタ、Q2はビツトラインと入出力ラインを接
続するためのスイツチングトランジスタである。
力信号の変化を検出するエツジ検出回路、３は複
数個のエツジ検出回路からの出力をまとめるノア
回路、４はプリチヤージ信号φPを発生するφP発
生回路、５はアドレス入力信号による所定のメモ
リセルを選択するワードライン信号を制御するた
めのワードライン制御回路、６はメモリセル、７
はＹデコーダ、８はメモリセルからの信号を増幅
するセンスアンプ、９は外部に出力信号をとりだ
すための出力バツフア、Ａはプリチヤージ信号
φP、ＢはワードラインWL、Ｃはビツトライン
BL、Ｄは入出力ラインＩ／Ｏ、Q1はビツトライ
ンを充電するビツトライン充電回路を成すトラン
ジスタ、Q2はビツトラインと入出力ラインを接
続するためのスイツチングトランジスタである。
次に従来例の動作について第２図をもとに説明
する。
する。
今アドレス入力信号が変化すると２のエツジ検
出回路が動作し、単発形パルスを発生する。３の
ノア回路は、複数個のエツジ検出回路のうちどれ
か１つでもパルスを発生すると、そのパルス信号
を次段に伝達する働きをする。３のノア回路から
のパルス信号を受けると４のφP発生回路は負極
性の単一パルスを発生する。第２図のt1に於て、
Ａ点のφPがＬレベルになると、Ｐチヤンネルト
ランジスタのQ1が導通状態になり、Ｃ，Ｄ点の
ビツトラインおよび入出力ラインをＨレベルに充
電する。また、その時センスアンプの出力ＥはＬ
レベルにリセツトされる。その後、充電が完了し
てからφPはt2に於てＨレベルに復帰する。
出回路が動作し、単発形パルスを発生する。３の
ノア回路は、複数個のエツジ検出回路のうちどれ
か１つでもパルスを発生すると、そのパルス信号
を次段に伝達する働きをする。３のノア回路から
のパルス信号を受けると４のφP発生回路は負極
性の単一パルスを発生する。第２図のt1に於て、
Ａ点のφPがＬレベルになると、Ｐチヤンネルト
ランジスタのQ1が導通状態になり、Ｃ，Ｄ点の
ビツトラインおよび入出力ラインをＨレベルに充
電する。また、その時センスアンプの出力ＥはＬ
レベルにリセツトされる。その後、充電が完了し
てからφPはt2に於てＨレベルに復帰する。
次にφPがＨレベルになつてから５のワードラ
イン制御回路が働き、Ｂ点のワードラインがＨレ
ベルに上昇する。これにより、メモリセルが駆動
され、メモリセルの記憶内容に応じて、一対のビ
ツトラインのうち、どちらか片方がＬレベルに放
電される。この時、入出力ラインはQ2のトラン
ジスタを介してどれか一対のビツトラインと接続
されているため、そのビツトラインと同様に変化
する。
イン制御回路が働き、Ｂ点のワードラインがＨレ
ベルに上昇する。これにより、メモリセルが駆動
され、メモリセルの記憶内容に応じて、一対のビ
ツトラインのうち、どちらか片方がＬレベルに放
電される。この時、入出力ラインはQ2のトラン
ジスタを介してどれか一対のビツトラインと接続
されているため、そのビツトラインと同様に変化
する。
次に入出力ラインの片方がある程度下降し、一
対のラインに電位差が生じたt3に於て、８のセン
スアンプが働き、Ｅ点のうち片方がＨレベルに上
昇する。その後、９の出力バツフアを介して出力
端子にデータが出力される。t3の後、ビツトライ
ンと入出力ラインはメモリセルに駆動されて放電
を続け、最終的にはGNDレベルまで下降する。
対のラインに電位差が生じたt3に於て、８のセン
スアンプが働き、Ｅ点のうち片方がＨレベルに上
昇する。その後、９の出力バツフアを介して出力
端子にデータが出力される。t3の後、ビツトライ
ンと入出力ラインはメモリセルに駆動されて放電
を続け、最終的にはGNDレベルまで下降する。
この動作を通じて流れる電流はt1からt3までの
間に流れる充電電流のみであり、t3の動作完了後
は全く電流は流れない。従つて１サイクルの間の
平均電流は非常に小さくなる。ただし、この方式
では全てのビツトラインが同時に充電されるた
め、電流波形に鋭い立ち上がり、立ち下がりが生
じるという特徴がある。
間に流れる充電電流のみであり、t3の動作完了後
は全く電流は流れない。従つて１サイクルの間の
平均電流は非常に小さくなる。ただし、この方式
では全てのビツトラインが同時に充電されるた
め、電流波形に鋭い立ち上がり、立ち下がりが生
じるという特徴がある。
従来例では、ビツトラインをGNDレベルから
VCCレベルまで充電しなければならず、１チツプ
あたりの容量の増大に伴ない、ビツトラインの数
が増えるため、充電電流が大きくなるという問題
が生じてきた。このことは、消費電力の増大につ
ながるのみならず、鋭い立ち上がり、立ち下がり
の電流波形になり、チツプ内、外にノイズを誘発
して誤動作に致る可能性があるという欠点を有し
ていた。
VCCレベルまで充電しなければならず、１チツプ
あたりの容量の増大に伴ない、ビツトラインの数
が増えるため、充電電流が大きくなるという問題
が生じてきた。このことは、消費電力の増大につ
ながるのみならず、鋭い立ち上がり、立ち下がり
の電流波形になり、チツプ内、外にノイズを誘発
して誤動作に致る可能性があるという欠点を有し
ていた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、ビツトラインの
電圧振幅を小さくして充電電流を減らすことを目
的としている。
除去するためになされたもので、ビツトラインの
電圧振幅を小さくして充電電流を減らすことを目
的としている。
第３図にこの発明による一実施例を示す。第１
図の従来例と異なるのは８のセンスアンプの出力
レベルの変化からメモリセル６からの読出データ
の増幅動作の完了を検出するセンスアンプ出力検
出回路１０と、出力検出回路１０の出力とワード
ライン制御回路５とのアンド処理を行い出力検出
回路１０の検出時の出力によりワードラインを非
選択状態に制御し当該ワードラインにつながつた
メモリセル６をビツトラインから切り離す選択制
御手段としてのアンド回路１１とを付加した点で
ある。
図の従来例と異なるのは８のセンスアンプの出力
レベルの変化からメモリセル６からの読出データ
の増幅動作の完了を検出するセンスアンプ出力検
出回路１０と、出力検出回路１０の出力とワード
ライン制御回路５とのアンド処理を行い出力検出
回路１０の検出時の出力によりワードラインを非
選択状態に制御し当該ワードラインにつながつた
メモリセル６をビツトラインから切り離す選択制
御手段としてのアンド回路１１とを付加した点で
ある。
以下、第４図のタイミング図に従つて動作を説
明する。
明する。
アドレスが変化してからセンスアツプが動作す
るまでは従来例と全く同一であるため説明を省略
する。
るまでは従来例と全く同一であるため説明を省略
する。
t2に於てＥ点の片方がＨレベルになると、１０
の検出回路が働き、Ｆ点がＬレベルになる。そう
するとt3に於て１１のアンド回路が働きＢ点のワ
ードラインはＬレベルになる。これにより今まで
接続されていたメモリセルがビツトラインより切
り離されるため、ビツトラインはt3以後はもはや
下降せず中間レベルを保つようになる。つまり、
この発明では、セルからのデータを読み出した後
は、セルを切り離してビツトラインの不要な放電
を停止させている。
の検出回路が働き、Ｆ点がＬレベルになる。そう
するとt3に於て１１のアンド回路が働きＢ点のワ
ードラインはＬレベルになる。これにより今まで
接続されていたメモリセルがビツトラインより切
り離されるため、ビツトラインはt3以後はもはや
下降せず中間レベルを保つようになる。つまり、
この発明では、セルからのデータを読み出した後
は、セルを切り離してビツトラインの不要な放電
を停止させている。
これにより、次のサイクルで充電すべきビツト
ラインの電圧振幅は小さくなり、充電電流が大幅
に減少することになる。従つて、大幅な低消費電
力化と同時に、電流波形の立ち上がり、立ち下が
りをなまらせることが可能となり、ノイズの発生
の少ない安定動作が得られるようになる。
ラインの電圧振幅は小さくなり、充電電流が大幅
に減少することになる。従つて、大幅な低消費電
力化と同時に、電流波形の立ち上がり、立ち下が
りをなまらせることが可能となり、ノイズの発生
の少ない安定動作が得られるようになる。
なお、読み出しの後、同一セルに続けて書き込
みを行なう場合があるが、その時は再度ワードラ
インをＨにしてセルを接続する必要がある。その
ため、書き込み命令が印加された時に再びワード
ラインをＨにする論理回路が必要であるが、この
発明の主旨とは直接関係がないため図示はしてい
ない。１１のアンド回路を多少変更して書き込み
系の信号を印加することにより簡単に実現でき
る。
みを行なう場合があるが、その時は再度ワードラ
インをＨにしてセルを接続する必要がある。その
ため、書き込み命令が印加された時に再びワード
ラインをＨにする論理回路が必要であるが、この
発明の主旨とは直接関係がないため図示はしてい
ない。１１のアンド回路を多少変更して書き込み
系の信号を印加することにより簡単に実現でき
る。
以上のように、この発明は、アドレス信号の変
化を検出し、ビツトライン充電回路を一定時間活
性化して全ビツトラインを充電した後、前記アド
レス信号に応じた特定のワードラインと一対の前
記ビツトラインとの交差部分に設けられたメモリ
セルを選択し、選択した前記メモリセルのデータ
読み出しを行い、センスアンプにより読み出した
データを増幅する内部同期回路方式のスタテイツ
クRAMからなる半導体記憶装置において、前記
センスアンプの出力レベルの変化から前記センス
アンプの読出データの増幅動作の完了を検出する
センスアンプ出力検出回路と、前記出力検出回路
の検出出力により前記ワードラインを非選択状態
に制御し当該ワードラインにつながつた前記メモ
リセルを前記ビツトラインから切り離す選択制御
手段とを備えたことを特徴としている。
化を検出し、ビツトライン充電回路を一定時間活
性化して全ビツトラインを充電した後、前記アド
レス信号に応じた特定のワードラインと一対の前
記ビツトラインとの交差部分に設けられたメモリ
セルを選択し、選択した前記メモリセルのデータ
読み出しを行い、センスアンプにより読み出した
データを増幅する内部同期回路方式のスタテイツ
クRAMからなる半導体記憶装置において、前記
センスアンプの出力レベルの変化から前記センス
アンプの読出データの増幅動作の完了を検出する
センスアンプ出力検出回路と、前記出力検出回路
の検出出力により前記ワードラインを非選択状態
に制御し当該ワードラインにつながつた前記メモ
リセルを前記ビツトラインから切り離す選択制御
手段とを備えたことを特徴としている。
従つて、この発明によると、センスアンプの出
力レベルの変化から、読出データの増幅動作の完
了を検出するセンスアンプ出力検出回路を設ける
とともに、この出力検出回路の検出出力により、
ワードラインを非選択状態に制御してメモリセル
をビツトラインから切り離す選択制御手段を設け
たため、メモリセルからデータを読み出した後
は、ワードラインを非選択状態にすることによ
り、メモリセルをビツトライン確実に切り離して
不要な放電を防止することができ、しかもメモリ
セルからデータを読み出している途中でメモリセ
ルが切り離されてしまうこともなく、次に充電す
べきビツトラインの電圧振幅を小さくすることが
でき、充電電流を大幅に減少することが可能とな
り、従来のようなノイズの発生を防止でき、安定
した動作を得ることができる。
力レベルの変化から、読出データの増幅動作の完
了を検出するセンスアンプ出力検出回路を設ける
とともに、この出力検出回路の検出出力により、
ワードラインを非選択状態に制御してメモリセル
をビツトラインから切り離す選択制御手段を設け
たため、メモリセルからデータを読み出した後
は、ワードラインを非選択状態にすることによ
り、メモリセルをビツトライン確実に切り離して
不要な放電を防止することができ、しかもメモリ
セルからデータを読み出している途中でメモリセ
ルが切り離されてしまうこともなく、次に充電す
べきビツトラインの電圧振幅を小さくすることが
でき、充電電流を大幅に減少することが可能とな
り、従来のようなノイズの発生を防止でき、安定
した動作を得ることができる。
第１図は従来のCMOS RAMの回路例を示す
図、第２図は従来の回路の動作を説明するための
タイミング図、第３図はこの発明の一実施例を示
す図、第４図はこの発明の一実施例の動作を説明
するためのタイミング図である。 図において、６はメモリセル、８はセンスアン
プ、１０はセンスアンプ出力検出回路、１１はア
ンド回路（選択制御手段）、Q1はトランジスタ
（ビツトライン充電回路）、Ｂはワードライン、Ｃ
はビツトラインである。なお、各図中、同一符号
は同一又は相当部分を示す。
図、第２図は従来の回路の動作を説明するための
タイミング図、第３図はこの発明の一実施例を示
す図、第４図はこの発明の一実施例の動作を説明
するためのタイミング図である。 図において、６はメモリセル、８はセンスアン
プ、１０はセンスアンプ出力検出回路、１１はア
ンド回路（選択制御手段）、Q1はトランジスタ
（ビツトライン充電回路）、Ｂはワードライン、Ｃ
はビツトラインである。なお、各図中、同一符号
は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号の変化を検出し、ビツトライン
充電回路を一定時間活性化して全ビツトラインを
充電した後、前記アドレス信号に応じた特定のワ
ードラインと一対の前記ビツトラインとの交差部
分を設けられたメモリセルを選択し、選択した前
記メモリセルのデータ読み出しを行い、センスア
ンプにより読み出したデータを増幅する内部同期
回路方式のスタテイツクRAMからなる半導体記
憶装置において、 前記センスアンプの出力レベルの変化から前記
センスアンプの読出データの増幅動作の完了を検
出するセンスアンプ出力検出回路と、 前記出力検出回路の検出出力により前記ワード
ラインを非選択状態に制御し当該ワードラインに
つながつた前記メモリセルを前記ビツトラインか
ら切り離す選択制御手段と を備えたことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170679A JPS6061985A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
| US06/641,551 US4625298A (en) | 1983-09-14 | 1984-08-16 | Semiconductor memory device |
| DE8484305617T DE3481395D1 (de) | 1983-09-14 | 1984-08-17 | Halbleiterspeicheranordnung. |
| EP84305617A EP0139385B1 (en) | 1983-09-14 | 1984-08-17 | A semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170679A JPS6061985A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061985A JPS6061985A (ja) | 1985-04-09 |
| JPH0312397B2 true JPH0312397B2 (ja) | 1991-02-20 |
Family
ID=15909379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170679A Granted JPS6061985A (ja) | 1983-09-14 | 1983-09-14 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4625298A (ja) |
| EP (1) | EP0139385B1 (ja) |
| JP (1) | JPS6061985A (ja) |
| DE (1) | DE3481395D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074194A (ja) * | 1983-09-29 | 1985-04-26 | Nec Corp | メモリ回路 |
| JPS61253695A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 半導体記憶装置 |
| US4661931A (en) * | 1985-08-05 | 1987-04-28 | Motorola, Inc. | Asynchronous row and column control |
| JPH0640439B2 (ja) * | 1986-02-17 | 1994-05-25 | 日本電気株式会社 | 半導体記憶装置 |
| JPS639097A (ja) * | 1986-06-30 | 1988-01-14 | Sony Corp | スタテイツクｒａｍ |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
| EP0304591B1 (de) * | 1987-08-18 | 1993-03-03 | Siemens Aktiengesellschaft | Halbleiterspeicher mit einer Signalwechsel-Erkennungsschaltung |
| JP2555372B2 (ja) * | 1987-09-09 | 1996-11-20 | 日本電気アイシーマイコンシステム 株式会社 | 半導体集積回路 |
| JPH01158694A (ja) * | 1987-12-15 | 1989-06-21 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| KR0141494B1 (ko) * | 1988-01-28 | 1998-07-15 | 미다 가쓰시게 | 레벨시프트회로를 사용한 고속센스 방식의 반도체장치 |
| JPH01294294A (ja) * | 1988-05-20 | 1989-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5404327A (en) * | 1988-06-30 | 1995-04-04 | Texas Instruments Incorporated | Memory device with end of cycle precharge utilizing write signal and data transition detectors |
| JP2685656B2 (ja) * | 1990-12-28 | 1997-12-03 | サムサン エレクトロニクス シーオー．， エルティーディー | センスアンプの出力制御回路 |
| DE10105285B4 (de) * | 2001-02-06 | 2008-01-10 | Infineon Technologies Ag | Halbleiterspeicher mit Precharge-Steuerung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS54161876A (en) * | 1978-06-13 | 1979-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Driving system for semiconductor integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4103345A (en) * | 1975-04-28 | 1978-07-25 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor memory with data detection circuit |
| US4024512A (en) * | 1975-06-16 | 1977-05-17 | Fairchild Camera And Instrument Corporation | Line-addressable random-access memory |
| JPS59914B2 (ja) * | 1979-08-23 | 1984-01-09 | 富士通株式会社 | 半導体記憶装置 |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
-
1983
- 1983-09-14 JP JP58170679A patent/JPS6061985A/ja active Granted
-
1984
- 1984-08-16 US US06/641,551 patent/US4625298A/en not_active Expired - Lifetime
- 1984-08-17 DE DE8484305617T patent/DE3481395D1/de not_active Expired - Fee Related
- 1984-08-17 EP EP84305617A patent/EP0139385B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139344A (en) * | 1978-03-20 | 1979-10-29 | Fujitsu Ltd | Clock-system static memory |
| JPS54161876A (en) * | 1978-06-13 | 1979-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Driving system for semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061985A (ja) | 1985-04-09 |
| US4625298A (en) | 1986-11-25 |
| EP0139385A3 (en) | 1986-10-22 |
| EP0139385A2 (en) | 1985-05-02 |
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| DE3481395D1 (de) | 1990-03-29 |
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