JPS6074194A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6074194A JPS6074194A JP58181091A JP18109183A JPS6074194A JP S6074194 A JPS6074194 A JP S6074194A JP 58181091 A JP58181091 A JP 58181091A JP 18109183 A JP18109183 A JP 18109183A JP S6074194 A JPS6074194 A JP S6074194A
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- Japan
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- latch
- data
- memory circuit
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- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ回路、特に十分小さな平均動作電流を
実現する半導体メモリに関する。
実現する半導体メモリに関する。
第１図力いし第３図によって従来のメモリ回路の一例を
説明する。まず、第１図を簡単に説明する。アドレス入
力信号Ａｉ、チップイネーブル入力信号ＣＥ、データ入
力信号１）ｉｎ ライトイネーブル入力信号ＷＢは、そ
れぞれ人カバッフ丁１０１に入力される。バンフ了され
た信号Ａ ＋ ’ １ Ａ ＋ ’から、Ｘアドレスデ
コーダ１０２及びＹアドレスデコーダ１０３で所望のメ
モリセルが選択される。
説明する。まず、第１図を簡単に説明する。アドレス入
力信号Ａｉ、チップイネーブル入力信号ＣＥ、データ入
力信号１）ｉｎ ライトイネーブル入力信号ＷＢは、そ
れぞれ人カバッフ丁１０１に入力される。バンフ了され
た信号Ａ ＋ ’ １ Ａ ＋ ’から、Ｘアドレスデ
コーダ１０２及びＹアドレスデコーダ１０３で所望のメ
モリセルが選択される。
Ｄｉｎ制御部１０４．Ｄｏｕｔ制御部１０６は・それぞ
れデータの族き込み、読み出しの制御を行なう。
れデータの族き込み、読み出しの制御を行なう。
第２図はメモリセルマトリックス部１０５を示す。
複数のワード線と、複数のビット線の各交点にメモリセ
ル１０９が配置されている。ここでメモリセル１０９は
第１図に示す様な０ＭＯ８構成の６トランジスタΦセル
とする。
ル１０９が配置されている。ここでメモリセル１０９は
第１図に示す様な０ＭＯ８構成の６トランジスタΦセル
とする。
次に１メモリセルマトリックス部１０５の動作について
説明する。まず、前記メモリ回路が選択時、即ちチップ
イネーブル入力信号ＣＥがハイレベルの時、アドレス入
力信号Ａｉによってただ１行のワード線、及びただ１列
のビット線だけが選択される。具体的に説明すると、次
の様になる。
説明する。まず、前記メモリ回路が選択時、即ちチップ
イネーブル入力信号ＣＥがハイレベルの時、アドレス入
力信号Ａｉによってただ１行のワード線、及びただ１列
のビット線だけが選択される。具体的に説明すると、次
の様になる。
まず、複数のＸデコーダ出力即ち複数のワード線の内、
ただ１行だけがハイレベルになり、この選択ワード線に
接続するメモリセルだけがビット線とデータの伝達を行
なうことができる。次に、複数のＹデコーダ出力の内、
ただ一つだけがハイレベルにな勺、その結果、複数のＹ
スイッチ回路１０８の内、ただ一つだけが導通状態にな
り、この選択されたＹスイッチ回路１０８に接続する選
択ビットａと、Ｄｉｎ制御部１０４、成るいは前記選択
ビット線とセンスアンプ〜Ｄｏｕｔ制御部１０６の間の
データ伝達が可能となる。従って、前記選択ワード線に
接続するメモリセルの内、前記選択ビット線に接続する
メモリセル、即ちただ一つのメモリセルだけに対し、読
み出し又は書き込みを行なうことができる。
ただ１行だけがハイレベルになり、この選択ワード線に
接続するメモリセルだけがビット線とデータの伝達を行
なうことができる。次に、複数のＹデコーダ出力の内、
ただ一つだけがハイレベルにな勺、その結果、複数のＹ
スイッチ回路１０８の内、ただ一つだけが導通状態にな
り、この選択されたＹスイッチ回路１０８に接続する選
択ビットａと、Ｄｉｎ制御部１０４、成るいは前記選択
ビット線とセンスアンプ〜Ｄｏｕｔ制御部１０６の間の
データ伝達が可能となる。従って、前記選択ワード線に
接続するメモリセルの内、前記選択ビット線に接続する
メモリセル、即ちただ一つのメモリセルだけに対し、読
み出し又は書き込みを行なうことができる。
又、第２図に於て、ビット線終端にあるＰチャネルトラ
ンジスタＱ１ｏｚ（支はＱＩ Ｏ２）の相互コンダクタ
ンスｇｍｐは、古き込み動作を容易にする為、Ｙスイッ
チ回路１０８のＮチャネルトランジスタＱ１０３（又は
Ｑ１０４）の相互コンダクタンス、１７ｍ５ よシ十分
小さくなる様に設計されているとする。又、前記Ｉｍｐ
は、メモリセル内のＮチャネルトランジスタＱ１１１．
Ｑ１１３（又はＱＩ１２゜Ｑｌ １４ ）のそれぞれの
相互コンダクタンス、ｊ９ｍｔ。
ンジスタＱ１ｏｚ（支はＱＩ Ｏ２）の相互コンダクタ
ンスｇｍｐは、古き込み動作を容易にする為、Ｙスイッ
チ回路１０８のＮチャネルトランジスタＱ１０３（又は
Ｑ１０４）の相互コンダクタンス、１７ｍ５ よシ十分
小さくなる様に設計されているとする。又、前記Ｉｍｐ
は、メモリセル内のＮチャネルトランジスタＱ１１１．
Ｑ１１３（又はＱＩ１２゜Ｑｌ １４ ）のそれぞれの
相互コンダクタンス、ｊ９ｍｔ。
ｆＩｍｄ に対し適当な比率を有する様に股引されてイ
ルトする。該比率はメモリセルからビット線へのデータ
読み出し速度と、第３図に示す回路構成を有するメモリ
セルの安定性との兼ね台いで決められる。
ルトする。該比率はメモリセルからビット線へのデータ
読み出し速度と、第３図に示す回路構成を有するメモリ
セルの安定性との兼ね台いで決められる。
本従来例の読み出し動作時に於ける各部の波形を第４図
に示ず・アドレス入力信号Ａｉが切り換わり、次にチッ
プイネーブル入力信号ＣＥが立ち上り、Ｘデコーダが動
作踵ワード線ＷＬ示切シ換わり、ビット線とデータ伝達
を行ない得るメモリセルが換わる為、ビット線ＢＬ、Ｂ
Ｌ上のデータも切シ換わる。そして、Ｙデコーダ出力が
切シ換わシ、データバス線ＤＢ、ＤＢに読み出しデータ
が伝わる。第４図よシ、ビット線ＢＬ、ＢＬの一万はＶ
ｃ ｃ 、他力は中間レベルに向かう波形を示すこと
がわかる。但し、この中間レベルは、ビット線終端のＰ
チャネルトランジスタＱＩＯＩ（又はＱ１０２）と、メ
モリセル内のＮチャネルトランジスタＱｌｌｌ。
に示ず・アドレス入力信号Ａｉが切り換わり、次にチッ
プイネーブル入力信号ＣＥが立ち上り、Ｘデコーダが動
作踵ワード線ＷＬ示切シ換わり、ビット線とデータ伝達
を行ない得るメモリセルが換わる為、ビット線ＢＬ、Ｂ
Ｌ上のデータも切シ換わる。そして、Ｙデコーダ出力が
切シ換わシ、データバス線ＤＢ、ＤＢに読み出しデータ
が伝わる。第４図よシ、ビット線ＢＬ、ＢＬの一万はＶ
ｃ ｃ 、他力は中間レベルに向かう波形を示すこと
がわかる。但し、この中間レベルは、ビット線終端のＰ
チャネルトランジスタＱＩＯＩ（又はＱ１０２）と、メ
モリセル内のＮチャネルトランジスタＱｌｌｌ。
Ｑ１１３（又はＱ１１２．Ｑ１１４）のそれぞれの相互
コンダクタンスの比率で定まるが、この場合、ＱＩＯＩ
→Ｑｎｘ−＞Ｑｎ３（又はＱ１０２→Ｑ１１２→Ｑ１１
４）の経路で貫通電流が流れることになる。ところで、
この貫通電流は全てのビット線に対し同様に流れ、平均
動作電流に占める割合も大きい。例えば、１２８列のビ
ット線を有するメモリ回路に於て、ビット線１列当勺約
２００ ／７Ａの貫通電流が流れるとすれば、この貫通
電流の総和は約２５．６ｍＡＫもなる。
コンダクタンスの比率で定まるが、この場合、ＱＩＯＩ
→Ｑｎｘ−＞Ｑｎ３（又はＱ１０２→Ｑ１１２→Ｑ１１
４）の経路で貫通電流が流れることになる。ところで、
この貫通電流は全てのビット線に対し同様に流れ、平均
動作電流に占める割合も大きい。例えば、１２８列のビ
ット線を有するメモリ回路に於て、ビット線１列当勺約
２００ ／７Ａの貫通電流が流れるとすれば、この貫通
電流の総和は約２５．６ｍＡＫもなる。
：１性４腎軸ビ１．１ト釦のがＴ翳１「山τｆ襠糾−験
λ出１餠１ｋに必要な電流ではないので、できる限シ小
さく抑えた万が良い。本従来例に於て、前記貫通電流を
小さくする為には、前記相互コンダクタンス９ｍｐ。
λ出１餠１ｋに必要な電流ではないので、できる限シ小
さく抑えた万が良い。本従来例に於て、前記貫通電流を
小さくする為には、前記相互コンダクタンス９ｍｐ。
ｇｍ ｔ 、 ｊｉｍｄ ｆ 、予め設計された比ｆ１
ｍｐ；ｇｍｔ：９ｒｎｄを変えすに小さくしなければな
らない。ところが、１ｍ ｔ 、 、ｌｉ’ｍｄが小さ
くなると、メモリセルからビット線へのデータ読み出し
速度が遅くなってし甘う。
ｍｐ；ｇｍｔ：９ｒｎｄを変えすに小さくしなければな
らない。ところが、１ｍ ｔ 、 、ｌｉ’ｍｄが小さ
くなると、メモリセルからビット線へのデータ読み出し
速度が遅くなってし甘う。
以上の様に、本従来例の如く構成されたメモリ回路に於
ては、読み出し動作時に、ビット線終端のＰチャネルト
ランジスタからメモリセルへ流れる不要に大きな７１通
電流が避けられず、故に平均動作電流も大きくなると鞠
う欠点があった。
ては、読み出し動作時に、ビット線終端のＰチャネルト
ランジスタからメモリセルへ流れる不要に大きな７１通
電流が避けられず、故に平均動作電流も大きくなると鞠
う欠点があった。
本発明の目的は、読み出し動作に於て、選択ワード線を
一定所要期間だけハイレベルとし、データラッチ完了後
は前記選択ワード線をロウレベルとすることによって、
前記負通電流を極力抑え、十分小さな平均動作電流を実
現する。メモリ回路を捉供することにある。
一定所要期間だけハイレベルとし、データラッチ完了後
は前記選択ワード線をロウレベルとすることによって、
前記負通電流を極力抑え、十分小さな平均動作電流を実
現する。メモリ回路を捉供することにある。
本発明による第一の態様によるメモリ回路ｄ、記憶素子
と、該記憶素子とビット線間に配Ｖ１されたトランスフ
ァーゲートからなるメモリセルを有するメモリ回路に於
て、読み出しデータをラッチする手段と、ラッチ完了を
検出する手段と、ラッチ完了検出信号によジ前記トラン
スファーゲートを遮断する手段とを兼ね備えたことを特
徴とする。
と、該記憶素子とビット線間に配Ｖ１されたトランスフ
ァーゲートからなるメモリセルを有するメモリ回路に於
て、読み出しデータをラッチする手段と、ラッチ完了を
検出する手段と、ラッチ完了検出信号によジ前記トラン
スファーゲートを遮断する手段とを兼ね備えたことを特
徴とする。
成るいは、本発明による第二の態様によるメモリ回路は
、上記メモリ回路に於て、上記ビット線と電源間に抵抗
を配置したことを特徴とする＠成るいは、本発明による
第三の態様によるメモリ回路は、上記第一の態様のメモ
リ回路に於て、上記ビット線をプリチャージする手段を
備えたことを特徴とする・ 成るいは、本発明による第四の態様によるメモリ回路は
、上記第一、又は第二、又は第三の態様のメモリ回路に
於て、上記記憶素子を、２つの・インバータの一万の入
力を他方の出力にそれぞれ接続してなるフリップシロッ
プ回路としたことを特徴とする。
、上記メモリ回路に於て、上記ビット線と電源間に抵抗
を配置したことを特徴とする＠成るいは、本発明による
第三の態様によるメモリ回路は、上記第一の態様のメモ
リ回路に於て、上記ビット線をプリチャージする手段を
備えたことを特徴とする・ 成るいは、本発明による第四の態様によるメモリ回路は
、上記第一、又は第二、又は第三の態様のメモリ回路に
於て、上記記憶素子を、２つの・インバータの一万の入
力を他方の出力にそれぞれ接続してなるフリップシロッ
プ回路としたことを特徴とする。
本発明の第一の実施例を第５図、第６図に示す。
１ず、ブロック図である第５図に従って、本実施例によ
るメモリ回路の構成について簡単に酸５明する。本実施
例は、前記従来例にデータラッチ部３０１ 、ラッチ完
了検出部：’１０２．ワード線制御部３０３を追加した
メモリ回路である。故に、入カバッフ丁、アドレスデコ
ーダ、Ｄｉｎ及びＤｏｕｔ制御部の動作は前記従来例と
同様である。データランチ部３０１は、読み出しデータ
をラッチ′する。
るメモリ回路の構成について簡単に酸５明する。本実施
例は、前記従来例にデータラッチ部３０１ 、ラッチ完
了検出部：’１０２．ワード線制御部３０３を追加した
メモリ回路である。故に、入カバッフ丁、アドレスデコ
ーダ、Ｄｉｎ及びＤｏｕｔ制御部の動作は前記従来例と
同様である。データランチ部３０１は、読み出しデータ
をラッチ′する。
ラッチ完了検出部３０２は、該ラッチの完了を検出し、
ワード線活性化信号〆Ｘを発生する。ワード線制御部３
０２は、該ＯＸがノ・イレベルの期間たけ、Ｘデコーダ
１０２の出力Ｘｉと同相な信号Ｗｉ を出力する。
ワード線活性化信号〆Ｘを発生する。ワード線制御部３
０２は、該ＯＸがノ・イレベルの期間たけ、Ｘデコーダ
１０２の出力Ｘｉと同相な信号Ｗｉ を出力する。
第６図（ｄ、データラッグ一部３０工、ラッヂ完了検出
部３０２．ワード線制御部３０３の論理回路図を示す。
部３０２．ワード線制御部３０３の論理回路図を示す。
データランチ部３０１は、トランスファーゲートＱ３０
１ 、Ｑ３０２ 、遅延回路３０４．フリップフロップ
３０５からなる。まず、チンブイネーブルバッフ丁信号
ＣＥ’の立ち上り後、セ、スフ・ンプ１０７によって増
幅された、データバス線ＤＢ、ＤＢ上の読み出しデータ
は、トランスファーゲートＱ３０１１Ｑ３ｏ２によって
ラッチバス線ＬＢ。
１ 、Ｑ３０２ 、遅延回路３０４．フリップフロップ
３０５からなる。まず、チンブイネーブルバッフ丁信号
ＣＥ’の立ち上り後、セ、スフ・ンプ１０７によって増
幅された、データバス線ＤＢ、ＤＢ上の読み出しデータ
は、トランスファーゲートＱ３０１１Ｑ３ｏ２によって
ラッチバス線ＬＢ。
ＬＢ上に転送される。−万、前記ｃＥ′の立ち上シｖ１
遅延回路３０４で所要期間経過後、フリップフロップ３
０５が活伯化され、同時に、前記トランス７了−ゲー）
Ｑ３０１．Ｑ３０２は遮断される。
遅延回路３０４で所要期間経過後、フリップフロップ３
０５が活伯化され、同時に、前記トランス７了−ゲー）
Ｑ３０１．Ｑ３０２は遮断される。
この時〜フリップフロップ３０５妹、ラッチバス線ＬＢ
、ＬＢ上の読み出しデータをラッチする。ランチ完了検
出部３０２は、ラッチバスＩＩＬＬＩ、τ１上の電位の
少なくとも一万がロウレベルになった時・ＬＢ・ＬＢの
ＮＡＮＤ出力であるワード帛β活性化信号Ｏｘを立ち下
げる。ワード線制御部３０３ ｕ、前記ＯＸを用いて、
予めＸデコーダ３０２で選択されたワード純の立ち上り
及び立ち下’） ｔ ｆｌｉｌｌ Ｉｌ’ｉｌする。
、ＬＢ上の読み出しデータをラッチする。ランチ完了検
出部３０２は、ラッチバスＩＩＬＬＩ、τ１上の電位の
少なくとも一万がロウレベルになった時・ＬＢ・ＬＢの
ＮＡＮＤ出力であるワード帛β活性化信号Ｏｘを立ち下
げる。ワード線制御部３０３ ｕ、前記ＯＸを用いて、
予めＸデコーダ３０２で選択されたワード純の立ち上り
及び立ち下’） ｔ ｆｌｉｌｌ Ｉｌ’ｉｌする。
本実施例の読み出し動作時に於ける各部の波形を第７図
に示す。第７図は、第４図と同じく、アドレスアクセス
を例に採っている。アドレス入力信号Ａｉが切シ換わシ
、チップイネーブル入力信号ＣＥが立ち上シ、チップイ
ネーブルバッフ了信号ＣＥ′の立ち土シによって、Ｘデ
コーダ出力Ｘｒ及びＹデコーダ出力Ｙｊが切シ換わる。
に示す。第７図は、第４図と同じく、アドレスアクセス
を例に採っている。アドレス入力信号Ａｉが切シ換わシ
、チップイネーブル入力信号ＣＥが立ち上シ、チップイ
ネーブルバッフ了信号ＣＥ′の立ち土シによって、Ｘデ
コーダ出力Ｘｒ及びＹデコーダ出力Ｙｊが切シ換わる。
−万、前記ＣＥ’のΔγち上シによってワード線活性化
信号〆Ｘが立ち上、す、従って、ワード線信号Ｗｉが立
ち上る・この結果、ただ一つのワード線だけが選択され
、即ち、ハイレベルになって、該ワード線に接続されて
いるメモリセルのデータがビット線に現われる。そして
、既に確定されたＹデコーダ出力Ｙｊ に従って、ただ
一つのセンスアンプだけが活性化され、該センスアンプ
に接続されたビット縮−トのデータが、データバス線Ｄ
Ｂ、ＤＢに伝達され、更にトランス７丁ゲートＱ３０１
、Ｑ３０２ を介してラッチバス線ＬＢ 、 ＬＢに
伝達される。その後、所要時間経過後、７リツプフロツ
グ３０５が活性化され、前記ＬＩ３．ＬＢ上のデータを
ラッチする。−万、はぼ同時刻に前記Ｌ Ｂ 、 Ｌ
Ｈの乳、圧レベルの変化をラッチ完了検出部３０２が検
出して、前記ｐｘが立ち下υ、更には前記ワード線信号
Ｗｉが立ち下る。その結味、メモリセル内のトランスフ
ァーゲートが遮断され、ビット線終端のＰチャネルトラ
ンジスタからメモリセルへ流れるＲ通電流も遮ｉＹｉさ
れる。そして、ビット線ＢＬ、ＢＬは共にＶｕレベルに
向か９０ 以上の説明から明らかな様に、本実施例に於てビット線
終端のＰチャネルトランジスタからメモリセルへ流れる
貫通電流は、読み出しに於て、ワード線がハイレベルに
ある一定所要期間だけしか流れない。−万、前記従来例
に於ては、既に説明した様に、該貫通電流が定常的に流
れていて、平均動作断電流を不要に大きくしていた。即
ち、本実施例は、前記従来例に於ての欠点である、メモ
リセルに流れる不要に大きな前記貫通電流を十分に抑え
られると糧９、大きな利点を有する。仮に、アドレスザ
イクルタイムが１０００ｎ廊で、ワード線がハイレベル
にある期間が２０１１謝とすれば、前記貫通電流の平均
値は、前記従来例の２％と功う極めて小さなものになる
。例えば、前記従来例で２５．６ｍＡであった該平均値
は、本実施例の採用により、２５．６Ｘ０．０２＝０．
５ｍＡとなる。
信号〆Ｘが立ち上、す、従って、ワード線信号Ｗｉが立
ち上る・この結果、ただ一つのワード線だけが選択され
、即ち、ハイレベルになって、該ワード線に接続されて
いるメモリセルのデータがビット線に現われる。そして
、既に確定されたＹデコーダ出力Ｙｊ に従って、ただ
一つのセンスアンプだけが活性化され、該センスアンプ
に接続されたビット縮−トのデータが、データバス線Ｄ
Ｂ、ＤＢに伝達され、更にトランス７丁ゲートＱ３０１
、Ｑ３０２ を介してラッチバス線ＬＢ 、 ＬＢに
伝達される。その後、所要時間経過後、７リツプフロツ
グ３０５が活性化され、前記ＬＩ３．ＬＢ上のデータを
ラッチする。−万、はぼ同時刻に前記Ｌ Ｂ 、 Ｌ
Ｈの乳、圧レベルの変化をラッチ完了検出部３０２が検
出して、前記ｐｘが立ち下υ、更には前記ワード線信号
Ｗｉが立ち下る。その結味、メモリセル内のトランスフ
ァーゲートが遮断され、ビット線終端のＰチャネルトラ
ンジスタからメモリセルへ流れるＲ通電流も遮ｉＹｉさ
れる。そして、ビット線ＢＬ、ＢＬは共にＶｕレベルに
向か９０ 以上の説明から明らかな様に、本実施例に於てビット線
終端のＰチャネルトランジスタからメモリセルへ流れる
貫通電流は、読み出しに於て、ワード線がハイレベルに
ある一定所要期間だけしか流れない。−万、前記従来例
に於ては、既に説明した様に、該貫通電流が定常的に流
れていて、平均動作断電流を不要に大きくしていた。即
ち、本実施例は、前記従来例に於ての欠点である、メモ
リセルに流れる不要に大きな前記貫通電流を十分に抑え
られると糧９、大きな利点を有する。仮に、アドレスザ
イクルタイムが１０００ｎ廊で、ワード線がハイレベル
にある期間が２０１１謝とすれば、前記貫通電流の平均
値は、前記従来例の２％と功う極めて小さなものになる
。例えば、前記従来例で２５．６ｍＡであった該平均値
は、本実施例の採用により、２５．６Ｘ０．０２＝０．
５ｍＡとなる。
本発明の第二の実施例を、第８図に示す。
不実施例は１、上記第一の実施例に於けるメモリセルマ
トリックス部１０５を、第８図に示すメモリセルマトリ
ックス部５０１で置、キ換えだメモリ回路である。
トリックス部１０５を、第８図に示すメモリセルマトリ
ックス部５０１で置、キ換えだメモリ回路である。
本実施例の読み出し動作時に於ける各部の波形を第９図
に示す。読み出し動作波形２Ｐ、９図は、第４図及び第
７図と同じく、アドレスアクセスを例に採っている。
に示す。読み出し動作波形２Ｐ、９図は、第４図及び第
７図と同じく、アドレスアクセスを例に採っている。
不実施例が前記第一の実施例と異なる点は、ワード線信
号Ｗｉがハイレベルにある時、グリ−チャージ回路５０
２が遮断状態となることである。
号Ｗｉがハイレベルにある時、グリ−チャージ回路５０
２が遮断状態となることである。
この様な檜成によって、前記従来例て述べた相互コンタ
クタンスの比ｇｍｐ ： ９ｍｔ ： 、９ｍｄ葡考が
くする必歎がなくなり、回路設割が容易に７１：ゐと共
Ｖｊ−１製造バラツキに対する余裕度も大きくなる。
クタンスの比ｇｍｐ ： ９ｍｔ ： 、９ｍｄ葡考が
くする必歎がなくなり、回路設割が容易に７１：ゐと共
Ｖｊ−１製造バラツキに対する余裕度も大きくなる。
以上述べた様に、本発明１−Ｊｌ、選択シート線を一′
定ＰＪＴ’９期間だけハイレベルとし、データセンス完
了後は前記選択ワード線をロウレベルとすることによっ
て、平均動作時電流全十分小さくするわｊ′、′／ｆメ
モリ回路を実現するものである。尚、前記各実施例は、
０ＭＯ８構成のメモリ回路に本発明な適用した例である
が、ＮＭＯ８’ｔｔｌ成のメモリ回路・Ｎへ４０８−０
ＭＯ８混成のメモリ回路等に本発明を適用することも可
能である。その他、本発明の主旨を満たす種々の応用例
が可能であることは言うまでもない。
定ＰＪＴ’９期間だけハイレベルとし、データセンス完
了後は前記選択ワード線をロウレベルとすることによっ
て、平均動作時電流全十分小さくするわｊ′、′／ｆメ
モリ回路を実現するものである。尚、前記各実施例は、
０ＭＯ８構成のメモリ回路に本発明な適用した例である
が、ＮＭＯ８’ｔｔｌ成のメモリ回路・Ｎへ４０８−０
ＭＯ８混成のメモリ回路等に本発明を適用することも可
能である。その他、本発明の主旨を満たす種々の応用例
が可能であることは言うまでもない。
第１図ないし第３図は従来例のメモリ回路を示す回路図
、第４図はその読み出し動作を示す信号波形図、第５図
ないし第６図は本発明の第一の実施例を示す回路図、第
７図はその読み出し動作を示す信号波形図、第８図は本
発明の第二の実施例を示す回路図、第９図はその読み出
（〜動作を示す信号波形図である。 １０１ 人カバッフ丁、１０２ Ｘアドレスデコーダ部
、１０３ ・ Ｙアドレスデコーダ部、１０４−−］）
ｉｎ制御部、１０５ メモリセルマトリックス部、１０
６ Ｉ）ｏｕ を制御部・１０７センスアンプ、１０８
−・・ Ｙスイッチ回路、１０９ メモリセル、３０１
・−デークラッチ部、３０２ ・ランチ完了検出部、
３０３ ワード線制御部、３０４ 遅延回路、３０５７
リノプフロノブ、５０１ メモリセルマトリックス部、
５０２ プリチャージ回路、５０３・遅延回路、２０１
．４０１０６０１ ・ アドレス入力信号Ａｉ 、２０
２，４０２，６０２ ・チソグイネーブル入力信号ＣＢ
、２０３，４０３．６０３チソグイネ一ブル人カバッフ
丁侶号（月・Ｃ′、２０４゜４０４．６０４ ・・Ｘデ
コーダ出力（選択）、２０５゜４０５．６０５・・・・
・Ｘデコーダ出力（非選択）、２０６．４０６，６０６
Ｙデコーダ出力（］Ｒ４尺）、２０７＋４０７＋６０
７−Ｙデコータ出力（非選択）、４０８．６０８ ・
ワード線活性化信号グｘ、４ｏｑ。 ６０９ ワード線信号Ｗｉ（選択）、 ２０８゜４１０
．６１０ ・ビット線ＢＬ、２０９，４１１゜６１１
・ ビット線ＢＬ、２１０，４１２，６１２データバス
線Ｄ Ｉ３ 、２１１ 、４１３ 、６１３ データバ
ス線１） Ｂ、４１４，６１４ ラッチバス線ＬＴ３，
４１５，６１５ − ラツチノくス線Ｌ Ｂ。 代理人 弁理士 内 原 買 Ｌ １ 丙 ｊ−９入ゾノノ「、・＼ 菓２ 図 第５ 凶 ＤＢ Ｄπ Ｄ０ヶｒ悌−掲ν部へ 早 ６ 図 １埼−閘 阜７ 口 テーヌ入１）、ｉｒＫへ 単 ８ 圀
、第４図はその読み出し動作を示す信号波形図、第５図
ないし第６図は本発明の第一の実施例を示す回路図、第
７図はその読み出し動作を示す信号波形図、第８図は本
発明の第二の実施例を示す回路図、第９図はその読み出
（〜動作を示す信号波形図である。 １０１ 人カバッフ丁、１０２ Ｘアドレスデコーダ部
、１０３ ・ Ｙアドレスデコーダ部、１０４−−］）
ｉｎ制御部、１０５ メモリセルマトリックス部、１０
６ Ｉ）ｏｕ を制御部・１０７センスアンプ、１０８
−・・ Ｙスイッチ回路、１０９ メモリセル、３０１
・−デークラッチ部、３０２ ・ランチ完了検出部、
３０３ ワード線制御部、３０４ 遅延回路、３０５７
リノプフロノブ、５０１ メモリセルマトリックス部、
５０２ プリチャージ回路、５０３・遅延回路、２０１
．４０１０６０１ ・ アドレス入力信号Ａｉ 、２０
２，４０２，６０２ ・チソグイネーブル入力信号ＣＢ
、２０３，４０３．６０３チソグイネ一ブル人カバッフ
丁侶号（月・Ｃ′、２０４゜４０４．６０４ ・・Ｘデ
コーダ出力（選択）、２０５゜４０５．６０５・・・・
・Ｘデコーダ出力（非選択）、２０６．４０６，６０６
Ｙデコーダ出力（］Ｒ４尺）、２０７＋４０７＋６０
７−Ｙデコータ出力（非選択）、４０８．６０８ ・
ワード線活性化信号グｘ、４ｏｑ。 ６０９ ワード線信号Ｗｉ（選択）、 ２０８゜４１０
．６１０ ・ビット線ＢＬ、２０９，４１１゜６１１
・ ビット線ＢＬ、２１０，４１２，６１２データバス
線Ｄ Ｉ３ 、２１１ 、４１３ 、６１３ データバ
ス線１） Ｂ、４１４，６１４ ラッチバス線ＬＴ３，
４１５，６１５ − ラツチノくス線Ｌ Ｂ。 代理人 弁理士 内 原 買 Ｌ １ 丙 ｊ−９入ゾノノ「、・＼ 菓２ 図 第５ 凶 ＤＢ Ｄπ Ｄ０ヶｒ悌−掲ν部へ 早 ６ 図 １埼−閘 阜７ 口 テーヌ入１）、ｉｒＫへ 単 ８ 圀
Claims (4)
- （１） 記憶素子と、該記憶素子とビット線間に配置さ
れたトランスファーゲートからなるメモリセルを有する
メモリ回路に於て、読み出しデータ金ラッチする手段と
、ラッチ完了を検出する手段と、ラッチ完了検出信号に
より前記トランス７了−ゲートを遮断する手段とを備え
たことを’ｌとするメモリ回路。 - （２）前記ビット線と電源間に抵抗を配置したことを特
徴とする特許請求範囲第（１）項に記載のメモリ回路＠ - （３）前記ビット線をプリチャージする手段金儲えたこ
とを特徴とする特許請求範囲第（１）項に記載のメモリ
回路。 - （４）前記記憶素子を、２つのインバータの一方の入力
を他方の出力にそれぞれ接続してなる７９２１７０７１
回路としたことを特徴とする特許請求範囲第（１）項に
記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181091A JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181091A JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074194A true JPS6074194A (ja) | 1985-04-26 |
| JPH0449198B2 JPH0449198B2 (ja) | 1992-08-10 |
Family
ID=16094664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181091A Granted JPS6074194A (ja) | 1983-09-29 | 1983-09-29 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653543B2 (en) | 2002-03-07 | 2003-11-25 | Charles J. Kulas | Musical instrument tuner with configurable display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6061986A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1983
- 1983-09-29 JP JP58181091A patent/JPS6074194A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061985A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6061986A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653543B2 (en) | 2002-03-07 | 2003-11-25 | Charles J. Kulas | Musical instrument tuner with configurable display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449198B2 (ja) | 1992-08-10 |
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