JPH04281293A

JPH04281293A - 記憶装置

Info

Publication number: JPH04281293A
Application number: JP3127256A
Authority: JP
Inventors: Hiroyuki Nakao; 中尾　浩之; Toshihiko Hori; 俊彦堀; Shinji Suda; 須田　眞二; Kyoko Tanabe; 田部　恭子; Tsugumi Matsuishi; 松石　継巳
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-18
Filing date: 1991-05-30
Publication date: 1992-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は記憶装置に関し、特に
データのシフト動作が可能な記憶装置に関する。

【０００２】

【従来の技術】図８は、一般的なランダムアクセスメモ
リ（以下、ＲＡＭと呼ぶ）の主要部の構成を示す回路図
である。

【０００３】図８において、ｎ個のスタティック型メモ
リセルＭＣ０〜ＭＣｎ−１が１列に配列されている。各
メモリセルにおいて、２つのインバータＧ１，Ｇ２が２
つのノードＮａ，Ｎｂ間に逆並列に接続されている。イ
ンバータＧ１，Ｇ２が双安定回路を構成し、２つのノー
ドＮａ，Ｎｂに互いに相補なデータが保持される。

【０００４】ｎ個のメモリセルＭＣ０〜ＭＣｎ−１に対
応してｎ本のワード線ＷＬ０〜ＷＬｎ−１が配置されて
いる。また、それらのワード線ＷＬ０〜ＷＬｎ−１に交
差するようにビット線対ＢＬａ，ＢＬｂが配置されてい
る。ワード線ＷＬ０〜ＷＬｎ−１にはそれぞれ選択信号
ＳＥＬ０〜ＳＥＬｎ−１が与えられる。メモリセルＭＣ
０のノードＮａはＮチャネルトランジスタＱ１を介して
ビット線ＢＬａに接続され、ノードＮｂはＮチャネルト
ランジスタＱ２を介してビット線ＢＬｂに接続されてい
る。トランジスタＱ１，Ｑ２のゲートはワード線ＷＬ０
に接続されている。同様に、メモリセルＭＣ１はＮチャ
ネルトランジスタＱ３，Ｑ４を介してビット線対ＢＬａ
，ＢＬｂに接続され、メモリセルＭＣｎ−１はＮチャネ
ルトランジスタＱ７，Ｑ８を介してビット線対ＢＬａ，
ＢＬｂに接続されている。トランジスタＱ３，Ｑ４のゲ
ートはワード線ＷＬ１に接続され、トランジスタＱ７，
Ｑ８のゲートはワード線ＷＬｎ−１に接続されている。

【０００５】ビット線対ＢＬａ，ＢＬｂにはＰチャネル
トランジスタＱ９，Ｑ１０を含む保持回路が接続されて
いる。トランジスタＱ９は電源端子Ｖｃとビット線ＢＬ
ａとの間に接続され、そのゲートはビット線ＢＬｂに接
続されている。トランジスタＱ１０は電源端子Ｖｄとビ
ット線ＢＬｂとの間に接続され、そのゲートはビット線
ＢＬａに接続されている。さらに、ビット線対ＢＬａ、
ＢＬｂにはＰチャネルトランジスタＱ１１，Ｑ１２を含
むプリチャージ回路が接続されている。トランジスタＱ
１１は電源端子Ｖａとビット線ＢＬａとの間に接続され
、トランジスタＱ１２は電源端子Ｖｂとビット線ＢＬｂ
との間に接続されている。トランジスタＱ１１，Ｑ１２
のゲートにはプリチャージ信号Ｐｒが与えられる。

【０００６】また、ビット線ＢＬａとノードＮ１との間
にＮチャネルトランジスタＱ１３とＰチャネルトランジ
スタＱ１４とを含むトランスミッションゲートＧ３が接
続されている。ビット線ＢＬｂとノードＮ２との間にＮ
チャネルトランジスタＱ１５とＰチャネルトランジスタ
Ｑ１６とを含むトランスミッションゲートＧ４が接続さ
れている。データ入力端子ＤＩはインバータＧ６を介し
てノードＮ２に接続され、さらにインバータＧ７を介し
てノードＮ１に接続されている。トランジスタＱ１３，
Ｑ１５のゲートには書込信号Ｗが与えられ、トランジス
タＱ１４，Ｑ１６のゲートにはインバータＧ５を介して
書込信号Ｗが与えられる。

【０００７】ビット線ＢＬａにはインバータＧ８，Ｇ９
を含むセンスアンプ回路が接続される。インバータＧ９
の出力端子はＮチャネルトランジスタＱ１７とＰチャネ
ルトランジスタＱ１８とを含むトランスミッションゲー
トＧ１０を介してデータ出力端子ＤＯに接続されている
。トランジスタＱ１７のゲートに読出信号Ｒが与えられ
、トランジスタＱ１８のゲートにインバータＧ１１を介
して読出信号Ｒが与えられる。

【０００８】図９の信号波形図を参照しながら図８のＲ
ＡＭの動作を説明する。プリチャージ信号Ｐｒ（ローア
クティブ）は周期的に“０”（ローレベル）に変化する
。これにより、ビット線対ＢＬａ，ＢＬｂが“１”（ハ
イレベル）にプリチャージされる。データ入力端子ＤＩ
にたとえば“０”の入力データＤｉｎが与えられる。

【０００９】データの書込時には書込信号Ｗが“１”に
立ち上がる。それにより、トランスミッションゲートＧ
３，Ｇ４がオン状態になる。そのため、ビット線ＢＬａ
の電位が“０”になり、ビット線ＢＬｂの電位が“１”
になる。その結果、トランジスタＱ１０がオン状態にな
り、ビット線ＢＬｂの電位が“１”の状態で安定する。

【００１０】たとえば選択信号ＳＥＬ０が“１”に立ち
上がると、トランジスタＱ１，Ｑ２がオンする。それに
より、メモリセルＭＣ０のノードＮａの電位が“０”に
なりかつノードＮｂの電位が“１”になる。このように
して、メモリセルＭＣ０にデータが書込まれる。

【００１１】データの読出時には読出信号Ｒが“１”に
立ち上がる。たとえば選択信号ＳＥＬ０が“１”に立ち
上がると、トランジスタＱ１，Ｑ２がオンする。メモリ
セルＭＣ０のノードＮａの電位は“０”に保持されかつ
ノードＮｂの電位は“１”に保持されているので、ビッ
ト線ＢＬａの電位が“０”になりかつビット線ＢＬｂの
電位が“１”になる。

【００１２】このとき、読出信号Ｒが“１”となってい
るので、トランスミッションゲートＧ１０はオン状態に
なっている。したがって、データ出力端子ＤＯに“０”
の出力データＤｏｕｔが読出される。

【００１３】さらに、メモリセルＭＣ１のノードＮａに
“０”のデータを書込む場合には、メモリセルＭＣ０の
ノードＮａに“０”のデータを書込む場合と同様に、デ
ータ入力端子ＤＩに“０”のデータが与えられかつ書込
信号Ｗが“１”に立ち上がる。それにより、ビット線Ｂ
Ｌａの電位が“０”になり、ビット線ＢＬｂの電位が“
１”になる。選択信号ＳＥＬ１が“１”に立ち上がると
、メモリセルＭＣ１のノードＮａの電位が“０”になり
かつノードＮｂの電位が“１”になる。このようにして
、メモリセルＭＣ１に“０”のデータが書込まれる。

【００１４】ところで、たとえばディジタルフィルタ処
理に移動平均演算が用いられる。この移動平均演算は、
特に、種々の周波数成分を含む信号から特定の周波数成
分を除去するローパスフィルタ、ハイパスフィルタ、バ
ンドパスフィルタ等に用いられる。

【００１５】図１０に、４種類の周期の正弦波信号およ
びこれらを周波数軸上に表わした場合の周波数特性を示
す。図１０の（ａ）は周期４ｔの正弦波信号を示し、（
ｅ）は周期４ｔの正弦波信号の周波数特性を示す。図１
０の（ｂ）は周期３ｔの正弦波信号を示し、（ｆ）は周
期３ｔの正弦波信号の周波数特性を示す。図１０の（ｃ
）は周期２ｔの正弦波信号を示し、（ｇ）は周期２ｔの
正弦波信号の周波数特性を示す。図１０の（ｄ）は周期
ｔの正弦波信号を示し、（ｈ）は周期ｔの正弦波信号の
周波数特性を示す。図１０からわかるように、周期が短
くなるにつれて周波数は高くなる。

【００１６】図１１の（ａ）は図１０の（ａ）に示され
る周期４ｔの正弦波信号と図１０の（ｄ）に示される周
期ｔの正弦波信号とを加え合わせることにより得られる
信号を示し、図１１の（ｂ）は周期４ｔの正弦波信号と
周期ｔの正弦波信号とを加え合わせることにより得られ
る信号の周波数特性を示す。図１１の（ａ）を見ると、
２種類の周期の信号を加え合わせることにより得られる
信号の波形は乱れているが、図１１の（ｂ）を見ると、
周波数軸上の２つの周波数（１／４ｔおよび１／ｔ）に
ピークが現われることがわかる。

【００１７】ディジタル信号処理を行なう場合には、時
間軸上の連続信号を特定の時間ごとにサンプリングする
。図１２の（ａ）にサンプリングを行なう前の連続信号
を示し、図１２の（ｂ）に時間ｔ／４ごとにサンプリン
グされた後の信号を示す。

【００１８】次にディジタルフィルタ処理の一例を説明
する。図１３の（ａ）は周期４ｔの正弦波信号と周期ｔ
の正弦波信号とを加え合わせることにより得られる信号
を示し、図１１の（ａ）と同じ波形を示す。図１３の（
ａ）に示される信号について図１２の（ｂ）と同様にし
てサンプリングを行なうと、図１３の（ｂ）に示される
信号が得られる。

【００１９】ここで、図１３の（ｂ）に示される信号か
ら周期ｔの成分を除去する処理を次に説明する。

【００２０】（１）　　図１３の（ｂ）において、時間
０の点から４点における振幅の値（ｘ０，ｘ１，ｘ２，
ｘ３）の平均値を求め、これをｙ３とする。

【００２１】（２）　　図１３の（ｂ）において、時間
ｔ／４の点から４点における振幅の値（ｘ１，ｘ２，ｘ
３，ｘ４）の平均値を求め、これをｙ４とする。

【００２２】（３）　　図１３の（ｂ）において、時間
ｔ／２の点から４点における振幅の値（ｘ２，ｘ３，ｘ
４，ｘ５）の平均値を求め、これをｙ５とする。

【００２３】（４）　　順次、時間をｔ／４ずつずらし
ながら、４点における振幅の値の平均値を求める。

【００２４】（５）　　上記の（１）から（４）までの
処理により得られた値ｙ３，ｙ４，ｙ５…を、図１３の
（ｃ）に示すように、時間軸上にプロットする。

【００２５】上記の（１）から（５）の処理により得ら
れた結果は、図１３の（ｃ）からわかるように、周期４
ｔの正弦波信号となる。この正弦波信号を周波数軸上に
表わすと、図１３の（ｄ）に示されるようになる。図１
３の（ｄ）を図１１の（ｂ）と比べると、上記の（１）
から（５）までの処理を行なうことにより、１／４ｔの
周波数成分および１／ｔの周波数成分を含む信号から１
／ｔの周波数成分が取り除かれていることがわかる。

【００２６】図１４に、上記の（１）から（４）の処理
において隣接する４点の平均値を求める式が示される。図１４に示される各式を４つの項に分解すると、各式は
ｙｉ＝Σａｉ・ｘｉという一般式で表わされる積和演算
になる。ここで、ｉは０，１，２，３を表わしている。

【００２７】また、図１４の式中の各項に注目すると、
各項の変数ｘｉは、順次シフトしていることがわかる。たとえば、第１項の変数は、ｘ０，ｘ１，ｘ２…という
ように順にシフトする。

【００２８】上記のような移動平均演算は、ディジタル
フィルタ処理によく用いられる。図１３の例において周
波数１／４ｔを低周波数、周波数１／ｔを高周波数と考
えると、図１３の処理は低周波成分および高周波成分を
含む信号から高周波成分を除去するローパスフィルタ処
理になる。

【００２９】次に、上記の移動平均演算を図８に示され
るＲＡＭを用いて行なう場合の動作を、図１５を参照し
ながら説明する。

【００３０】図１５には、ＲＡＭにより構成される定数
データの格納領域５０および変数データの格納領域５１
が示される。

【００３１】まず、格納領域５０のアドレスＡ０〜Ａｎ
−１に定数ａ０〜ａｎ−１のデータがそれぞれ書込まれ
、格納領域５１のアドレスＸ０〜Ｘｎ−１に変数ｘ０〜
ｘｎ−１のデータがそれぞれ書込まれる。アドレスＡｎ
−１およびアドレスＸｎ−１から順に、定数ａｉ（ｉ＝
０〜ｎ−１）のデータおよび変数ｘｉ（ｉ＝０〜ｎ−１
）のデータが読出され、Σａｉ・ｘｉの積和演算が実行
される。

【００３２】１回の積和演算が終了すると、アドレスＸ
０に新たなデータを書込みかつアドレスＸｊのデータを
アドレスＸｊ＋１にシフトさせる必要がある。ここで、
ｊは０〜ｎ−１を表わす。この場合、アドレスＸ０に新
たなデータを書込むと、アドレスＸ０にすでに記憶され
ている変数ｘ０のデータが消去されることになる。

【００３３】そこで、まず、アドレスＸｎ−２から変数
ｘｎ−２のデータを読出した後アドレスＸｎ−１にその
変数ｘｎ−２のデータを書込む。同様にして、アドレス
Ｘｊから変数ｘｊのデータを読出した後、アドレスＸｊ
＋１にその変数ｘｊのデータを書込む。ここで、ｊはｎ
−３〜１を表わしている。最後にアドレスＸ０から変数
ｘ０のデータを読出した後、アドレスＸ１にその変数ｘ
０のデータを書込む。このようにして、アドレスＸ０〜
Ｘｎ−２に記憶されるデータがそれぞれアドレスＸ１〜
Ｘｎ−１にシフトされる。その後、新たなデータがアド
レスＸ０に書込まれる。この場合、アドレスＸ０に記憶
された変数ｘ０のデータはすでにアドレスＸ１に記憶さ
れているので、変数ｘ０のデータが消去されることはな
い。

【００３４】

【発明が解決しようとする課題】従来のＲＡＭを用いた
上記のシフト動作は、ソフトウェアにより制御される。上記の場合、変数ｘｉの数はｎであるので、Σａｉ・ｘ
ｉの積和演算を行なうごとに、ｎ回の読出動作およびｎ
回の書込動作が必要となる。そのため、ソフトウェアの
負荷が大きくなり、演算速度が遅くなる。

【００３５】この発明の目的は、データの読出動作と同
時にデータのシフト動作を行なうことが可能な記憶装置
を提供することである。

【００３６】

【課題を解決するための手段】この発明に係る記憶装置
は、少なくとも１列に配列されデータを記憶する複数の
メモリセル、第１の選択手段、第２の選択手段および書
込手段を備える。第１の選択手段は、データの読出また
は書込のために複数のメモリセルのいずれかを選択する
第１の選択信号を発生する。第２の選択手段は、データ
の読出を指定する読出信号、第１の選択信号および所定
の制御信号に応答して、選択されたメモリセルに隣接す
るメモリセルを選択する第２の選択信号を発生する。書
込手段は、第１の選択信号により選択されたメモリセル
から読出されたデータを第２の選択信号により選択され
たメモリセルに書込む。

【００３７】この記憶装置は、複数のメモリセルに接続
されかつ複数のメモリセルのいずれかから読出されたデ
ータまたは複数のメモリセルへ書込まれるべきデータが
与えられるビット線をさらに含んでもよい。

【００３８】書込手段は、ビット線上のデータを保持す
る保持手段を含んでもよい。書込手段は、ビット線上の
データを増幅する増幅手段および所定の制御信号に応答
して増幅手段の出力をビット線に伝達する伝達手段を含
んでもよい。

【００３９】

【作用】データの読出時に所定の制御信号が与えられる
と、第１の選択信号により選択されたメモリセルに隣接
するメモリセルが第２の選択信号により選択される。そ
れにより、第１の選択信号により選択されたメモリセル
から読出されたデータが、隣接するメモリセルに書込ま
れる。したがって、データの読出動作と同時にデータの
シフト動作が行なわれる。

【００４０】書込手段が保持手段を含む場合には、保持
手段の駆動能力により、隣接するメモリセルにすでに記
憶されているデータをビット線上に読出されたデータで
書換えることができる。

【００４１】書込手段が増幅手段および伝達手段を含む
場合には、増幅手段の駆動能力により、隣接するメモリ
セルにすでに記憶されているデータをビット線上に読出
されたデータで書換えることができる。

【００４２】

【実施例】図１は、この発明の一実施例によるＲＡＭの
主要部の構成を示す回路図である。

【００４３】図１のＲＡＭが図８のＲＡＭと異なるのは
次の点である。ワード線ＷＬ１〜ＷＬｎ−１に対応して
、論理積ゲート（ＡＮＤゲート）Ｇ２１〜Ｇ２ｎ−１お
よび論理和ゲート（ＯＲゲート）Ｇ３１〜Ｇ３ｎ−１が
設けられている。ゲートＧ２１の１つの入力端子には選
択信号ＳＥＬ０が与えられ、ゲートＧ２２の１つの入力
端子には選択信号ＳＥＬ１が与えられる。同様にして、
ゲートＧ２ｎ−１の１つの入力端子には選択信号ＳＥＬ
ｎ−２（図示せず）が与えられる。各ゲートＧ２１〜Ｇ
２ｎ−１の他の１つの入力端子にはシフト制御信号ＳＦ
Ｔが与えられる。各ゲートＧ２１〜Ｇ２ｎ−１の残りの
１つの入力端子には読出信号Ｒが与えられる。

【００４４】ゲートＧ２１〜Ｇ２ｎ−１の出力は、それ
ぞれゲートＧ３１〜Ｇ３ｎ−１の１つの入力端子に与え
られる。ゲートＧ３１の他の１つの入力端子には選択信
号ＳＥＬ１が与えられ、ゲートＧ３２の他の１つの入力
端子には選択信号ＳＥＬ２が与えられる。同様にして、
ゲートＧ３ｎ−１の他の１つの入力端子には選択信号Ｓ
ＥＬｎ−１が与えられる。ゲートＧ３１〜Ｇ３ｎ−１の
出力はそれぞれワード線ＷＬ１〜ＷＬｎ−１に与えられ
る。

【００４５】図２は、この実施例によるＲＡＭ１０の全
体の構成を示すブロック図である。メモリセルアレイ１
は、ｋ組のビット線対およびそれらに接続される複数の
メモリセルを含む。各ビット線対は図１に示される構成
を有する。行アドレスデコーダ２は、外部から与えられ
るアドレス信号Ａ０〜Ａｍ−１をデコードし、選択信号
ＳＥＬ０〜ＳＥＬｎ−１を発生する。行アドレス制御回
路３は、図１に示される論理積ゲートＧ２１〜Ｇ２ｎ−
１および論理和ゲートＧ３１〜Ｇ３ｎ−１を含む。

【００４６】センスアンプ４はｋ組のセンスアンプ回路
を含む。各センスアンプ回路は図１に示されるインバー
タＧ８，Ｇ９を含む。出力バッファ５はｋ組の出力バッ
ファ回路を含む。各出力バッファ回路は、図１に示され
るトランスミッションゲートＧ１０およびインバータＧ
１１を含む。入力データ制御回路６はｋ組の制御回路を
含む。各制御回路は、図１に示されるトランスミッショ
ンゲートＧ３，Ｇ４およびインバータＧ５，Ｇ６，Ｇ７
を含む。

【００４７】クロックジェネレータ７は、外部クロック
信号ＣＬＫおよび外部制御信号ＣＮＴに応答して、シフ
ト制御信号ＳＦＴ、プリチャージ信号Ｐｒ等の各種内部
制御信号を発生する。

【００４８】ｋ組のビット線対に対応して、このＲＡＭ
１０には外部からｋビットのデータＤ０〜Ｄｋ−１が与
えられ、あるいは、このＲＡＭ１０から外部にｋビット
のデータＤ０〜Ｄｋ−１が出力される。

【００４９】このＲＡＭ１０をディジタル信号処理に用
いる場合には、アドレス信号Ａ０〜Ａｍ−１、読出信号
Ｒ、書込信号Ｗ、外部制御信号ＣＮＴおよび外部クロッ
ク信号ＣＬＫは、図３に示されるように、ディジタルシ
グナルプロセッサ２０から与えられる。ディジタルシグ
ナルプロセッサ２０からのデータＤ０〜Ｄｋ−１がＲＡ
Ｍ１０に書込まれる。また、ＲＡＭ１０から読出された
データがディジタルシグナルプロセッサ２０に与えられ
る。

【００５０】次に、図４の信号波形図を参照しながら図
１のＲＡＭの動作を説明する。ここでは、メモリセルＭ
Ｃ０，ＭＣ１のノードＮａには“１”のデータが保持さ
れているものとする。プリチャージ信号Ｐｒ（ローアク
ティブ）は、ビット線対ＢＬａ，ＢＬｂを“１”にプリ
チャージするために周期的に“０”に立ち下がる。

【００５１】まず、メモリセルＭＣ０のノードＮａに“
０”のデータを書込むための動作を説明する。

【００５２】まず、入力端子ＤＩに“０”の入力データ
Ｄｉｎが与えられる。書込信号Ｗが“１”に立ち上がる
と、ビット線ＢＬａの電位が“０”になりかつビット線
ＢＬｂの電位が“１”になる。それにより、トランジス
タＱ１０がオン状態になり、ビット線ＢＬｂの電位が“
１”の状態で安定する。

【００５３】次に、選択信号ＳＥＬ０が“１”に立ち上
がると、トランジスタＱ１，Ｑ２がオンする。それによ
り、メモリセルＭＣ０のノードＮａの電位が“０”とな
り、ノードＮｂの電位が“１”となる。このようにして
、メモリセルＭＣ０にデータが書込まれる。

【００５４】次に、メモリセルＭＣ０のノードＮａから
“０”のデータを読出すとともにメモリセルＭＣ１のノ
ードＮａに“０”のデータを書込むための動作を説明す
る。

【００５５】書込信号Ｗおよび選択信号ＳＥＬ０がとも
に“０”に立ち下がった後、再び選択信号ＳＥＬ０が“
１”に立ち上がる。それにより、メモリセルＭＣ０のノ
ードＮａに保持された“０”のデータがビット線ＢＬａ
に読出されかつノードＮｂに保持された“１”のデータ
がビット線ＢＬｂに読出される。したがって、トランジ
スタＱ１０がオン状態になり、ビット線ＢＬｂの電位が
“１”の状態で安定する。

【００５６】また、読出信号Ｒが“１”に立ち上がる。それにより、トランスミッションゲートＧ１０がオンし
、ビット線ＢＬａ上の“０”のデータがデータ出力端子
ＤＯに出力データＤｏｕｔとして出力される。

【００５７】その後、シフト制御信号ＳＦＴが“１”に
立ち上がる。その結果、論理積ゲートＧ２１の出力が“
１”になり、論理和ゲートＧ３１の出力が“１”になる
。したがって、ワード線ＷＬ１の電位が“１”に立ち上
がる。それにより、トランジスタＱ３，Ｑ４がオンし、
ビット線ＢＬａ上の“０”のデータがメモリセルＭＣ１
のノードＮａに書込まれ、かつビット線ＢＬｂ上の“１
”のデータがメモリセルＭＣ１のノードＮｂに書込まれ
る。

【００５８】このようにして、メモリセルＭＣ０に記憶
されたデータがデータ出力端子ＤＯから読出されると同
時に、メモリセルＭＣ１に書込まれる。

【００５９】上記のシフト動作の際には、周期的に“１
”に変化するシフト制御信号ＳＦＴが与えられる。

【００６０】メモリセルにすでに記憶されているデータ
を新たなデータで書換えるためには、そのメモリセルの
駆動能力よりも大きい駆動能力を有する回路が必要であ
る。この実施例では、トランジスタＱ９，Ｑ１０からな
る保持回路により、データが読出されたメモリセルの駆
動能力に保持回路の駆動能力が加わることになる。その
結果、メモリセルにすでに記憶されているデータをビッ
ト線対ＢＬａ，ＢＬｂ上に読出されたデータで書換える
ことが可能になる。

【００６１】図５は、この発明の他の実施例によるＲＡ
Ｍの主要部の構成を示す回路図である。

【００６２】図５のＲＡＭが図１のＲＡＭと異なるのは
次の点である。シフト制御信号ＳＦＴおよび書込信号Ｗ
を受ける論理和ゲートＧ１２がさらに設けられている。論理和ゲートＧ１２の出力は、トランジスタＱ１３，Ｑ
１５のゲートに与えられ、かつインバータＧ５を介して
トランジスタＱ１４，Ｑ１６のゲートに与えられる。デ
ータ入力端子ＤＩとインバータＧ６との間にＮチャネル
トランジスタＱ１９とＰチャネルトランジスタＱ２０と
を含むトランスミッションゲートＧ１３が接続されてい
る。トランジスタＱ１９のゲートには書込信号Ｗが与え
られ、トランスミッションゲートＱ２０のゲートにはイ
ンバータＧ１４を介して書込信号Ｗが与えられる。

【００６３】また、インバータＧ８の出力端子にはイン
バータＧ１６が接続されている。インバータＧ１６の出
力端子はＮチャネルトランジスタＱ２１とＰチャネルト
ランジスタＱ２２とを含むトランスミッションゲートＧ
１５を介してインバータＧ６の入力端子に接続されてい
る。トランジスタＱ２１のゲートには読出信号Ｒが与え
られ、トランジスタＱ２２のゲートにはインバータＧ１
１を介して読出信号Ｒが与えられる。

【００６４】図５のＲＡＭには、図１のＲＡＭにおける
トランジスタＱ９，Ｑ１０からなる保持回路は設けられ
ていない。

【００６５】図６は、この実施例によるＲＡＭ１０ａの
全体の構成を示すブロック図である。メモリセルアレイ
１ａは、ｋ組のビット線対およびそれらに接続される複
数のメモリセルを含む。各ビット線対は図５に示される
構成を有する。

【００６６】行アドレスデコーダ２、行アドレス制御回
路３、出力バッファ５およびクロックジェネレータ７の
構成および動作は、図２に示される行アドレスデコーダ
２，行アドレス制御回路３、出力バッファ５およびクロ
ックジェネレータ７と同様である。センスアンプ４ａは
ｋ組のセンスアンプ回路を含む。各センスアンプ回路は
図５に示されるインバータＧ８，Ｇ９，Ｇ１６を含む。入力データ制御回路６ａはｋ組の制御回路を含む。各制
御回路は、図５に示されるトランスミッションゲートＧ
３，Ｇ４、インバータＧ５，Ｇ６，Ｇ７、論理和ゲート
Ｇ１２、トランスミッションゲートＧ１３およびインバ
ータＧ１４を含む。

【００６７】次に、図４の信号波形図を参照しながら図
５のＲＡＭの動作を説明する。ここでは、メモリセルＭ
Ｃ０，ＭＣ１のノードＮａには“１”のデータが保持さ
れているものとする。プリチャージ信号Ｐｒ（ローアク
ティブ）は、ビット線対ＢＬａ，ＢＬｂを“１”にプリ
チャージするために周期的に“０”に立ち下がる。

【００６８】まず、メモリセルＭＣ０のノードＮａに“
０”のデータを書込むための動作を説明する。

【００６９】まず、入力端子ＤＩに“０”の入力データ
Ｄｉｎが与えられる。書込信号Ｗが“１”に立ち上がる
と、ビット線ＢＬａの電位が“０”になりかつビット線
ＢＬｂの電位が“１”になる。

【００７０】次に、選択信号ＳＥＬ０が“１”に立ち上
がると、トランジスタＱ１，Ｑ２がオンする。それによ
り、メモリセルＭＣ０のノードＮａの電位が“０”とな
り、ノードＮｂの電位が“１”となる。このようにして
、メモリセルＭＣ０にデータが書込まれる。

【００７１】次に、メモリセルＭＣ０のノードＮａから
“０”のデータを読出すとともにメモリセルＭＣ１のノ
ードＮａに“０”のデータを書込むための動作を説明す
る。

【００７２】書込信号Ｗおよび選択信号ＳＥＬ０がとも
に“０”に立ち下がった後、再び選択信号ＳＥＬ０が“
１”に立ち上がる。それにより、メモリセルＭＣ０のノ
ードＮａに保持された“０”のデータがビット線ＢＬａ
に読出されかつノードＮｂに保持された“１”のデータ
がビット線ＢＬｂに読出される。また、読出信号Ｒが“
１”に立ち上がる。それにより、トランスミッションゲ
ートＧ１０がオンし、ビット線ＢＬａ上の“０”のデー
タがデータ出力端子ＤＯに出力データＤｏｕｔとして出
力される。

【００７３】同時に、トランスミッションゲートＧ１５
がオンし、インバータＧ８，Ｇ１６により増幅されたデ
ータがインバータＧ６を介してノードＮ２に与えられ、
さらにインバータＧ７を介してノードＮ１に与えられる
。

【００７４】その後、シフト制御信号ＳＦＴが“１”に
立ち上がる。その結果、論理積ゲートＧ２１の出力が“
１”になり、論理和ゲートＧ３１の出力が“１”になる
。したがって、ワード線ＷＬ１の電位が“１”に立ち上
がり、トランジスタＱ３，Ｑ４がオンする。同時に、論
理和ゲートＧ１２の出力が“１”になり、トランスミッ
ションゲートＧ３，Ｇ４がオンする。その結果、ノード
Ｎ１の“０”のデータがビット線ＢＬａを介してメモリ
セルＭＣ１のノードＮａに書込まれ、かつノードＮ２の
“１”のデータがビット線ＢＬｂを介してメモリセルＭ
Ｃ１のノードＮｂに書込まれる。

【００７５】このようにして、メモリセルＭＣ０に記憶
されたデータがデータ出力端子ＤＯから読出されると同
時に、メモリセルＭＣ１に書込まれる。

【００７６】上記のシフト動作の際には、周期的に“１
”に変化するシフト制御信号ＳＦＴが与えられる。

【００７７】この実施例では、ビット線ＢＬａに読出さ
れたデータがインバータＧ８，Ｇ１６，Ｇ６，Ｇ７を介
して再びビット線ＢＬａに与えられる。そのため、デー
タが読出されたメモリセルの駆動能力にインバータＧ８
，Ｇ１６，Ｇ６，Ｇ７の駆動能力が加わることになる。その結果、メモリセルにすでに記憶されているデータを
ビット線対ＢＬａ，ＢＬｂ上に読出されたデータで書換
えることが可能になる。

【００７８】図１および図５の実施例では、各メモリセ
ルが２つのインバータを含むが、各メモリセルは図７に
示すような高抵抗負荷型メモリセルであってもよい。

【００７９】図７において、メモリセルＭＣ１は、２つ
の抵抗Ｒ１，Ｒ２および２つのＮチャネルトランジスタ
Ｑ４１，Ｑ４２を含む。抵抗Ｒ１は電源端子Ｖ１とノー
ドＮａとの間に接続され、抵抗Ｒ２は電源端子Ｖ２とノ
ードＮｂとの間に接続されている。トランジスタＱ４１
はノードＮａと接地端子との間に接続され、トランジス
タＱ４２はノードＮｂと接地端子との間に接続されてい
る。トランジスタＱ４１のゲートはノードＮｂに接続さ
れ、トランジスタＱ４２のゲートはノードＮａに接続さ
れている。他のメモリセルの構成も、メモリセルＭＣ１
の構成と同様である。

【００８０】なお、この発明にかかる記憶装置は、ディ
ジタルフィルタ処理に限らず、記憶されたデータのシフ
トが必要な種々の処理に用いることができる。

【００８１】

【発明の効果】以上のようにこの発明によれば、選択さ
れたメモリセルからデータを読出すと同時に、その読出
されたデータを隣接するメモリセルへ書込むことが可能
となる。このように、１回の読出動作で、データの読出
動作および隣接するメモリセルへのデータのシフト動作
を行なうことができるので、記憶装置の高速化が図られ
る。

【図面の簡単な説明】

【図１】この発明の一実施例によるＲＡＭの主要部の構
成を示す回路図である。

【図２】図１に示されるＲＡＭの全体の構成を示すブロ
ック図である。

【図３】図２のＲＡＭとディジタルシグナルプロセッサ
との接続を示す図である。

【図４】図１のＲＡＭの動作を説明するための信号波形
図である。

【図５】図５に示されるＲＡＭの全体の構成を示すブロ
ック図である。

【図６】この発明の他の実施例によるＲＡＭの主要部分
の構成を示す回路図である。

【図７】メモリセルの他の例を示す回路図である。

【図８】従来のＲＡＭの主要部の構成を示す回路図であ
る。

【図９】図８のＲＡＭの動作を説明するための信号波形
図である。

【図１０】種々の周期を有する正弦波信号の波形および
周波数特性を示す図である。

【図１１】周期４ｔの正弦波信号と周期ｔの正弦波信号
とを加え合わせることにより得られる信号の波形および
その信号の周波数特性を示す図である。

【図１２】周期４ｔの正弦波信号の波形およびその正弦
波信号のサンプリングを示す図である。

【図１３】２つの周波数成分を含む信号から１つの周波
数成分を取り除くフィルタ処理を説明するための図であ
る。

【図１４】フィルタ処理において用いられる移動平均演
算を説明するための図である。

【図１５】移動平均演算を行なう際の定数および変数の
データの格納方法を示す図である。

【符号の説明】

１，１ａ…メモリセルアレイ２…行アドレスデコーダ３…行アドレス制御回路７…クロックジェネレータ１０，１０ａ…ＲＡＭＢＬａ，ＢＬｂ…ビット線対ＷＬ０〜ＷＬｎ−１　…ワード線ＭＣ０〜ＭＣｎ−１…メモリセルＧ２１〜Ｇ２ｎ−１…論理積ゲートＧ３１〜Ｇ３ｎ−１…論理和ゲートＳＥＬ０〜ＳＥＬｎ−１…選択信号Ｗ…書込信号Ｒ…読出信号ＳＦＴ…シフト制御信号Ｎａ，Ｎｂ…ノードなお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】　　少なくとも１列に配列され、データを
記憶する複数のメモリセル、データの読出または書込の
ために前記複数のメモリセルのいずれかを選択する第１
の選択信号を発生する第１の選択手段、データの読出を
指定する読出信号、前記第１の選択信号および所定の制
御信号に応答して、前記選択されたメモリセルに隣接す
るメモリセルを選択する第２の選択信号を発生する第２
の選択手段、および前記第２の選択信号により選択され
たメモリセルに前記第１の選択信号により選択されたメ
モリセルから読出されたデータを書込む書込手段を備え
た、記憶装置。
【請求項２】　　前記複数のメモリセルに接続され、前
記複数のメモリセルのいずれかから読出されたデータま
たは前記複数のメモリセルのいずれかへ書込まれるべき
データが与えられるビット線をさらに含み、前記書込手
段は、前記ビット線上のデータを保持する保持手段を含
む、請求項１記載の記憶装置。
【請求項３】　　前記複数のメモリセルに接続され、前
記複数のメモリセルのいずれかから読出されたデータま
たは前記複数のメモリセルのいずれかへ書込まれるべき
データが与えられるビット線をさらに含み、前記書込手
段は、接続ビット線上のデータを増幅する増幅手段、お
よび前記所定の制御信号に応答して前記増幅手段の出力
を前記ビット線に伝達する伝達手段を含む、請求項１記
載の記憶装置。