JP3361478B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリＩＣ等の半導体集
積回路において、低消費電力且つ安定に動作する昇圧電
源等の電源発生回路に関する。

【０００２】

【従来の技術】近年、携帯機器の普及に伴い、また、省
エネルギーという観点から、電池駆動を可能とした低電
圧動作、低消費電力のＬＳＩに対する需要が高まってき
ている。ダイナミックメモリ（ＤＲＡＭ）においては、
高速に低電圧動作を実現する技術として常時昇圧方式と
いう技術が開発されている（例えば特開平3 −273594号
公報参照）。そして、本出願人は、前記常時昇圧方式に
おいて、待機時の消費電力を低減するため、動作時と待
機時とで独立２系統の昇圧電源回路を設け、電流供給能
力は低いが消費電力が少ない昇圧電源回路で待機時の昇
圧電源を供給する方式を特願平5 −280918に提案してい
る。

【０００３】前記提案のもの、即ち動作時と待機時とで
独立２系統の昇圧電源回路を設け、電流供給能力は低い
が消費電力が少ない昇圧電源回路で待機時の昇圧電源を
供給する方式について、図面を参照しながら説明する。
図２は前記提案例の昇圧電源回路の構成を示すものであ
る。図２において、４０１は動作時用チャージポンプ回
路、４０２は動作時用チャージポンプ制御回路、４０３
は待機時用チャージポンプ回路、４０５は昇圧電位検知
回路、４０４は発振回路である。

【０００４】動作時において、昇圧電源は、ワード線の
昇圧等、ロウアドレスストローブ信号（ＲＡＳ）のレベ
ル遷移に同期して消費されるので、動作時用チャージポ
ンプ制御回路４０２はＲＡＳのレベル遷移に応じて動作
時用チャージポンプ回路４０１を駆動している。

【０００５】待機時（ＲＡＳがハイである期間）の昇圧
電源の消費は、リーク成分のみであるから、待機時の昇
圧電源供給能力はリーク量を補充する程度でよい。ま
た、昇圧電位が検知レベルを越えてからも、検知時間遅
れにより、チャージポンプ回路はむだに動作してしま
う。したがって、動作時と待機時で２系統のチャージポ
ンプ回路を備え、動作時チャージポンプ回路と比べて待
機時チャージポンプ回路の供給能力、すなわち消費電流
を低く抑え、待機時は待機時用チャージポンプ回路のみ
が動く構成とした方が、待機時の低消費電力化には得策
である。待機時の昇圧電位を昇圧電位検知回路４０５で
検知し、昇圧電位が検知レベル以下になると発振回路４
０４が発振して、待機時用チャージポンプ回路４０３を
駆動する。

【０００６】また、近年の半導体集積回路は、それを搭
載する機器の低消費電力化を図るために低電圧の外部単
一電源を使用する傾向にあるが、内部回路の一部に於い
て、複数の信号電位を必要とする場合が生じる。例え
ば、ダイナミックランダムアクセスメモリに於いては、
メモリセルの容量に蓄積される電位をＮチャネルＭＯＳ
トランジスタを介してビット線に読み出すが、電位低下
無しに読み出しを行なうためには、ＮチャネルＭＯＳト
ランジスタのゲートを容量に蓄積する電位に対してＮチ
ャネルＭＯＳトランジスタのしきい値以上高い電位で駆
動しなければならない。容量に蓄積される電位は、通
常、外部電源電位が使用されるので、ＮチャネルＭＯＳ
トランジスタのゲート駆動電位は、電源電位より高い電
位に昇圧しなければならず、この高電位を集積回路内部
で発生する必要がある。また、半導体集積回路はそれ自
身の低消費電力化、高速化の要求が厳しく、動作電流が
少なく、且つ高速で動作する昇圧回路が必要とされてい
る。

【０００７】以下、図面を参照しながら、上記した従来
の昇圧回路、即ち前記図２に示す動作時用又は待機時用
のチャージポンプ回路の一例について説明する。

【０００８】図１４に従来の昇圧回路の構成の一例を示
す。図１５に、図１４に示す従来の昇圧回路に於ける動
作タイミングチャートを示す。

【０００９】図１４に於いて、各トランジスタはＭＯＳ
トランジスタであり、２００〜２０２はそれぞれ異なる
クロックφ１〜φ３を供給するクロック供給手段であ
る。２０３はクロック供給手段２００の出力クロックφ
１を入力しノードａに接続される電荷供給手段であっ
て、昇圧用電荷を蓄積するキャパシタ２１０と、クロッ
クφ１を入力して大容量キャパシタ２１０を駆動するド
ライバ２１１を備える。

【００１０】２０４は大容量キャパシタ２１０をプリチ
ャージするプリチャージ手段であって、ゲート及びドレ
インが外部電源もしくは図１４に示されない内部電源発
生回路で生成した電源であるＶＣＣ電源に接続され、ソ
ースがノードａに接続されるＮチャネルＭＯＳトランジ
スタで構成される。

【００１１】２０５は整流スイッチであって、ドレイン
がノードａに接続され、ゲートがノードｃに接続され、
ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳ
トランジスタで構成される。

【００１２】２０６は整流スイッチ制御手段であって、
ドレインがノードａに接続され、ソースがノードｂに接
続され、ゲートがノードｃに接続されたＮチャネルＭＯ
Ｓトランジスタ２１２と、ノードｂとノードｃのそれぞ
れに異なる電極を接続したキャパシタ２１３を備える。

【００１３】２０７はリセット手段であって、ソースが
接地電源に接続され、ゲートがクロック供給手段２０２
の出力であるクロックφ３を入力するＮチャネルＭＯＳ
トランジスタ２１４と、ソースがＮチャネルＭＯＳトラ
ンジスタ２１４のドレインに接続され、ゲートがＶＣＣ
電源に接続され、ドレインがノードｂに接続されるＮチ
ャネルＭＯＳトランジスタ２１５を備える。

【００１４】クロックφ１〜φ３の信号レベルは論理的
なＨｉｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗ
レベルが接地電源レベルである。ノードｃは後述する様
にＶＣＣ電源レベルより高いレベルに昇圧されるため、
ノードｃがＶＣＣ電源レベルより高いレベルに昇圧され
た時に、ノードｃからＶＣＣ電源への逆流を避けるため
クロック供給手段２０１の出力であるクロックφ２はハ
イインピーダンスにする必要がある。

【００１５】図１４に示す従来の昇圧回路は、初期状態
で、図１５の（ａ）〜（ｃ）に示す如く、クロックφ１
及びφ３はＶＣＣレベルであり、クロックφ２は接地レ
ベルである。図１５の（ｄ）に示す如く、ノードａはプ
リチャージ手段２０４により（ＶＣＣ−Ｖｔｎ）レベ
ル。ここでＶｔｎとはＮチャネルＭＯＳトランジスタの
しきい値である。図１５の（ｅ）、（ｆ）に示す如く、
ノードｂ及びノードｃは接地レベルである。

【００１６】図１４に示す従来の昇圧回路が動作する
と、先ず、図１５の（ｂ）に示す如く、クロックφ２が
ＶＣＣレベルに遷移すると、図１５の（ｆ）に示す如
く、ノードｃがＶＣＣレベルに遷移し、ＮチャネルＭＯ
Ｓトランジスタ２１２をオンする。これによりプリチャ
ージ手段２０４のＶＣＣ電源からＮチャネルＭＯＳトラ
ンジスタ２１２及びＮチャネルＭＯＳトランジスタ２１
５、２１４を通じて接地電源に貫通電流が生じるが、、
図１５の（ｅ）に示す如く、ノードｂは接地電位に保た
れる様に、ＮチャネルＭＯＳトランジスタ２１２の駆動
能力は十分小さく設定されている。

【００１７】続いて、図１５の（ｃ）に示す如く、クロ
ックφ３が接地レベルに遷移し、ＮチャネルＭＯＳトラ
ンジスタ２１４がオフして、図１５の（ｅ）に示す如
く、ノードｂはプリチャージ手段２０４により（ＶＣＣ
−Ｖｔｎ）レベルに充電される、この際、キャパシタ２
１３の両電極間にはＶＣＣレベルだけ電位差があり、図
１５の（ｆ）に示す如く、ノードｃはキャパシタ２１３
により（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。同
時に、ノードｃからクロック供給手段２０１を構成する
回路のＶＣＣ電源への電流の逆流を避けるため、図１５
の（ｂ）に示す如く、クロック供給手段２０１の出力で
あるφ２はハイインピーダンスに設定される。

【００１８】続いて、図１５の（ａ）に示す如く、クロ
ックφ１が接地レベルに遷移し、電荷供給手段２０３を
構成するドライバ２１１が、キャパシタ２１０のノード
ａとは反対側の電極を接地レベルからＶＣＣレベルまで
昇圧して、図１５の（ｄ）に示す如く、ノードａは（Ｖ
ＣＣ−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベル
まで昇圧される。これにより、図１５の（ｅ）に示す如
く、ノードｂは、ＮチャネルＭＯＳトランジスタ２１２
を介して、（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧され、
図１５の（ｆ）に示す如く、ノードｃがキャパシタ２１
３により（３ＶＣＣ−Ｖｔｎ）レベルまで昇圧される。
この時、ノードｃのレベルはノードａの（２ＶＣＣ−Ｖ
ｔｎ）レベルよりＮチャネルＭＯＳトランジスタ２０５
のしきい値以上高くなり、ノードａに蓄積された電荷は
ＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源
ＶＰＰに供給される。その結果、図１５の（ｄ）、
（ｅ）に示す如く、ノードａ及びノードｂのレベルは、
昇圧電源ＶＰＰと同レベルとなる。

【００１９】次に、前記レベル検知回路４０５の従来に
おける具体的構成の一例を図２２に示す。

【００２０】図２２において、ソース電位とウエル電位
が昇圧電位であるｐチャンネルトランジスタ５２４は抵
抗５２７と直列に接続し昇圧電源とグランド間に配置さ
れ、ドレインは、しきい値電圧を所望の値に設定したイ
ンバーター５２５を介して内部昇圧電位ジェネレータに
接続し、ゲートは、抵抗５２６と直列に接続し電源電圧
とグランド間に配置した、ゲートとドレインを短絡した
ｐチャンネルトランジスタ５２３のドレインに接続され
ている。

【００２１】以上のように構成された従来の半導体集積
回路について、以下、その動作について説明する。

【００２２】ｐチャンネルトランジスタ５２３のしきい
値電圧をＶｔ１とすると、ｐチャンネルトランジスタ５
２３のドレイン電位はＶＣＣ−Ｖｔ１となる。ｐチャン
ネルトランジスタ５２４のしきい値電圧をＶｔ２とする
と、昇圧電位がＶＣＣ−Ｖｔ１＋Ｖｔ２に達した時、ト
ランジスタ５２４はオン状態になりトランジスタ５２４
のドレイン電圧は上昇する。しきい値電圧Ｖｔ１、Ｖｔ
２及び抵抗５２６、５２７の抵抗値を調整することによ
り、ｐチャンネルトランジスタ５２４のドレイン電位を
ソース電圧の昇圧電位の変動に連動させることができ
る。

【００２３】昇圧電位が所望の設定値より高くなった時
には、ｐチャンネルトランジスタ５２４のドレイン電位
は上昇し、インバータ５１４のしきい値電圧以上になる
と、内部昇圧電位ジェネレータを停止させ、昇圧電位が
所望の電位より高くなることを防止することが可能であ
る。

【００２４】同様にして、昇圧電位が低下した場合も、
内部昇圧電位ジェネレータを動作させ、昇圧電位が所望
の電位より低くなることを防止することが可能である。

【００２５】

【発明が解決しようとする課題】ところで、本発明者等
は、ＲＡＳがロウである期間の昇圧電源リーク電流が、
ＲＡＳがハイである期間（待機時）の昇圧電源リーク電
流よりも増大することを見出した。

【００２６】このことを図６を用いて説明する。図６は
ワード線ドライバ回路を示したものである。ノード３４
４に昇圧電源が印加されている。ＲＡＳがハイの場合、
ノード３４６、３４７はＧＮＤレベルでＮチャンネルト
ランジスタ３４９がオフ、ノード３４８はハイレベルで
Ｎチャンネルトランジスタ３４３がオンで、ワード線３
４１はＧＮＤレベルに固定されており、昇圧電源のリー
クパスは存在しないので、問題はない。これに対し、Ｒ
ＡＳがロウの場合、ロウアドレスに応じて選択されたワ
ード線ドライバ回路では、ノード３４８がＧＮＤレベル
に遷移してＮチャンネルトランジスタ３４３がオフし、
ノード３４７が昇圧レベルまで立ち上がり、ノード３４
５の電位は昇圧レベルからＮチャンネルトランジスタ３
４９のしきい値Ｖｔを引いた値となる。更に、ロウアド
レスに対応したワード線ドライバ回路では、ノード３４
６に昇圧電源が印加される。ノード３４６と３４５のカ
ップリングによってノード３４５の電位が上昇し、Ｎチ
ャンネルトランジスタ３４２を通じてワード線３４１に
昇圧電源が印加される。ここで、昇圧電源はＮチャンネ
ルトランジスタ３４３を通じてＧＮＤにリークするた
め、待機時よりも昇圧電源リーク電流が増加する。

【００２７】しかしながら、前記提案のような昇圧電源
回路の構成では、ＲＡＳのレベル遷移に応じて動作時用
電源電圧発生回路が昇圧電源を発生するため、ファース
トページモードのようにＲＡＳがロウである期間が長い
場合には、待機時用電源電圧発生回路で昇圧電源を供給
しなければならず、従って、ＲＡＳがロウである期間
の、増大した昇圧電源リーク電流を考慮して待機時の昇
圧電源供給能力を高く設定しなければならず、その結
果、待機時での消費電流が増大してしまうという問題を
有していた。

【００２８】また、上記の様な構成の半導体集積回路に
備えるチャージポンプ回路では、図１４に示す如く、異
なるクロックを供給するクロック供給手段が３つも必要
であり、特に、クロックφ２を供給するクロック供給手
段２０１は、ＶＣＣレベル及び、接地レベルの他に、ハ
イインピーダンス状態を供給する必要があり、複雑な回
路構成が必要であるという問題点を有していた。

【００２９】更に、ノードｃが（３ＶＣＣ−Ｖｔｎ）レ
ベルに達するまでに、３段階の昇圧を行なわねばなら
ず、図１５に示す期間ｔ１、ｔ２、ｔ３の如く、各々の
昇圧が十分に行なわれる様に、昇圧を制御する各々のク
ロック間のタイミングにマージンをとらなければならな
い。このため、図１５に示す如く、最初に供給されるク
ロックであるクロックφ２から、ノードｃが（３ＶＣＣ
−Ｖｔｎ）レベルに達し、ノードａに蓄積された電荷が
ＮチャネルＭＯＳトランジスタ２０５を介して昇圧電源
ＶＰＰに供給されるまでに要する期間ｔ４が長く、高周
波数動作が困難であるという問題点を有していた。

【００３０】加えて、広範囲の電源電圧で動作を行なう
場合、例えば、ＶＣＣ電圧が５．５Ｖから１．８Ｖとい
う範囲である場合には、高電圧５．５Ｖ時に比べて、低
電圧１．８Ｖ時ではトランジスタの駆動能力が著しく小
さくなる。特に、上述した様に、ＮチャネルＭＯＳトラ
ンジスタ２１２の駆動能力は小さく設定されているた
め、図１５に示す如く、ノードａが昇圧されてから、Ｎ
チャネルＭＯＳトランジスタ２１２によってノードｂが
ノードａと同じレベルにイコライズされるのに要する期
間ｔ２、ｔ３が低電圧時には非常に長くなり、高周波数
動作が困難であり、高周波数動作時には、ノードｃの３
段階の昇圧時に、ノードｂがノードａと同じレベルにイ
コライズされる前に次の昇圧が始まり、ノードｂのレベ
ルが十分上がらず、その結果、ノードｃのレベルが十分
上がらず、ノードａに蓄積された電荷がＮチャネルＭＯ
Ｓトランジスタ２０５を介して昇圧電源ＶＰＰに十分供
給されないという問題点を有していた。

【００３１】また、回路動作開始時に、図１５に示す期
間ｔ５の間、ＮチャネルＭＯＳトランジスタ２１２、２
１４はオンしており、プリチャージ手段２０４のＶＣＣ
電源からＮチャネルＭＯＳトランジスタ２１２及びＮチ
ャネルＭＯＳトランジスタ２１５、２１４を通じて接地
電源に貫通電流が生じるという問題点を有していた。

【００３２】更に、前記の従来の半導体集積回路に備え
るレベル検知回路（昇圧電位検知回路）では、その検知
回路自体に、常時、内部昇圧電源からグランドへのリー
クパスが存在していて、内部発生電源ジェネレーターの
動作効率を低下させており、チップ全体の消費電流を増
加させている欠点があった。

【００３３】即ち、図２２において、ｐチャンネルトラ
ンジスタ５２４のゲート、ソース間電圧は、ｐチャンネ
ルトランジスタ５２４のしきい値電圧Ｖｔ２近傍の値を
とるように設定しているため、ｐチャンネルトランジス
タ５２４は常に微小な電流を流す状態にあり、ｐチャン
ネルトランジスタ５２４のソース電源である内部昇圧電
位ジェネレーターとグランド間にはリーク電流が流れて
る。すなわち、昇圧電位を検知するために、昇圧電位の
レベルが低下し内部昇圧電位ジェネレーターが動作しな
ければならず、消費電流を増加させるいう課題を有して
いた。

【００３４】本発明は前記問題点に鑑み、その目的は、
待機時の消費電流を増加させることなく、昇圧電源や降
圧電源等を安定供給する電源電圧発生回路を提供する点
にある。

【００３５】

【課題を解決するための手段】前記問題点を解決するた
めに、請求項１及び請求項２記載の発明の半導体集積回
路では、電源電圧発生回路として、昇圧電源のリーク電
流が流れる経路中に存在するＮチャネルトランジスタ
を、リーク電流を少なく制限できる特性のもので構成す
ることとする。

【００３６】即ち、請求項１記載の発明の半導体集積回
路は、動作時に昇圧電源電圧又は昇圧電源から作られる
電圧が印加されるワード線と、待機時に前記ワード線を
接地電位にする制御トランジスタとを備えた半導体集積
回路において、前記制御トランジスタは、そのドレイン
に前記ワード線が接続されると共に、そのゲート及びソ
ースに接地電位レベル又は電源電圧レベルよりも低い電
圧が印加されるＮチャンネルＭＯＳトランジスタより成
り、前記ＮチャンネルＭＯＳトランジスタは、そのゲー
ト長が、半導体集積回路に備える他のＮチャンネルＭＯ
Ｓトランジスタの最小ゲート長よりも長いことを特徴と
する。

【００３７】また、請求項２記載の発明の半導体集積回
路は、動作時に昇圧電源電圧又は昇圧電源から作られる
電圧が印加されるワード線と、待機時に前記ワード線を
接地電位にする制御トランジスタとを備えた半導体集積
回路において、前記制御トランジスタは、そのソースに
前記ワード線が接続されると共に、そのゲートに昇圧電
源電圧又は昇圧電源から作られる電圧が印加され、その
ドレインに接地電位レベル又は電源電圧レベルよりも低
い電圧が印加されるＰチャンネルＭＯＳトランジスタよ
り成り、前記ＰチャンネルＭＯＳトランジスタは、その
ゲート長が、半導体集積回路に備える他のＰチャンネル
ＭＯＳトランジスタの最小ゲート長よりも長いことを特
徴とする。

【００３８】

【作用】前記の構成により、請求項１及び請求項２記載
の発明では、動作時にワード線から制御トランジスタを
通じて電流がリークする場合でも、その制御トランジス
タのゲート長が他のトランジスタよりも長く設定されて
いて、その制御トランジスタを通じるリーク電流量が少
なく制限されるので、半導体集積回路全体の動作にはほ
とんど影響を与えずに、昇圧電源リーク電流のみを削減
できる。

【００３９】

【実施例】以下、実施例により本発明を具体的に説明す
ると共に、本発明に関連する技術を提案例により具体的
に説明する。先ず、本発明に関連する技術の提案例を説
明する。 （第１の提案例） 図１は本発明に関連する技術の第１の提案例における電
源電圧発生回路の構成を示すものである。

【００４０】図１（ｂ）に示すように、昇圧電源消費電
流（ＩＰＰ）は、ロウアドレスストローブ信号（以下、
ＲＡＳという）がハイからロウへ遷移することによって
開始されるワード線の充電と、ＲＡＳがロウからハイへ
遷移することによって開始されるレベルシフタのリセッ
ト等で主に消費される。このように、ＩＰＰはＲＡＳの
周期ＴＲＣに同期している。

【００４１】０．５ｎｍルールで設計した１６Ｍｂｉｔ
ＤＲＡＭにおけるＲＡＳの状態に関するＩＰＰを図１
（ｃ）に示す。ＲＡＳの周期ＴＲＣが１５０ｎｓの場合
は、ＶＣＣ＝３．３ＶでＩＰＰ＝１０ｍＡを消費する。
ＲＡＳがロウレベルの期間はＩＰＰ＝５０ｕＡ、ＲＡＳ
がハイレベルの期間はＩＰＰ＝２ｕＡ程度の電流を消費
する。

【００４２】そこで、ＩＰＰを最も消費するＲＡＳのレ
ベル遷移時に同期して、昇圧電源電圧を供給するための
電源電圧発生回路と、ＲＡＳがロウの期間のみ動作する
電源電圧発生回路と、ＲＡＳがハイの期間のみ動作する
電源電圧発生回路との３系統の電源電圧発生回路で昇圧
電源回路を構成すれば、待機時（ＲＡＳがハイレベルの
期間）の昇圧電源リーク電流に対して最小限の供給能力
を有する昇圧電源発生回路、すなわち、待機時の電流消
費量が最小の昇圧電源発生回路が実現できる。この昇圧
電源発生回路を図１（ａ）示す。

【００４３】図１（ａ）において、３０１は動作時用電
源電圧発生回路（第１の電源電圧発生回路）、３０２は
補助電源電圧発生回路（第３の電源電圧発生回路）、３
０３は待機時用電源電圧発生回路（第２の電源電圧発生
回路）、３０４はレベル検知回路（電圧検知部）、３０
５は発振回路である。前記レベル検知回路３０４及び発
振回路３０５は、補助及び待機時用の各電源電圧発生回
路３０２、３０３で共用される。

【００４４】以上のように構成された電源電圧発生回路
について、その動作を説明する。動作時用電源電圧発生
回路３０１はロウアドレスストローブ信号（ＲＡＳ）に
よって制御されており、ＲＡＳのレベル遷移に応じて動
作時用電源電圧発生回路３０１内部のチャージポンプ回
路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期
間は、動作時用電源電圧発生回路３０１は昇圧電源を供
給しない。

【００４５】レベル検知回路３０４は昇圧電源電位に応
じて信号を発生し、この信号が発生している期間、発振
回路３０５が発振信号を出力して、待機時用電源電圧発
生回路３０３と補助電源電圧発生回路３０２を駆動す
る。昇圧電源電位が検知回路３０４の検知レベルよりも
下がると、ＲＡＳのレベルに関係なく、待機時用電源電
圧発生回路３０３は発振回路３０５によって駆動され
る。補助電源電圧発生回路３０２は、昇圧電源電位が検
知回路３０４の検知レベルよりも下がっていても，ＲＡ
Ｓがハイレベルの場合には駆動されず、ＲＡＳがロウレ
ベルの場合のみ駆動される。

【００４６】このように、ＲＡＳがハイレベルの期間
は、待機時用電源電圧発生回路３０３のみで昇圧電源を
供給し、ＲＡＳがロウレベルの期間の昇圧電源リーク電
流に対しては、待機時用電源電圧発生回路３０３と補助
電源電圧発生回路３０２の両方で昇圧電源を供給する。
すなわち、待機時用電源電圧発生回路３０３に関して
は、ＲＡＳがロウレベルの期間の昇圧電源リーク電流を
考慮する必要がなく、ＲＡＳがハイレベルの期間の昇圧
電源リーク電流に対して、昇圧電源電位を保持する必要
最小限の電流供給能力を持たせればよい。したがって、
ＲＡＳがロウレベルの期間の昇圧電源リークの増大を補
償しても、待機時（ＲＡＳがハイレベルの期間）におけ
る、昇圧電位発生に係る消費電流を増加させることはな
い。

【００４７】尚、待機時用電源電圧発生回路と補助電源
電圧発生回路は、それぞれ独立にレベル検知回路、発振
回路で制御してもよい。また、待機時用電源電圧発生回
路３０３はＲＡＳがハイレベルの期間のみ昇圧電源を発
生する構成としてもよい。 （第２の提案例） 図３（ａ）は本発明に関連する技術の第２の提案例を示
す。同図の電源電圧発生回路は、動作時用電源電圧発生
回路により補助電源電圧発生回路を兼用したものであ
る。図３（ａ）において、３１１はチャージポンプ回
路、３１２は発振回路（第１の発振回路）、３１３は遅
延回路である。図３（ｂ）は、遅延回路３１３で生じる
遅延時間よりも制御信号のパルス幅が短い場合の電位変
化、図３（ｃ）は、遅延回路３１３で生じる遅延時間よ
りも制御信号のパルス幅が長い場合の電位変化を示して
いる。

【００４８】図３（ａ）のレベル検知信号がハイレベル
の場合における、電源電圧発生回路の動作について図３
（ｂ）、（ｃ）を用いて説明する。制御信号がロウであ
る場合は、ノード３１４はハイ、ノード３１５はロウ、
ノード３１６はハイである。制御信号がロウからハイに
遷移すると、ただちにノード３１４はロウに遷移する。
ノード３１４の電位変化から遅延回路３１３で生ずる遅
延時間だけ遅れて、ノード３１５はロウからハイに遷移
する。ここまでは、制御信号の長短にかかわらず各ノー
ドの電位変化は同じである。

【００４９】図３（ｂ）に示すように、遅延回路３１３
の遅延時間よりも早く制御信号が再びハイからロウに遷
移すると、ノード３１６はハイのまま変化せず、ノード
３１４はハイに遷移し、発振回路３１２は制御信号に同
期したパルスを１回だけ発生する。

【００５０】図３（ｃ）に示すように、制御信号がハイ
のままであれば、ノード３１５がロウからハイへ遷移す
ることによりノード３１６はハイからロウに遷移し、続
いてノード３１４がハイに遷移する。制御信号がハイを
保ち続けると、ノード３１５には遅延回路３１３で生じ
た遅延時間を持って、ノード３１４と反転したレベル遷
移が現れ、続いてノード３１６のレベルが反転し、さら
にノード３１４のレベルも反転する。このように、制御
信号がハイの期間は、発振回路３１２は遅延回路３１３
で生じる遅延時間を半周期として発振する。

【００５１】レベル検知信号がロウの場合は、ノード３
１６がハイに固定されるので、制御信号に同期した信号
を発振回路３１２は出力する。

【００５２】制御信号にロウアドレスストローブ（ＲＡ
Ｓ）に同期した信号を用いれば、ＲＡＳがハイからロウ
に遷移する時に、発振回路３１２がチャージポンプ回路
３１１を駆動して電源電圧を発生する。さらに、レベル
検知信号がハイであり、ＲＡＳがロウレベルである期間
が発振周期よりも長い場合は、ＲＡＳがハイからロウに
遷移する時と、ＲＡＳがハイからロウに遷移する時から
発振周期毎に発振回路３１２がチャージポンプ回路３１
１を駆動して電源電圧を発生する。

【００５３】したがって、図３（ａ）に示す電源電圧発
生回路を動作時の昇圧電源発生回路として用いれば、Ｒ
ＡＳがロウレベルの期間の昇圧電源リークも補償でき
る。待機時の昇圧電源発生回路は、待機時の昇圧電源リ
ークを補償する必要最小限の電流供給能力でよいので、
待機時の消費電流を増大させることなくＲＡＳがロウレ
ベルの期間の昇圧電源リークも補償できる。 （第３の提案例） 図４は本発明に関連する技術の第３の提案例を示す。同
図の電源電圧発生回路は、待機時用電源電圧発生回路に
より補助電源電圧発生回路を兼用したものである。図４
において、３２０はチャージポンプ回路、３２１は発振
回路（第２の発振回路）、３２４、３２８はＰチャンネ
ルＭＯＳトランジスタ、３２５、３２９はＮチャンネル
ＭＯＳトランジスタ、３２６、３２７は抵抗である。

【００５４】図４に示す電源電圧発生回路の動作を説明
する。レベル検知信号がハイである期間、発振回路３２
１が発振信号を出力し、チャージポンプ回路３２０を駆
動して電源電圧を発生する。発振回路３２１の発振周期
は遅延回路３２２の信号遅延によって作られる。この
際、制御信号がハイであれば、ＰチャンネルＭＯＳトラ
ンジスタ３２４とＮチャンネルＭＯＳトランジスタ３２
５はオフしており、遅延回路３２２で生じる信号遅延
は、抵抗３２６の抵抗値とＰチャンネルＭＯＳトランジ
スタ３２８のオン抵抗をたした値、又は、抵抗３２７の
抵抗値とＮチャンネルＭＯＳトランジスタ３２９のオン
抵抗をたした値と、ノード３３３の容量を掛けた時定数
できまる。制御信号がロウであれば、ＰチャンネルＭＯ
Ｓトランジスタ３２４とＮチャンネルＭＯＳトランジス
タ３２５はオンし、遅延回路３２２の時定数は、抵抗３
２６の抵抗値とＰチャンネルＭＯＳトランジスタ３２４
のオン抵抗を並列に合成した値に、ＰチャンネルＭＯＳ
トランジスタ３２８のオン抵抗をたした値にノード３３
３の容量を掛け合わせた値、又は、抵抗３２７の抵抗値
とＮチャンネルＭＯＳトランジスタ３２５のオン抵抗を
並列に合成した値に、ＮチャンネルＭＯＳトランジスタ
３２９のオン抵抗をたした値と、ノード３３３の容量を
掛け合わせた値になる。

【００５５】したがって、抵抗３２６、３２７の抵抗値
と、ＰチャンネルＭＯＳトランジスタ３２４のオン抵
抗、ＮチャンネルＭＯＳトランジスタ３２５のオン抵抗
を適当に選べば、制御信号のハイ、ロウに応じて、発振
回路３２１の発振周波数を設定できる。制御信号として
ＲＡＳに同期した信号を選べば、ＲＡＳがハイの期間よ
りもＲＡＳがロウの期間に発振回路３２１の発振周波数
は高くなる。発振回路３２１の発振周波数が高くなれば
チャージポンプ回路３２０で発生する電流が増加する。
ＲＡＳがロウの期間の昇圧電源リークを補償するよう
に、ＲＡＳがロウの期間の発振回路３２１の発振周期を
高くし、ＲＡＳがハイの期間の昇圧電源リークを補償す
る必要最小限の電流が供給できるように、ＲＡＳがハイ
の期間の発振回路３２１の発振周期を設定すれば、ＲＡ
Ｓがハイの期間の消費電流を増やすことなく、ＲＡＳが
ロウの期間の昇圧電源リークを補償できる。 （第４の提案例） 図５は本発明に関連する技術の第４の提案例における電
源電圧発生回路の構成を示すものである。図５におい
て、３４０は動作時用電源電圧発生回路、３４１は補助
電源電圧発生回路、３４２は待機時用電源電圧発生回
路、３４３はレベル検知回路、３４４は発振回路であ
る。

【００５６】以上のように構成された電源電圧発生回路
について、その動作を説明する。動作時用電源電圧発生
回路３４０はロウアドレスストローブ信号（ＲＡＳ）に
よって制御されており、ＲＡＳのレベル遷移に応じて動
作時用電源電圧発生回路３４０内部のチャージポンプ回
路が昇圧電源を発生する。ＲＡＳのレベル遷移がない期
間は、動作時用電源電圧発生回路３４０は昇圧電源を供
給しない。

【００５７】レベル検知回路３４３は昇圧電源電位応じ
て信号を発生し、この信号が発生している期間、発振回
路３４４が発振信号を出力して、待機時用電源電圧発生
回路３４２を駆動する。昇圧電源電位が検知回路３４３
の検知レベルよりも下がると、ＲＡＳのレベルに関係な
く、待機時用電源電圧発生回路３４２は発振回路３４４
によって駆動される。

【００５８】補助電源電圧発生回路３４１は、動作時用
電源電圧発生回路３４０と同様の構成であるが、制御信
号として、ＲＡＳではなくコラムアドレスストローブ信
号（ＣＡＳ）を使用する。ＣＡＳのレベル遷移に応じて
補助電源電圧発生回路３４１内部のチャージポンプ回路
が駆動されて昇圧電源を発生するが、ＣＡＳのレベル遷
移がない場合は昇圧電源を供給しない。

【００５９】ＤＲＡＭのファーストページモードでは、
ロウアドレスを一定にしてコラムアドレスだけを変化さ
せる期間が存在し、ＲＡＳがロウに保持されている期間
にＣＡＳがハイ、ロウの遷移を繰り返す。図５に示した
構成の電源電圧発生回路を用いれば、ファーストページ
モードでは、補助電源電圧発生回路３４１によって、Ｃ
ＡＳの周期に同期して昇圧電源を発生できるので、ＲＡ
Ｓがロウの期間の昇圧電源リークを補助電源電圧発生回
路３４１で補償できる。ファーストページモード以外で
は、ＲＡＳがロウである期間の昇圧電源リークによって
昇圧電源レベルが下がらない程度に、ＲＡＳがロウであ
る期間を短く規定すれば、待機時電源電圧発生回路３４
２の電流供給能力は、ＲＡＳがハイの期間の昇圧電源リ
ークを補償する必要最小限でよく、待機時の消費電流は
増加しない。

【００６０】尚、以上の説明では、昇圧回路を例に上げ
て説明したが、本発明は、その他、降圧回路にも同様に
適用できるのは勿論である。

【００６１】以下、本発明の実施例を詳細に説明する。 （本発明の実施例） 図６は本発明の実施例を示す。図６はワード線ドライバ
回路を示している。図中３４１はワード線、３４２、３
４９はＮチャンネルＭＯＳトランジスタ、３４３はＮチ
ャンネルＭＯＳトランジスタ（制御トランジスタ）、３
４４は昇圧電源であり、ノード３４４には昇圧電源が印
加されている。

【００６２】ＲＡＳがハイの場合、ノード３４６、３４
７はＧＮＤレベルでＮチャンネルＭＯＳトランジスタ３
４９がオフ、ノード３４８はハイレベルでＮチャンネル
ＭＯＳトランジスタ３４３がオンであり、ワード線３４
１はＧＮＤレベルに固定されており、昇圧電源のリーク
パスは存在しない。

【００６３】ＲＡＳがロウの場合、ロウアドレスに応じ
て選択されたワード線ドライバ回路では、ノード３４８
がＧＮＤレベルに遷移してＮチャンネルＭＯＳトランジ
スタ３４３がオフし、ノード３４７が昇圧レベルまで立
ち上がり、ノード３４５の電位は昇圧レベルからＮチャ
ンネルＭＯＳトランジスタ３４４のしきい値Ｖｔを引い
た値となる。ノード３４６に昇圧電源が印加され、ノー
ド３４６とノード３４５のカップリングによってノード
３４５の電位が上昇し、ＮチャンネルＭＯＳトランジス
タ３４２を通じてワード線３４１に昇圧電源が印加され
る。ＮチャンネルＭＯＳトランジスタ３４３のソース・
ドレイン間に昇圧電圧がかかり、昇圧電源のリークパス
となる。

【００６４】選択されなかったワード線ドライバ回路で
は、ノード３４７はＧＮＤレベルでＮチャンネルＭＯＳ
トランジスタ３４９がオフ、ノード３４８はハイレベル
でＮチャンネルＭＯＳトランジスタ３４３がオンのまま
であるが、ロウアドレスに応じてノード３４６に昇圧電
源が印加される場合もある。この場合、ＮチャンネルＭ
ＯＳトランジスタ３４２のソース・ドレイン間に昇圧電
圧がかかり、昇圧電源のリークパスとなる。

【００６５】図７はＮチャンネルＭＯＳトランジスタに
おける、ゲート長に対する単位ゲート幅当りのオフリー
ク電流を示すグラフである。ＮチャンネルＭＯＳトラン
ジスタのゲートは、加工精度のばらつきによって、１０
％程度小さくなることもある。例えば、設計時のゲート
長を０．５ｕｍとすると、仕上がり寸法のばらつきによ
ってＮチャンネルＭＯＳトランジスタのオフリーク電流
は２桁ほど増大してしまう。

【００６６】昇圧電源は電源を安定させるために大きな
容量を有しており、一旦レベルがさがってしまうと所定
昇圧電位まで容易には回復せず、動作不良を引き起こ
す。このように、昇圧電源リークは消費電流を増加させ
るのみならず動作不良も引き起こすので、昇圧電源レベ
ルが下がらないように昇圧電源リークを補償しなければ
ならない。

【００６７】図６におけるＮチャンネルＭＯＳトランジ
スタ３４２、３４３は、レイアウト面積を最小にして動
作速度を速くするため一般に、デバイスで使用できる最
小のゲート長（いわゆる最小ルール）で構成されてい
る。ＮチャンネルＭＯＳトランジスタ３４２、３４３の
ゲート長、ゲート幅をそれぞれ０．５ｕｍ、１０ｕｍと
設計する。加工ばらつきを１０％と見積ればワード線ド
ライバ回路１組あたりの昇圧電源リーク電流は、０．１
ｎＡ程度から１ｕＡ程度までの幅を持つと予想される。

【００６８】上述のように、０．５ｕｍ程度のゲート長
では、加工ばらつき１０％当り２桁ほどのＮチャンネル
ＭＯＳトランジスタのオフリーク電流の増大があるの
で、昇圧電源供給能力は、予想される昇圧電源オフリー
ク電流より１桁以上高いことを要求される。そこで、ワ
ード線の立ち上げ立ち下げ速度は若干犠牲にして、Ｎチ
ャンネルＭＯＳトランジスタ３４２、３４３のゲート長
を０．５５ｕｍで設計すると、ワードドライバ回路１組
当りの昇圧電源リーク電流は１ｎＡ以下と予想される。
このように、動作時のみ昇圧電源のリークパスとなるＭ
ＯＳトランジスタ３４３のゲート長をその他のＭＯＳト
ランジスタの最小ゲート長より大きく設計し、リーク電
流が無視できるレベルまで小さくなれば、動作時の昇圧
電源リークを考慮せずに待機時電源電圧発生回路を設計
できる。

【００６９】尚、本実施例では、制御トランジスタをＮ
チャンネルＭＯＳトランジスタ３４３で構成したが、Ｐ
チャンネルＭＯＳトランジスタで構成してもよいのは勿
論である。

【００７０】次に、本発明に関連する技術の第５の提案
例の半導体集積回路（昇圧回路）について、図面を参照
しながら、説明する。 （第５の提案例） 図８に本発明に関連する技術の第５の提案例に於ける昇
圧回路の回路構成の一例を示し、図９に、図８に示す第
５の提案例の昇圧回路の動作タイミングチャートを示
す。

【００７１】図８に於いて、各トランジスタは半導体Ｍ
ＯＳトランジスタで構成される。Ｖｐｐは昇圧電源（昇
圧端子）、１００はクロックφ１を供給するクロック供
給手段、１０１はクロック供給手段１００の出力クロッ
クφ１を入力しノードａに接続される電荷供給手段であ
って、昇圧用電荷を蓄積する大容量のキャパシタ１０６
と、クロックφ１を入力して前記キャパシタ１０６を駆
動するドライバ１０７を備える。

【００７２】１０２は大容量キャパシタ１０６をプリチ
ャージするプリチャージ手段であって、ゲート及びドレ
インが外部電源もしくは図８に示されない内部電源発生
回路で生成した電源であるＶＣＣ電源に接続され、ソー
スがノードａに接続されるＮチャネルＭＯＳトランジス
タ（第４のトランジスタ）で構成される。

【００７３】１０３は整流スイッチであって、ドレイン
がノードａに接続され、ゲートがノードｃに接続され、
ソースが昇圧電源ＶＰＰに接続されたＮチャネルＭＯＳ
トランジスタ（第５のトランジスタ）で構成される。

【００７４】１０４は整流スイッチ制御手段であって、
ソース及びウェル電位がノードａに接続され、ドレイン
がノードｂに接続され、ゲートがＶＣＣ電源に接続され
たＰチャネルＭＯＳトランジスタ１０８と、ノードｂと
ノードｃのそれぞれに異なる電極を接続したキャパシタ
１０９と、ソースがノードｃに接続され、ゲート及びド
レインがノードａに接続されたＮチャネルＭＯＳトラン
ジスタ１１０（第３のトランジスタ）を備える。

【００７５】１０５はリセット手段であって、ソースが
接地電源に接続され、ゲートがクロック供給手段１００
の出力であるクロックφ１を入力するＮチャネルＭＯＳ
トランジスタ１１２（第１のトランジスタ）と、ソース
がＮチャネルＭＯＳトランジスタ１１２のドレインに接
続され、ゲートがＶＣＣ電源に接続され、ドレインがノ
ードｂに接続されるＮチャネルＭＯＳトランジスタ１１
１（第２のトランジスタ）を備える。

【００７６】クロックφ１の信号レベルは論理的なＨｉ
ｇｈレベルがＶＣＣ電源レベル、論理的なＬｏｗレベル
が接地電源レベルである。

【００７７】以上の様に構成された本第５の提案例の昇
圧回路に於いて、以下、その動作を、図９を参照して説
明する。

【００７８】図８に示す本提案例の昇圧回路は、初期状
態で、図９の（ａ）に示す如く、クロックφ１はＶＣＣ
レベルである。図９の（ｂ）に示す如く、ノードａはプ
リチャージ手段１０２により（ＶＣＣ−Ｖｔｎ）レベ
ル。図９の（ｃ）、（ｄ）に示す如く、ノードｂは接地
レベル、ノードｃは（ＶＣＣ−２Ｖｔｎ）レベル。

【００７９】先ず、図９の（ａ）に示す如く、クロック
φ１が接地電源レベルに遷移すると、ＮチャネルＭＯＳ
トランジスタ１１２がオフし、電荷供給手段１０１を構
成するドライバ１０７が、キャパシタ１０６のノードａ
とは反対側の電極を接地レベルからＶＣＣレベルまで昇
圧して、図９の（ｂ）に示す如く、ノードａは（ＶＣＣ
−Ｖｔｎ）レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで
昇圧される。ノードａの電位が（ＶＣＣ＋Ｖｔｐ）レベ
ル以上になると、ＰチャネルＭＯＳトランジスタ１０８
がオンし、図９の（ｃ）に示す如く、ノードｂの電位は
接地レベルから（２ＶＣＣ−Ｖｔｎ）レベルまで昇圧さ
れる。ここでＶｔｐとは、ＰチャネルＭＯＳトランジス
タのしきい値である。この際、キャパシタ１０９の両電
極間には（ＶＣＣ−２Ｖｔｎ）レベルだけ電位差がある
ので、図９の（ｄ）に示す如く、ノードｃはキャパシタ
１０９により（３ＶＣＣ−３Ｖｔｎ）レベルまで昇圧さ
れる。この時、ノードｃのレベルは、ノードａの（２Ｖ
ＣＣ−Ｖｔｎ）レベルよりＮチャネルＭＯＳトランジス
タ１０３のしきい値以上高くなり、ノードａに蓄積され
た電荷はＮチャネルＭＯＳトランジスタ１０３を介して
昇圧電源ＶＰＰに供給される。その結果、図９の
（ｂ）、（ｃ）に示す如く、ノードａ及びノードｂのレ
ベルは、昇圧電源ＶＰＰと同レベルとなる。

【００８０】以上の様に、本第５の提案例によれば、単
一のクロック供給手段１００のみでノードａ及びノード
ｃを昇圧することが可能であり、従来回路に必要であっ
た複雑なクロック供給回路が不要である。

【００８１】また、クロックφ１を供給してから、ノー
ドａ、ノードｂ及び、ノードｃの昇圧がスタティックに
行なわれ、特に、ノードｂ、ノードｃが一度に（２ＶＣ
Ｃ−Ｖｔｎ）レベル分だけ昇圧されるので、従来回路の
様に数段階の昇圧過程を経ず、複数クロック間のタイミ
ングマージンが不要であるので、図９のｔ５に示す如
く、クロックを供給してからノードｃが（３ＶＣＣ−３
Ｖｔｎ）レベルまで昇圧される時間が短いため、高周波
の動作が可能である。

【００８２】更に、従来回路の動作開始時に生じていた
貫通電流がなく、消費電力を低減することが可能であ
る。 （第６の提案例） 次に、図１０に本発明に関連する技術の第６の提案例に
於ける昇圧回路の回路構成の一例を示し、図１１に、図
１０に示す本第６の提案例の昇圧回路の動作タイミング
チャートを示す。

【００８３】図１０に於いて、１２０は互いに論理的な
Ｌｏｗレベルがオーバラップしない相補的なクロックφ
１、φ１を供給するクロック供給手段である。１２１、
１２２はそれぞれ、図８に示す第５の提案例に於ける昇
圧回路の内、電荷供給手段１０１、プリチャージ手段１
０２、整流スイッチ制御手段１０４、及び、リセット手
段１０５と同じ回路を含む回路部分であり、それぞれ、
クロック供給手段１２０の出力であるクロックφ１、φ
１を入力する。１２３、１２４はそれぞれ、図８に示す
第５の提案例に於ける昇圧回路の整流スイッチ１０３と
同じＮチャネルＭＯＳトランジスタであり、互いのソー
スは昇圧電源ＶＰＰに接続されている。

【００８４】そして、１２５、１２６は、各々、ソース
が回路部分１２１、１２２のそれぞれの電荷供給手段の
出力であるノードｄ、ノードｇに接続され、ドレインが
ＶＣＣ電源に接続され、一方のゲートが他方のソースに
接続されたＮチャネルＭＯＳトランジスタ（第６及び第
７のトランジスタ）である。

【００８５】以上の様に構成された本第６の提案例の昇
圧回路に於いて、以下、その動作を、図１１を参照して
説明する。

【００８６】回路部分１２１、１２２は、それぞれ、図
８に示す第５の提案例の回路と同様に動作する。図１１
の（ａ）、（ｂ）に示す如く、クロックφ１、φ１は互
いに論理的なＬｏｗレベルがオーバラップしないので、
整流スイッチであるＮチャネルＭＯＳトランジスタ１２
３、１２４は同時にオンすることはなく、交互にオン、
オフし、回路部分１２１、１２２それぞれが有する電荷
供給手段の出力電荷を交互に昇圧電源ＶＰＰに供給す
る。

【００８７】クロックφ１、φ１が動作しない初期状態
では、ノードｄ、ノードｆはそれぞれ、回路部分１２
１、１２２が有するプリチャージ手段であるＮチャネル
ＭＯＳトランジスタ１２７、１２８によって（ＶＣＣ−
Ｖｔｎ）レベルにプリチャージされるが、クロックφ
１、φ１が動作すると、ノードｄが昇圧されている期間
はＮチャネルＭＯＳトランジスタ１２６のゲート電位が
ＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのし
きい値以上高くなり、ノードｆはＮチャネルＭＯＳトラ
ンジスタ１２６によって、図１１（ｅ）に示す如く、Ｖ
ＣＣ電源電位にプリチャージされ、ノードｇは図１１
（ｆ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチ
ャージされる。同様に、ノードｆが昇圧されている期間
はＮチャネルＭＯＳトランジスタ１２５のゲート電位が
ＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのし
きい値以上高くなり、ノードｄはＮチャネルＭＯＳトラ
ンジスタ１２５によって、図１１（ｃ）に示す如く、Ｖ
ＣＣ電源電位にプリチャージされ、ノードｅは図１１
（ｄ）に示す如く、（ＶＣＣ−Ｖｔｎ）レベルにプリチ
ャージされる。

【００８８】図８に示す第５の提案例では、ノードａは
ＶＣＣ電源電位よりＮチャネルＭＯＳトランジスタのし
きい値だけ低いレベルにしかプリチャージされず、ま
た、ノードｃはＶＣＣ電源電位よりＮチャネルＭＯＳト
ランジスタのしきい値の２倍だけ低いレベルにしかプリ
チャージされないが、図１０に示す第６の提案例の回路
構成をとることによって、図８に示す第５の提案例のノ
ードａに相当するノードｄ、ノードｆは、図１１
（ｃ）、（ｅ）に示す如く、ＶＣＣ電源電位にプリチャ
ージされる。即ち、図８に示す第５の提案例よりＮチャ
ネルＭＯＳトランジスタのしきい値分だけ高いレベルに
プリチャージでき、最終的に、図１１（ｃ）、（ｅ）に
示す如く、２ＶＣＣレベルに昇圧できる。また、図８に
示す第５の提案例のノードｃに相当するノードｅ、ノー
ドｇも、図８に示す第５の提案例よりＮチャネルＭＯＳ
トランジスタのしきい値分だけ高いレベルにプリチャー
ジでき、最終的に、図１１（ｄ）、（ｆ）に示す如く、
３ＶＣＣよりＮチャネルＭＯＳトランジスタのしきい値
分だけ低いレベルに昇圧できる。 （第７の提案例） 次に、図１２に本発明に関連する技術の第７の提案例に
於ける昇圧回路の回路構成の一例を示し、図１３に、図
１２に示す本第７の提案例の昇圧回路の動作タイミング
チャートを示す。

【００８９】図１２に示す本第７の提案例は、図１０に
示す本発明の第６の提案例の昇圧回路に昇圧用キャパシ
タ１４０、１４１及び、ＮチャネルＭＯＳトランジスタ
（第８のトランジスタ）１５０、１５１を付加した回路
構成となっている。

【００９０】図１２に示す本第７の提案例の昇圧回路に
於いて、以下、その動作を、図１３を参照して説明す
る。

【００９１】図１３に示す如く、本第７の提案例は、図
１１に示す第６の提案例の昇圧回路の動作タイミングチ
ャートと同様に動作するが、異なる点は、図１１
（ｃ）、（ｅ）に示す第６の提案例の昇圧回路のノード
ｄ、ノードｆのレベルは２ＶＣＣに昇圧された後、整流
スイッチであるＮチャネルＭＯＳトランジスタ１２３、
１２４がオンすると、昇圧電源ＶＰＰレベルと同一レベ
ルに低下し、これに追従して、図１０（ｄ）、（ｆ）に
示す如く、ノードｅ、ノードｇが（３ＶＣＣーＶｔｎ）
レベルから、（ＶＰＰ＋ＶＣＣーＶｔｎ）レベルまで低
下するのに対し、本第７の提案例に於ける昇圧回路で
は、図１３（ｃ）、（ｅ）に示す如く、レベル低下が起
こるノードｈ、ノードｊと整流スイッチ１４８、１４９
のゲートを昇圧するノードｉ、ノードｋの昇圧パスを別
系統にすることにより、図１３（ｄ）、（ｆ）に示す如
く、ノードｉ、ノードｋが（３ＶＣＣーＶｔｎ）レベル
に昇圧された後のレベル低下が生じない。

【００９２】即ち、図１０に示す第６の提案例に比べ
て、整流スイッチ１４８、１４９のゲートレベルをドレ
インであるノードｈ、ノードｉのレベルに対してより高
く保つことが可能で、昇圧電源ＶＰＰへの電荷供給を効
率よく行なうことができる。

【００９３】尚、前記第５、第６及び第７の提案例に於
いて、プリチャージ用ＮチャネルＭＯＳトランジスタ１
０２、１１０、１２５〜１３０、１４２〜１４７、１５
０、１５１及び、整流スイッチ用ＮチャネルＭＯＳトラ
ンジスタ１０３、１２３、１２４、１４８、１４９のし
きい値を、他の通常プロセスのＮチャネルＭＯＳトラン
ジスタのしきい値より低いしきい値に設定して製造する
ことにより、ノードａ、ｂ、ｃ、ｅ、ｇ、ｄ、ｆ、ｉ、
ｋの昇圧時のしきい値に起因するレベル低下を少なくす
ることが可能で、整流スイッチの出力をより高いレベル
にすることが可能である。

【００９４】また、第５〜第７の各提案例のＮチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタ、
及び、ＶＣＣ電源と接地電源を置き換えて、降圧回路を
構成することも可能である。 （第８の提案例） 図１６は本発明に関連する技術の第８の提案例における
半導体集積回路の構成を示す。

【００９５】図１６において、チップ内部発生昇圧電源
にウエルが接続されているｐチャンネルトランジスタ
（第１のｐチャンネルトランジスタ）５０１は、抵抗５
０４と直列に接続され、外部電源（昇圧電源の出力電位
よりも低い出力電位を有する第１の電源）とグランドと
の間に配置されている。ｐチャンネルトランジスタ５０
１のドレインは、しきい値を所望の値に設定したインバ
ーター５０２を介して内部昇圧電源ジェネレーターに接
続され、ｐチャンネルトランジスタ５０１のゲートは、
抵抗５０３と直列に接続し電源電圧とグランド間に配置
した、ゲートとドレインを短絡したｐチャンネルトラン
ジスタ（第２のｐチャンネルトランジスタ）５００のド
レインに接続されている。

【００９６】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。

【００９７】図１６において内部昇圧電位が変動した
時、ウエルを内部昇圧電位に接続したｐチャンネルトラ
ンジスタ５０１のドレインの電位は内部昇圧電位の変動
に連動して変化する。図２３にｐチャンネルトランジス
タのしきい値電圧の基板電位依存性を示す。基板電位が
上昇すると、しきい値電圧も大きくなる。昇圧電位が上
昇した時は、ｐチャンネルトランジスタ５０１のしきい
値電圧の上昇によりｐチャンネルトランジスタ５０１の
ドレインの電位は低下し、一方、昇圧電位が低下した時
は、ｐチャンネルトランジスタ５０１のドレインの電位
は上昇する。この時、シミュレーション等により内部昇
圧電源電位が所望の電圧範囲に納まるようにインバータ
ー５０２のしきい値の設定を行うことによりｐチャンネ
ルトランジスタ５０１のドレインの電位変化から、昇圧
電位が所望の電圧範囲より上昇した時には内部昇圧電源
ジェネレーターを停止させ、昇圧電位が所望の電圧範囲
より低下した時には内部昇圧電源ジェネレーターを動作
させることが、内部昇圧電源と他電源間にリークパスを
作らずに可能である。つまり、内部昇圧電源の動作効率
を低下させることなく、昇圧電位を検知することが可能
になる。 （第８の提案例の変形例） 前記の構成において、図１７に示すように、ｐチャンネ
ルトランジスタ５０１に直列に接続された抵抗５０４を
ゲートを、昇圧電源に接続したｎチャンネルトランジス
タで構成することにより、昇圧電位の検知感度を向上さ
せることができる。

【００９８】図１７において、昇圧電位が上昇した時、
ウエル電位が上昇したｐチャンネルトランジスタ５０１
は、そのしきい値電圧が上昇し、ｐチャンネルトランジ
スタ５０１のオン抵抗は増大する。さらに、ｎチャンネ
ルトランジスタ５０４のオン抵抗がゲート電圧の上昇に
より減少し、この相乗効果によりｐチャンネルトランジ
スタ５０１のドレインの電位はいっそう敏感に昇圧電源
の上昇に反応し低下する。

【００９９】尚、トランジスタ５０１のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。 （第９の提案例） 図１８は本発明に関連する技術の第９の提案例における
半導体集積回路の構成を示す。

【０１００】図１８において、抵抗５０８と直列に接続
され電源電圧とグランド間に配置されたｐチャンネルト
ランジスタ（第３のｐチャンネルトランジスタ）５０６
は、そのウエルがチップ内部発生昇圧電源に接続され、
ゲートとドレインを短絡し、ドレインが電位比較器５０
９に接続されている。電位比較器５０９は、出力がイン
バータ５１０を介して内部昇圧電源ジェネレーターに接
続され、更に入力として、抵抗５０７と直列に接続し電
源電圧とグランド間に配置された、ゲートとドレインを
短絡したｐチャンネルトランジスタ（第４のｐチャンネ
ルトランジスタ）５０５のドレインと接続されている。

【０１０１】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。

【０１０２】図１８において内部昇圧電位が変動した
時、ウエルを内部昇圧電位に接続したｐチャンネルトラ
ンジスタ５０６のドレインの電位は内部昇圧電位の変動
に連動して変化する。図２３にｐチャンネルトランジス
タのしきい値電圧の基板電位依存性を示す。基板電位が
上昇すると、しきい値電圧も大きくなる。昇圧電位が上
昇した時は、ウエル電位が上昇したｐチャンネルトラン
ジスタ５０６のしきい値電圧は上昇して、ｐチャンネル
トランジスタ５０６のドレインの電位は低下し、一方、
昇圧電位が低下した時は、ウエル電位が低下したｐチャ
ンネルトランジスタ５０６のしきい値電圧は低下し、ｐ
チャンネルトランジスタ５０６のドレインの電位は上昇
する。

【０１０３】昇圧電位検知回路を昇圧電源電位の上昇防
止のために用いる時は、昇圧電位がある上限の電位に上
昇した時、ｐチャンネルトランジスタ５０６のドレイン
の電位が、ｐチェンネルトランジスタ５０５のドレイン
の電位より低くなるようにｐチャンネルトランジスタ５
０５、５０６のしきい値、及び、抵抗５０７、５０８の
抵抗値を設定することにより、電圧比較器５０９で両ｐ
チャンネルトランジスタのドレインの電位を比較後、内
部昇圧電源ジェネレーターを停止させることが、内部昇
圧電源と他電源間にリークパスを作ることなく可能にな
る。

【０１０４】同様にして、検知回路を昇圧電源電位の低
下防止に用いる時にも、内部昇圧電源と他電源間にリー
クパスを作ることなく昇圧電位を検知することが可能に
なる。つまり、内部昇圧電源の動作効率を低下させるこ
となく、昇圧電位を検知することが可能になる。

【０１０５】前記の構成において、ｐチャンネルトラン
ジスタ５０６に直列に接続された抵抗５０８を、ゲート
を昇圧電源に接続したｎチャンネルトランジスタで構成
することにより、昇圧電位の検知感度を向上させること
ができる。 （第９の提案例の変形例） 前記の構成において、図１９に示すようにｐチャンネル
トランジスタ５０６に直列に接続された抵抗成分５０８
をゲートを昇圧電源に接続したｎチャンネルトランジス
タで構成することにより、昇圧電位の検知感度を向上さ
せることができる。

【０１０６】図１９において昇圧電位が上昇した時、ウ
エル電位が上昇したｐチャンネルトランジスタ５０６
は、そのしきい値電圧が上昇し、ｐチャンネルトランジ
スタ５０６のオン抵抗は増大する。さらに、ｎチャンネ
ルトランジスタ５０８のオン抵抗がゲート電圧の上昇に
より減少し、この相乗効果によりｐチャンネルトランジ
スタ５０６のドレインの電位はいっそう敏感に昇圧電源
の上昇に反応し低下する。

【０１０７】尚、トランジスタ５０６のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。 （第１０の提案例） 図２０は本発明に関連する技術の第１０の提案例におけ
る半導体集積回路の構成を示すものである。

【０１０８】図２０において、抵抗５１５と直列に接続
し電源電圧とグランド間に配置され、チップ内部発生昇
圧電源にゲートが接続されているｎチャンネルトランジ
スタ（第１のｎチャンネルトランジスタ）５１１のソー
スは、抵抗５１７を介してグランドに接続されたｐチャ
ンネルトランジスタ（第５のｐチャンネルトランジス
タ）５１３のソースに接続されている。ｐチャンネルト
ランジスタ５１３のゲートは、抵抗５１６と直列に接続
し電源電圧とグランド間に配置されたゲートとドレイン
を短絡したｐチャンネルトランジスタ（第６のｐチャン
ネルトランジスタ）５１２のドレインに接続され、ｐチ
ャンネルトランジスタ５１３のドレインは、しきい値を
所望の値に設定したインバーター５１４を介して内部昇
圧電源ジェネレーターに接続されている。

【０１０９】以上のように構成された半導体集積回路に
ついて、内部発生昇圧電源電位の検知動作について説明
する。

【０１１０】図２０において、内部昇圧電位が変動した
時、ゲートを内部昇圧電位に接続したｎチャンネルトラ
ンジスタ５１１のソース電位は内部昇圧電位の変動に連
動して変化する。即ち、昇圧電位が上昇した時は、ｎチ
ャンネルトランジスタ５１１のソース電位は上昇し、ｐ
チャンネルトランジスタ５１３のソース電位も上昇す
る。一方、昇圧電位が低下した時は、ｎチャンネルトラ
ンジスタ５１１のソース電位は低下し、ｐチャンネルト
ランジスタ５１３のソース電位は低下する。この時、シ
ミュレーション等により内部昇圧電源電位が所望の電圧
範囲に納まるようにインバーター５１４のしきい値の設
定を行うことによりｐチャンネルトランジスタ５１１の
ソース電位変化から、昇圧電位が所望の電圧範囲より上
昇した時には内部昇圧電源ジェネレーターを停止させ、
昇圧電位が所望の電圧範囲より低下した時には内部昇圧
電源ジェネレーターを動作させることが、内部昇圧電源
と他電源間にリークパスを作らずに可能である。つま
り、内部昇圧電源の動作効率を低下させることなく、昇
圧電位を検知することが可能になる。 （第１１の提案例） 図２１は本発明に関連する技術の第１１の提案例におけ
る半導体集積回路の構成を示す。

【０１１１】図２１において、チップ内部発生基板電源
にウエルが接続されているｎチャンネルトランジスタ
（第２のｎチャンネルトランジスタ）５１９は、抵抗５
２２と直列に接続し電源電圧とグランド間に配置されて
いる。ｎチャンネルトランジスタ５１９のドレインはし
きい値を所望の値に設定したインバーター５２０を介し
て内部基板電源ジェネレーターに接続され、ｎチャンネ
ルトランジスタ５１９のゲートは、抵抗５２１と直列に
接続し電源電圧とグランド間に配置した、ゲートとドレ
インを短絡した，ウエル電位が接地電位であるｎチャン
ネルトランジスタ（第３のｎチャンネルトランジスタ）
５１８のドレインに接続されている。ここで、ｎチャン
ネルトランジスタ５１８、５１９のウエル電位が異なっ
ているが、図２５に示す様に、トリプルウエル構造を採
用することにより異なる電位に設定することが可能であ
る。

【０１１２】以上のように構成された半導体集積回路に
ついて、内部発生基板電源電位の検知動作について説明
する。

【０１１３】図２１において、内部基板電位が変動した
時、ウエルを内部基板電位に接続したｎチャンネルトラ
ンジスタ５１９のドレインの電位は内部昇基板電位の変
動に連動して変化する。図２４にｎチャンネルトランジ
スタのしきい値電圧の基板電位依存性を示す。基板電位
が上昇すると、しきい値電圧は小さくなる。従って、基
板電位が上昇した時は、ウエル電位が上昇したｎチャン
ネルトランジスタ５１９のしきい値電位は低下し、ｎチ
ャンネルトランジスタ５１９のドレインの電位は低下
し、一方、基板電位が低下した時は、ウエル電位が低下
したｎチャンネルトランジスタ５１９のしきい値電圧は
上昇し、ｎチャンネルトランジスタ５１９のドレインの
電位は上昇する。この時、シミュレーション等により内
部基板電源電位が所望の電圧範囲に納まるようにインバ
ーター５２０のしきい値の設定を行うことによりｎチャ
ンネルトランジスタ５１９のドレインの電位変化から、
基板電位が所望の電圧範囲より上昇した時には内部基板
電源ジェネレーターを動作させ、基板電位が所望の電圧
範囲より低下した時には内部基板電源ジェネレーターを
停止させることが、内部基板電源と他電源間にリークパ
スを作らずに可能である。つまり、内部基板電源の動作
効率を低下させることなく、基板電位を検知することが
可能になる。

【０１１４】尚、トランジスタ５１９のゲート長を大き
く、ウエルの不純物濃度を濃くすることにより、ウエル
電位の変動、言い替えれば内部昇圧電位の変動により敏
感な検知回路を構成することができる。

【０１１５】以上の説明において、図１６の抵抗５０
３、図１８の抵抗５０７、図２０の抵抗５１５〜５１
７、及び図２１の抵抗５２１、５２２は、何れもトラン
ジスタにより構成してもよい。

【０１１６】

【発明の効果】以上説明したように、請求項１及び請求
項２記載の発明によれば、動作時にワード線から電流が
リークする系路に存在するトランジスタのゲート長を他
のトランジスタよりも長く設定したので、リーク電流量
を少なく制限でき、半導体集積回路全体の動作にはほと
んど影響を与えずに、昇圧電源リーク電流のみを削減で
きる。

【図面の簡単な説明】

【図１】本発明に関連する技術の第１の提案例における
電源電圧発生回路の構成図である。

【図２】従来の電源電圧発生回路の構成図である。

【図３】本発明に関連する技術の第２の提案例における
電源電圧発生回路の回路図と内部電位のタイミングチャ
ート図である。

【図４】本発明に関連する技術の第３の提案例における
電源電圧発生回路の回路図である。

【図５】本発明に関連する技術の第４の提案例における
電源電圧発生回路の構成図である。

【図６】本発明の実施例を説明するための回路図であ
る。

【図７】本発明の実施例を説明するためのＮチャンネル
ＭＯＳトランジスタのオフリーク特性を示す図である。

【図８】本発明に関連する技術の第５の提案例に於ける
昇圧回路の回路構成図である。

【図９】同第５の提案例の動作タイミングチャート図で
ある。

【図１０】本発明に関連する技術の第６の提案例に於け
る昇圧回路の回路構成図である。

【図１１】同第６の提案例の動作タイミングチャート図
である。

【図１２】本発明に関連する技術の第７の提案例に於け
る昇圧回路の回路構成図である。

【図１３】同第７の提案例の動作タイミングチャート図
である。

【図１４】従来の昇圧回路の回路構成図である。

【図１５】同従来例の動作タイミングチャート図であ
る。

【図１６】本発明に関連する技術の第８の提案例におけ
る昇圧電位検知回路の構成を示す図である。

【図１７】本発明に関連する技術の第８の提案例の変形
例における昇圧電位検知回路の構成を示す図である。

【図１８】本発明に関連する技術の第９の提案例におけ
る昇圧電位検知回路の構成を示す図である。

【図１９】本発明に関連する技術の第９の提案例の変形
例における昇圧電位検知回路の構成を示す図である。

【図２０】本発明に関連する技術の第１０の提案例にお
ける昇圧電位検知回路の構成を示す図である。

【図２１】本発明に関連する技術の第１１の提案例にお
ける基板電位検知回路の構成を示す図である。

【図２２】従来例における昇圧電位検知回路の構成を示
す図である。

【図２３】ｐチャンネルトランジスタしきい値の基板電
位依存性を示す図である。

【図２４】ｎチャンネルトランジスタしきい値の基板電
位依存性を示す図である。

【図２５】トリプルウエルの電位を示す図である。

【符号の説明】

３０１、３４０ 動作時用電源電圧発生回路（第１の
電源電圧発生回路） ３０２、３４１ 補助電源電圧発生回路（第３の電源
電圧発生回路） ３０３、３４２ 待機時用電源電圧発生回路（第２の
電源電圧発生回路） ３０４、３４３ レベル検知回路（電圧検知部） ３１２ 発振回路（第１の発振回路） ３２１ 発振回路（第２の発振回路） ３１１、３２０ チャージポンプ回路 ３１３、３２２ 遅延回路 ３４３ ＮチャンネルＭＯＳトランジスタ
（制御トランジスタ） １０１ 電荷供給手段 １０２ プリチャージ手段 １０３ 整流スイッチ １０４ 整流スイッチ制御手段 １０５ リセット手段 １０６、１０９ １４０、１４１ キャパシタ １０８ ＰチャネルＭＯＳトランジスタ ５００ ｐチャンネルトランジスタ （第２のｐチャンネルトランジスタ） ５０１ ｐチャンネルトランジスタ （第１のｐチャンネルトランジスタ） ５０５ ｐチャンネルトランジスタ （第４のｐチャンネルトランジスタ） ５０６ ｐチャンネルトランジスタ （第３のｐチャンネルトランジスタ） ５０９ 電位比較器（比較器） ５１１ ｎチャンネルトランジスタ （第１のｎチャンネルトランジスタ） ５１２ ｐチャンネルトランジスタ （第６のｐチャンネルトランジスタ） ５１３ ｐチャンネルトランジスタ （第５のｐチャンネルトランジスタ） ５１８ ｎチャンネルトランジスタ （第３のｎチャンネルトランジスタ） ５１９ ｎチャンネルトランジスタ （第２のｎチャンネルトランジスタ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤松 寛範 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平３−23590（ＪＰ，Ａ) 特開 平６−208790（ＪＰ，Ａ) 特開 平５−210976（ＪＰ，Ａ) 特開 平４−42494（ＪＰ，Ａ) 特開 平４−38696（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/407

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 動作時に昇圧電源電圧又は昇圧電源から
   作られる電圧が印加されるワード線と、 待機時に前記ワード線を接地電位にする制御トランジス
   タとを備えた半導体集積回路において、 前記制御トランジスタは、そのドレインに前記ワード線
   が接続されると共に、そのゲート及びソースに接地電位
   レベル又は電源電圧レベルよりも低い電圧が印加される
   ＮチャンネルＭＯＳトランジスタより成り、 前記ＮチャンネルＭＯＳトランジスタは、そのゲート長
   が、半導体集積回路に備える他のＮチャンネルＭＯＳト
   ランジスタの最小ゲート長よりも長いことを特徴とする
   半導体集積回路。
2. 【請求項２】 動作時に昇圧電源電圧又は昇圧電源から
   作られる電圧が印加されるワード線と、 待機時に前記ワード線を接地電位にする制御トランジス
   タとを備えた半導体集積回路において、 前記制御トランジスタは、そのソースに前記ワード線が
   接続されると共に、そのゲートに昇圧電源電圧又は昇圧
   電源から作られる電圧が印加され、そのドレインに接地
   電位レベル又は電源電圧レベルよりも低い電圧が印加さ
   れるＰチャンネルＭＯＳトランジスタより成り、 前記ＰチャンネルＭＯＳトランジスタは、そのゲート長
   が、半導体集積回路に備える他のＰチャンネルＭＯＳト
   ランジスタの最小ゲート長よりも長いことを特徴とする
   半導体集積回路。