JP2003203484A - センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 - Google Patents

センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法

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    • G11C2207/065—Sense amplifier drivers

Abstract

(57)【要約】 【課題】 放電区間の一部でセル電源電圧放電部の基準
電圧とセル電源電圧発生部の基準電圧を異にすることに
よって、放電動作時不要に消耗される電流量を低減し得
るセンスアンプオーバドライバスキームにおける消耗電
流の減少のための半導体メモリ装置を提供する。 【解決手段】 半導体メモリ装置のコア手段と、外部電
源電圧を電源に使用し、前記コア手段の電源に使用する
セル電源電圧と第１基準電圧を入力されて前記セル電源
電圧が前記第１基準電圧より低い場合、前記セル電源電
圧を上昇させるためのセル電源電圧発生手段と、放電区
間の一部で前記第１基準電圧の電位と相異なる第２基準
電圧を基準電圧に出力するセル電源電圧放電手段用の基
準電圧発生手段と、前記セル電源電圧放電手段用の基準
電圧発生手段から出力される基準電圧と前記セル電源電
圧を入力されて比較して前記セル電源電圧がより高けれ
ば、前記セル電源電圧を降下させるためのセル電源電圧
放電手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
のセンスアンプ駆動に関し、具体的には、センスアンプ
をオーバドライビングした後、高くなった電源電圧を降
下させようとする時、放電区間の一部で放電回路と電源
発生回路の各々の基準電圧とを異にすることによって、
二つの回路の同時駆動による電流の消耗を低減させる技
術に関する。
【０００２】
【従来の技術】半導体が高集積化及び低電力化されるこ
とに伴って、低い駆動電圧と高速化を全部保障しなけれ
ばならない問題が発生した。これにより、駆動電圧が低
くなりながらＤＲＡＭでビットラインセンスアンプ（以
下、センスアンプという）の円滑な動作のための種々の
技術的補完が図られてきたが、センスアンプオーバドラ
イビング技法がその一つである。
【０００３】センスアンプの動作によってセルに格納さ
れたデータが選択されれば、ビットラインフリーチャー
ジ電圧（ＶＢＬＰ：Voltage for Bit Line Precharge）
の電位をもっていたビットラインにチャージシェアリン
グされる。この場合、ビットラインフリーチャージ電圧
ＶＢＬＰからセル電源電圧ＣＶＤＤにプルアップする動
作でセル電源電圧ＣＶＤＤが低いためビットラインフリ
ーチャージ電圧ＶＢＬＰとの差が大きくないので、所望
のレベルであるセル電源電圧ＣＶＤＤまで上昇すること
に多くの時間がかかる。これを克服するために、プルア
ップ用トランジスタの大きさを大きくする方法がある
が、これによれば、半導体メモリチップが大きくなり、
またその大きさに限界があるので、その代案としてプル
アップ用トランジスタのオーバドライビング手法を使用
することになる。
【０００４】以下、図８及び図９を参照しながら従来の
技術に係るオーバドライビング動作を説明する。
【０００５】ワードラインにより選択されたセルのデー
タがビットライン対の一つのラインに伝達されてビット
ライン対に電圧差（ΔＶ）を引き起こすことになる。こ
の場合、ΔＶだけの電圧差が生じるが、この幅は、セル
のキャパシタンスとビットラインのキャパシタンスの比
により決定され、数十ないし百ｍＶ程度である。この電
圧差によりセンスアンプを駆動して十分に読み出し／書
き込みするだけの値にする。このセンスアンプ動作の間
に次の動作が発生する。
【０００６】まず、センスアンプ動作の第１区間（Over
Driving Period）で第１センスアンプイネーブル信号
ＳＡ ＥＮ １が外部電源電圧部１１０のＭＯＳ１に印加
（ＮＭＯＳトランジスタである場合、Ｈ信号、ＰＭＯＳ
トランジスタである場合、Ｌ信号）されてＭＯＳ１がイ
ネーブルされる。初期にセル電源電圧ＣＶＤＤより高い
外部電源電圧ＶＥＸＴがＭＯＳ１とリストアライン（Ｒ
ＴＯ：Restore）に沿ってＡ経路を介してビットライン
に印加されてリストアラインＲＴＯの電位が急激に上が
る。
【０００７】リストアラインＲＴＯの電位が一定以上に
上がってオ―バドライビングが終了すれば、第２区間
（Driving Period）では、第２センスアンプイネーブル
信号ＳＡ ＥＮ ２がセル電源電圧部１２０のＭＯＳトラ
ンジスタＭＯＳ２に印加されてＭＯＳトランジスタＭＯ
Ｓ２をイネーブルさせる。この場合、セル電源電圧ＣＶ
ＤＤがＭＯＳトランジスタＭＯＳ２とリストアラインＲ
ＴＯを介してセンスアンプに流入してプルアップを維持
する。
【０００８】この動作中に相対的に高い電圧を供給する
外部電源電圧部１１０から相対的に低い電圧を供給する
セル電源電圧部１２０に電流が流入してセル電源電圧Ｃ
ＶＤＤを上昇させる現象が現れ易いが、特に、センスア
ンプを連続に動作させる場合、セル電源電圧部１２０へ
の流入が大きく現れる。図９のＡ部分でリストアライン
ＲＴＯが過度に上昇し、セル電源電圧ＣＶＤＤもこれに
よる影響で上昇することが分かる。
【０００９】
【発明が解決しようとする課題】半導体メモリチップの
高速化のためにデータを読み出し／書き込みするセンス
アンプの駆動を２段の電源で動作させるオーバードライ
ブ回路の使用は、メモリコア（Core）の性能を向上させ
たが、２段の電源間の電位差によって電流が過多に消耗
される問題があった。
【００１０】このような問題点を解決するために、セン
スアンプが動作してオ―バドライビングする途中に（あ
るいは後に）、実際セル電源電圧ＣＶＤＤと基準セル電
源電圧ＶＲＥＦとを比較して、基準セル電源電圧ＶＲＥ
Ｆより実際セル電源電圧ＣＶＤＤが高ければ、所望の電
圧レベルに下げる技術が用いられている。しかし、この
過程で上昇した実際セル電源電圧ＣＶＤＤを所望のレベ
ルに下げる回路（放電回路）と、実際セル電源電圧ＣＶ
ＤＤが基準セル電源電圧ＶＲＥＦより低くなった時基準
セル電源電圧ＶＲＥＦまで上昇させるＣＶＤＤ電源発生
回路間のセンシング遅延時間により実際セル電源電圧の
レベルが揺れ、この動作中に不要に多くの電流の消耗を
招く。以下でこれをもう少し具体的に説明する。
【００１１】図１０は、従来の技術に係るオーバドライ
ビングの他の実施形態構成図である。
【００１２】図１０に示すように、従来の技術に係る他
の実施形態は、外部電源電圧ＶＥＸＴとセル電源電圧Ｃ
ＶＤＤを使用する半導体メモリチップのコア部３１０、
コア部３１０で使用するセル電源電圧ＣＶＤＤを発生さ
せるセル電源電圧発生部３２０及びコア部３１０の動作
により上昇したセル電源電圧ＣＶＤＤの電位を下げるた
めのセル電源電圧放電部３３０から構成されている。
【００１３】まず、オ―バドライビング区間では、外部
電源電圧ＶＥＸＴによるオ―バドライビングによってセ
ル電源電圧ＣＶＤＤが上昇し、第１放電区間では、セル
電源電圧放電部３３０が動作して実際セル電源電圧ＣＶ
ＤＤと基準電圧ＶＲＥＦとを比較する。実際セル電源電
圧ＣＶＤＤが上昇すると、セル電源電圧放電部３３０が
動作して実際セル電源電圧ＣＶＤＤを基準電圧ＶＲＥＦ
に下げる。この場合、実際セル電源電圧ＣＶＤＤと基準
電圧ＶＲＥＦとを比較するセンサ、及び放電部３３０内
のトランジスタが時間に対して理想的ではないので、実
際セル電源電圧ＣＶＤＤは、基準電圧ＶＲＥＦ以下まで
アンダーシュートされて揺れることになる（図１１参
照）。この場合、セル電源電圧発生部３２０の動作によ
り実際セル電源電圧ＣＶＤＤが上昇し、以後にもセル電
源電圧発生部３２０とセル電源電圧放電部３３０の繰り
返し動作により外部電源電圧ＶＥＸＴからセル電源電圧
ＣＶＤＤに、セル電源電圧ＣＶＤＤからソース電圧ＶＳ
Ｓに各々電流の流れが発生する。このような電流は、不
要に消耗される電流であって、半導体メモリチップの動
作が高速化されるほど電流の消耗量を急激に増えるしか
ない。
【００１４】そこで、本発明は、上記従来の技術の問題
点に鑑みてなされたものであって、放電区間の一部でセ
ル電源電圧放電部の基準電圧とセル電源電圧発生部の基
準電圧を異にすることによって、放電動作時不要に消耗
される電流量を低減し得るセンスアンプオーバドライバ
スキームにおける消耗電流の減少のための半導体メモリ
装置を提供することにその目的がある。
【００１５】本発明の他の目的は、放電区間の一部でセ
ル電源電圧放電部の基準電圧とセル電源電圧発生部の基
準電圧とを異にすることによって放電動作時不要に消耗
される電流量を低減し得るセンスアンプオーバドライバ
スキームにおける消耗電流の減少のための方法を提供す
ることにある。
【００１６】
【課題を解決するための手段】本発明のセンスアンプオ
ーバドライバスキームにおける消耗電流の減少のための
半導体メモリ装置は、半導体メモリ装置のコア手段と、
外部電源電圧を電源に使用し、前記コア手段の電源に使
用するセル電源電圧と第１基準電圧を入力されて前記セ
ル電源電圧が前記第１基準電圧より低い場合、前記セル
電源電圧を上昇させるためのセル電源電圧発生手段と、
放電区間の一部で前記第１基準電圧の電位と相異なる第
２基準電圧を基準電圧に出力するセル電源電圧放電手段
用の基準電圧発生手段と、前記セル電源電圧放電手段用
の基準電圧発生手段から出力される基準電圧と前記セル
電源電圧を入力されて比較して前記セル電源電圧がより
高ければ、前記セル電源電圧を降下させるためのセル電
源電圧放電手段とを含むことを特徴とする。
【００１７】また、前記第２基準電圧は、前記第１基準
電圧より５ないし１５％さらに高い電位であることを特
徴とする。
【００１８】また、前記放電区間は、前記セル電源電圧
放電手段が動作する第１放電区間と、前記セル電源電圧
放電手段と前記セル電源電圧発生手段が動作する第２放
電区間とを含むことを特徴とする。
【００１９】また、前記第１放電区間の終了は、前記コ
ア手段のオ―バドライビング動作によって上昇した前記
セル電源電圧が前記セル電源電圧放電手段の動作によっ
て降下される電位と前記第２基準電圧の電位が同一にな
る瞬間であることを特徴とする。
【００２０】また、前記第２放電区間の間前記セル電源
電圧放電手段用の基準電圧発生手段から出力される基準
電圧は、前記第１基準電圧と同じ電位であることを特徴
とする。
【００２１】また、前記第１基準電圧は、前記第２放電
区間後のセル電源電圧と同じ電位であることを特徴とす
る。
【００２２】また、前記セル電源電圧放電手段用の基準
電圧発生手段は、前記外部電源電圧のラインと接続され
た第１抵抗と、前記第１抵抗と接続され、直列になる第
２及び第３の抵抗と、前記第２抵抗と並列接続された電
界効果トランジスタと、前記第２抵抗と前記第３抵抗と
の間から引き出した出力ラインとを含むことを特徴とす
る。
【００２３】また、前記電界効果トランジスタは、前記
第１放電区間でのみターンオンされることを特徴とす
る。
【００２４】また、本発明のセンスアンプオーバドライ
バスキームにおける消耗電流の減少のための半導体メモ
リ装置は、半導体メモリ装置のコア手段と、外部電源電
圧を電源に使用し、前記コア手段の電源に使用するセル
電源電圧と第１基準電圧を入力されて前記セル電源電圧
が前記第１基準電圧より低い場合、前記セル電源電圧を
上昇させるためのセル電源電圧発生手段と、前記第１基
準電圧に比例する第２基準電圧と前記セル電源電圧を入
力されて、放電区間の一部で前記セル電源電圧に比例す
る比例セル電源電圧より一定電圧だけ低い比較セル電源
電圧を出力するためのセル電源電圧放電手段用比較セル
電源電圧発生手段と、放電区間で前記比較セル電源電圧
と第２基準電圧を入力されて比較して前記比較セル電源
電圧がより高ければ、前記セル電源電圧を降下させるた
めのセル電源電圧放電手段とを含むことを特徴とする。
【００２５】また、前記第１基準電圧に対する第２基準
電圧の比率は、前記セル電源電圧に対する前記比例セル
電源電圧の比率と同一であることを特徴とする。
【００２６】また、前記放電区間は、前記セル電源電圧
放電手段が動作する第１放電区間と、前記セル電源電圧
放電手段と前記セル電源電圧発生手段が動作する第２放
電区間とを含むことを特徴とする。
【００２７】また、前記第１放電区間の終了は、前記比
較セル電源電圧が前記第２基準電圧の電位と同一になる
瞬間であることを特徴とする。
【００２８】また、前記第２放電区間の間前記セル電源
電圧放電手段用の比較セル電源電圧発生手段から出力さ
れる前記比較セル電源電圧は、第２基準電圧と同一であ
ることを特徴とする。
【００２９】また、前記セル電源電圧放電手段用の比較
セル電源電圧発生手段は、前記セル電源電圧のラインと
接続された抵抗と、前記抵抗と接続され、直列になる第
１及び第２の電界効果トランジスタと、前記抵抗に並列
接続された第３電界効果トランジスタと、前記第１電界
効果トランジスタと前記第２電界効果トランジスタとの
間から引き出した出力ラインを含むことを特徴とする。
【００３０】また、前記第３電界効果トランジスタは、
前記第１放電区間でのみターンオフされることを特徴と
する。
【００３１】また、本発明のセンスアンプオーバドライ
バスキームにおける消耗電流の減少のための方法は、外
部電源電圧によりオーバドライビングするステップと、
放電区間の一部でセル電源電圧を発生させるセル電源電
圧発生手段に入力される第１基準電圧の電位とは相異な
る第２基準電圧を発生させるステップと、前記オーバド
ライビングにより上昇された前記セル電源電圧を前記第
２基準電圧と比較して降下させるステップと、前記セル
電源電圧が前記第１基準電圧より低い場合、前記セル電
源電圧を上昇させるステップとを含むことを特徴とす
る。
【００３２】また、本発明のセンスアンプオーバドライ
バスキームにおける消耗電流の減少のための方法は、外
部電源電圧によりオーバドライビングするステップと、
放電区間の一部で前記セル電源電圧に比例する比例セル
電源電圧より一定電圧だけ低い比較セル電源電圧を出力
させるステップと、前記比較セル電源電圧と第１基準電
圧と比較して前記オーバドライビングにより上昇された
前記セル電源電圧を降下させるステップと、前記第１基
準電圧に比例する第２基準電圧より前記セル電源電圧が
低い場合、前記セル電源電圧を上昇させるステップとを
含むことを特徴とする。
【００３３】
【発明の実施の形態】以下、本発明の最も好ましい一実
施形態を、添付する図面を参照しながら説明する。
【００３４】図１は、本発明に係るオーバドライビング
の一実施形態のブロック構成図であって、図２は、図１
におけるオーバドライビング時の波形図である。
【００３５】本発明の一実施形態に係る構成は、外部電
源電圧ＶＥＸＴとセル電源電圧ＣＶＤＤを使用する半導
体メモリチップのコア部５１０、コア部５１０の電源に
使用するセル電源電圧ＣＶＤＤを発生するセル電源電圧
発生部５２０、コア部５１０の動作によって上昇したセ
ル電源電圧ＣＶＤＤの電位を下げるためのセル電源電圧
放電部５３０、及びセル電源電圧発生部５２０に基準電
圧ＶＲＥＦのレベルと相異なるレベルの基準電圧ＤＶＲ
ＥＦを提供するために、基準電圧ＤＶＲＥＦを発生させ
るセル電源電圧放電部用の基準電圧発生部５４０を含
む。
【００３６】本発明の一実施形態は、セル電源電圧放電
部用の基準電圧発生部５４０がセル電源電圧放電部５３
０に提供する基準電圧ＤＶＲＥＦを第１放電区間でのみ
一時的にセル電源電圧発生部の基準電圧ＶＲＥＦより若
干さらに上昇させて出力することによって、不要な電流
の消耗を最小化させる。
【００３７】コア部５１０の基本的な動作及びオーバド
ライビングスキームは、従来の技術と同様である。すな
わち、ワードラインにより選択されたセルのデータがビ
ットライン対の一つのラインに伝達されてビットライン
対に電圧差を引き起こすことになる。この場合、ΔＶだ
けの電圧差が生じるが、この幅は、セルのキャパシタン
スとビットラインのキャパシタンスの比により決定さ
れ、数十ないし百ｍＶ程度である。この電圧差によりセ
ンスアンプを駆動して十分に読み出し／書き込みするだ
けの値にする。コア部５１０内のセンスアンプでは、オ
ーバドライビング区間の間第１センスアンプイネーブル
信号ＳＡ ＥＮ １がＭＯＳトランジスタＭＯＳ１のゲー
トに入力されてＭＯＳトランジスタＭＯＳ１がイネーブ
ルされる。すると、セル電源電圧ＣＶＤＤより高い外部
電源電圧ＶＥＸＴがＭＯＳトランジスタＭＯＳ１とリス
トアラインＲＴＯを介してＡ経路に沿って初期に急にビ
ットラインに印加される。
【００３８】リストアラインＲＴＯの電位が一定以上に
上昇すれば、オーバドライビングを終了するが、オーバ
ドライビングを終了する方法には、リストアラインＲＴ
Ｏの電位を検出する方法と、リストアラインＲＴＯの電
位を検出せずオーバドライビング動作を一定時間の間行
なうようにする方法があり、工程が比較的安定した場合
には、後者の方法を多く使用する。
【００３９】オーバドライビング区間が終了し、ドライ
ビング区間（放電区間）中第１放電区間では、セル電源
電圧発生部５２０からセル電源電圧ＣＶＤＤがコア部５
１０に印加され、この動作中に放電部用の基準電圧発生
部５４０では、セル電源電圧放電部用の基準電圧ＤＶＲ
ＥＦをセル電源電圧発生部５２０の基準電圧ＶＲＥＦよ
り若干高い電位をセル電源電圧放電部５３０に出力させ
て、実際セル電源電圧ＣＶＤＤと比較されるようにし、
一定時間経過した後、第２放電区間では、セル電源電圧
放電部用の基準電圧ＤＶＲＥＦを基準電圧ＶＲＥＦと同
一レベルの電位に出力させて比較されるようにする。
【００４０】ここで、セル電源電圧放電部用の基準電圧
発生部５４０の内部回路動作を説明すれば、次の通りで
ある。オ―バドライビング区間及び第２放電区間では、
ＭＯＳトランジスタ５４１のゲートに制御信号ＯＶＤ
ＳＷとしてＬ状態を印加して、ＭＯＳトランジスタをタ
ーンオフさせて、セル電源電圧放電部用の基準電圧発生
部５４０の出力電圧ＤＶＲＥＦが、セル電源電圧発生部
５２０の基準電圧ＶＲＥＦと同じ電位になるようにし、
第１放電区間でのみＭＯＳトランジスタ５４１の制御信
号としてゲートにＨ状態を印加することによって、ＭＯ
Ｓトランジスタをターンオンさせて、セル電源電圧放電
部用の基準電圧発生部５４０の出力電圧ＤＶＲＥＦがセ
ル電源電圧発生部５２０の基準電圧ＶＲＥＦより高い電
位を有するようにする。このために、セル電源電圧放電
部用の基準電圧発生部５４０に用いられる抵抗比を適当
に調節する必要があるが、これは当業者にあまりも当然
な事項に過ぎず、セル電源電圧放電部用の基準電圧発生
部５４０の内部回路も多様な設計回路の中一つに過ぎな
い。一方、第１放電区間においてセル電源電圧放電部用
の基準電圧発生部５４０の出力電圧ＤＶＲＥＦは、セル
電源電圧発生部５２０の基準電圧ＶＲＥＦより約５％な
いし１５％程度高くなるようにすることが好ましい。
【００４１】放電区間の動作をこのように行なうと、図
２に示すように、実際セル電源電圧ＣＶＤＤが基準電圧
ＶＲＥＦ以下に下がるアンダーシュート現象が減ること
になり、セル電源電圧発生部５２０とセル電源電圧放電
部５３０との間に発生する反発作用による不要な電流消
耗も減ることになる。これは、半導体メモリチップの動
作速度が高速化するほど有用な側面になる。
【００４２】図３は、図１０及び図１で用いられるセル
電源電圧発生部であって、図４は、図１０及び図１で用
いられるセル電源電圧放電部であって、ＶＥＸＴは、外
部電源電圧であり、ＶＲＥＦ及びＤＶＲＥＦは、各々セ
ル電源電圧発生部及びセル電源電圧放電部の基準電圧で
ある。一方、セル電源電圧発生部のイネーブル信号ＥＮ
ＡＢＬＥは、センスアンプが動作する間、常に入力され
る信号であるのに対し、セル電源電圧放電部のイネーブ
ル信号ＥＮＡＢＬＥは、放電区間、第１放電区間及び第
２放電区間の間入力される信号である。
【００４３】図５は、本発明に係るオーバドライビング
の他の実施形態のブロック構成図であって、図６は、図
５におけるオーバドライビング時の波形図である。
【００４４】本発明の他の実施形態は、セル電源電圧放
電部のために別途の専用基準電圧を生成せず、セル電源
電圧放電部に入力されるセル電源電圧ＣＶＤＤを制御し
て不要な電流の消耗を最小化させる。このために、外部
電源電圧ＶＥＸＴ及びセル電源電圧ＣＶＤＤを使用する
半導体メモリチップのコア部９１０、コア部９１０の電
源に使用するセル電源電圧ＣＶＤＤを発生するセル電源
電圧発生部９２０、コア部９１０の動作によって上昇し
たセル電源電圧ＣＶＤＤのレベルを下げるためのセル電
源電圧放電部９３０、及びセル電源電圧に比例した比例
セル電源電圧より一定電圧だけ低い比較セル電源電圧を
セル電源電圧放電部に提供するためのセル電源電圧放電
部用の比較セル電源電圧発生部９４０を含む。
【００４５】図１に開示された本発明の一実施形態の場
合、セル電源電圧発生部５２０の基準電圧ＶＲＥＦとオ
―バドライビング区間、及び第２放電区間におけるセル
電源電圧放電部の基準電圧ＤＶＲＥＦは、基準セル電源
電圧ＣＶＤＤと同じ電位に制御するが、ここでは、セル
電源電圧放電部の基準電圧にＶＲＥＦ／２を使用してセ
ル電源電圧ＣＶＤＤの半分となるようにする。
【００４６】セル電源電圧放電部用の比較セル電源電圧
発生部９４０は、オーバドライビング区間でＭＯＳトラ
ンジスタ９４１のゲートに制御信号ＯＶＤ ＳＷとして
Ｈ状態を印加してＭＯＳトランジスタ９４１をターンオ
ンさせるが、この場合には、セル電源電圧放電部９３０
にイネーブル信号ＥＮＡＢＬＥが印加されないので放電
動作を行なわない。第１放電区間に入れば、セル電源電
圧放電部９３０にイネーブル信号ＥＮＡＢＬＥが印加さ
れると共に、ＭＯＳトランジスタ９４１のゲートに制御
信号ＯＶＤ ＳＷとしてＬ状態が印加されてＭＯＳトラ
ンジスタ９４１がターンオフされながら比較される比較
セル電源電圧ＣＶＤＤ’は、実際のセル電源電圧の半分
（ＣＶＤＤ／２）より抵抗による電圧降下分だけ低い電
圧になる。したがって、ＭＯＳトランジスタ９４１がタ
ーンオンされている時、セル電源電圧ＣＶＤＤからソー
ス電圧ＶＳＳに流れる電流の量より小さい電流の量が消
耗され、結局実際セル電源電圧が過度に低くなってアン
ダーシュートされる現象を減らすことができる。
【００４７】図７は、図５で使用するセル電源電圧放電
部の具体回路図であって、動作を簡単に説明すれば以下
の通りである。
【００４８】セル電源電圧放電部用の比較セル電源電圧
発生部９４０から出力される比較セル電源電圧ＣＶＤ
Ｄ’と、基準電圧ＶＲＥＦ／２の電位を比較して比較セ
ル電源電圧ＣＶＤＤ’の電位がより高ければ、セル電源
電圧端とソース電圧端との間のＭＯＳトランジスタをタ
ーンオンさせてコア部の動作によって発生したセル電源
電圧ＣＶＤＤの電位を下げ、逆に、比較セル電源電圧Ｃ
ＶＤＤ’の電位がより低ければ、前記のトランジスタを
ターンオフさせる。
【００４９】尚、本発明は、上記各実施形態に限られる
ものではない。本発明の趣旨から逸脱しない範囲内で多
様に変更実施することが可能である。
【００５０】
【発明の効果】上述したように、本発明によると、不要
な電流の消耗が減ることになり、セル電源電圧の揺れ減
少も顕著に減ってセル電源電圧が正常状態に安定化され
る時間も短縮される有利な効果がある。
【図面の簡単な説明】
【図１】 本発明に係るオーバドライビングの一実施形
態のブロック構成図である。
【図２】 図１におけるオーバドライビング時の波形図
である。
【図３】 図１０及び図１で用いられるセル電源電圧発
生部の具体回路図である。
【図４】 図１０及び図１で用いられるセル電源電圧放
電部の具体回路図である。
【図５】 本発明に係るオーバドライビングの他の実施
形態のブロック構成図である。
【図６】 図５におけるオーバドライビング時の波形図
である。
【図７】 図５で用いられるセル電源電圧放電部の具体
回路図である。
【図８】 従来の技術に係るオーバドライビングのため
のブロック構成図である。
【図９】 図８におけるオーバドライビング時の波形図
である。
【図１０】 従来の技術に係るオーバドライビングの他
の実施形態構成図である。
【図１１】 図１０におけるオーバドライビング時の波
形図である。
【符号の説明】 ５１０ コア部 ５２０ セル電源電圧発生部 ５３０ セル電源電圧放電部 ５４０ セル電源電圧放電部用の基準電圧発生部

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置のコア手段と、 外部電源電圧を電源に使用し、前記コア手段の電源に使
    用するセル電源電圧と第１基準電圧を入力されて前記セ
    ル電源電圧が前記第１基準電圧より低い場合、前記セル
    電源電圧を上昇させるためのセル電源電圧発生手段と、 放電区間の一部で前記第１基準電圧の電位と相異なる第
    ２基準電圧を基準電圧に出力するセル電源電圧放電手段
    用の基準電圧発生手段と、 前記セル電源電圧放電手段用の基準電圧発生手段から出
    力される基準電圧と前記セル電源電圧を入力されて比較
    して前記セル電源電圧がより高ければ、前記セル電源電
    圧を降下させるためのセル電源電圧放電手段とを含むこ
    とを特徴とするセンスアンプオーバドライバスキームに
    おける消耗電流の減少のための半導体メモリ装置。
  2. 【請求項２】 前記第２基準電圧は、前記第１基準電圧
    より５ないし１５％さらに高い電位であることを特徴と
    する請求項１に記載のセンスアンプオーバドライバスキ
    ームにおける消耗電流の減少のための半導体メモリ装
    置。
  3. 【請求項３】 前記放電区間は、 前記セル電源電圧放電手段が動作する第１放電区間と、 前記セル電源電圧放電手段と前記セル電源電圧発生手段
    が動作する第２放電区間とを含むことを特徴とする請求
    項１または２に記載のセンスアンプオーバドライバスキ
    ームにおける消耗電流の減少のための半導体メモリ装
    置。
  4. 【請求項４】 前記第１放電区間の終了は、前記コア手
    段のオ―バドライビング動作によって上昇した前記セル
    電源電圧が前記セル電源電圧放電手段の動作によって降
    下される電位と前記第２基準電圧の電位が同一になる瞬
    間であることを特徴とする請求項３に記載のセンスアン
    プオーバドライバスキームにおける消耗電流の減少のた
    めの半導体メモリ装置。
  5. 【請求項５】 前記第２放電区間の間前記セル電源電圧
    放電手段用の基準電圧発生手段から出力される基準電圧
    は、前記第１基準電圧と同じ電位であることを特徴とす
    る請求項３に記載のセンスアンプオーバドライバスキー
    ムにおける消耗電流の減少のための半導体メモリ装置。
  6. 【請求項６】 前記第１基準電圧は、前記第２放電区間
    後のセル電源電圧と同じ電位であることを特徴とする請
    求項４または５に記載のセンスアンプオーバドライバス
    キームにおける消耗電流の減少のための半導体メモリ装
    置。
  7. 【請求項７】 前記セル電源電圧放電手段用の基準電圧
    発生手段は、 前記外部電源電圧のラインと接続された第１抵抗と、 前記第１抵抗と接続され、直列になる第２及び第３の抵
    抗と、 前記第２抵抗と並列接続された電界効果トランジスタ
    と、 前記第２抵抗と前記第３抵抗との間から引き出した出力
    ラインとを含むことを特徴とする請求項６に記載のセン
    スアンプオーバドライバスキームにおける消耗電流の減
    少のための半導体メモリ装置。
  8. 【請求項８】 前記電界効果トランジスタは、前記第１
    放電区間でのみターンオンされることを特徴とする請求
    項７に記載のセンスアンプオーバドライバスキームにお
    ける消耗電流の減少のための半導体メモリ装置。
  9. 【請求項９】 半導体メモリ装置のコア手段と、 外部電源電圧を電源に使用し、前記コア手段の電源に使
    用するセル電源電圧と第１基準電圧を入力されて前記セ
    ル電源電圧が前記第１基準電圧より低い場合、前記セル
    電源電圧を上昇させるためのセル電源電圧発生手段と、 前記第１基準電圧に比例する第２基準電圧と前記セル電
    源電圧を入力されて、放電区間の一部で前記セル電源電
    圧に比例する比例セル電源電圧より一定電圧だけ低い比
    較セル電源電圧を出力するためのセル電源電圧放電手段
    用比較セル電源電圧発生手段と、 放電区間で前記比較セル電源電圧と第２基準電圧を入力
    されて比較して前記比較セル電源電圧がより高ければ、
    前記セル電源電圧を降下させるためのセル電源電圧放電
    手段とを含むことを特徴とするセンスアンプオーバドラ
    イバスキームにおける消耗電流の減少のための半導体メ
    モリ装置。
  10. 【請求項１０】 前記第１基準電圧に対する第２基準電
    圧の比率は、前記セル電源電圧に対する前記比例セル電
    源電圧の比率と同じであること特徴とする請求項９に記
    載のセンスアンプオーバドライバスキームにおける消耗
    電流の減少のための半導体メモリ装置。
  11. 【請求項１１】 前記放電区間は、 前記セル電源電圧放電手段が動作する第１放電区間と、 前記セル電源電圧放電手段と前記セル電源電圧発生手段
    が動作する第２放電区間とを含むことを特徴とする請求
    項１または１０に記載のセンスアンプオーバドライバス
    キームにおける消耗電流の減少のための半導体メモリ装
    置。
  12. 【請求項１２】 前記第１放電区間の終了は、前記比較
    セル電源電圧が前記第２基準電圧の電位と同一になる瞬
    間であることを特徴とする請求項１１に記載のセンスア
    ンプオーバドライバスキームにおける消耗電流の減少の
    ための半導体メモリ装置。
  13. 【請求項１３】 前記第２放電区間の間前記セル電源電
    圧放電手段用の比較セル電源電圧発生手段から出力され
    る前記比較セル電源電圧は、第２基準電圧と同じである
    ことを特徴とする請求項１１に記載のセンスアンプオー
    バドライバスキームにおける消耗電流の減少のための半
    導体メモリ装置。
  14. 【請求項１４】 前記セル電源電圧放電手段用の比較セ
    ル電源電圧発生手段は、 前記セル電源電圧のラインと接続された抵抗と、 前記抵抗と接続され、直列になる第１及び第２の電界効
    果トランジスタと、 前記抵抗に並列接続された第３電界効果トランジスタ
    と、 前記第１電界効果トランジスタと前記第２電界効果トラ
    ンジスタとの間から引き出した出力ラインとを含むこと
    を特徴とする請求項１２または１３に記載のセンスアン
    プオーバドライバスキームにおける消耗電流の減少のた
    めの半導体メモリ装置。
  15. 【請求項１５】 前記第３電界効果トランジスタは、前
    記第１放電区間でのみターンオフされることを特徴とす
    る請求項１４に記載のセンスアンプオーバドライバスキ
    ームにおける消耗電流の減少のための半導体メモリ装
    置。
  16. 【請求項１６】 外部電源電圧によりオ―バドライビン
    グするステップと、 放電区間の一部でセル電源電圧を発生させるセル電源電
    圧発生手段に入力される第１基準電圧の電位とは相異な
    る第２基準電圧を発生させるステップと、 前記オ―バドライビングにより上昇された前記セル電源
    電圧を前記第２基準電圧と比較して降下させるステップ
    と、 前記セル電源電圧が前記第１基準電圧より低い場合、前
    記セル電源電圧を上昇させるステップとを含むことを特
    徴とするセンスアンプオーバドライバスキームにおける
    消耗電流の減少のための方法。
  17. 【請求項１７】 前記第２基準電圧は、前記第１基準電
    圧より５ないし１５％さらに高い電位であることを特徴
    とする請求項１６に記載の半導体メモリチップのセンス
    アンプオーバドライバスキームにおける消耗電流の減少
    方法。
  18. 【請求項１８】 前記放電区間は、 前記セル電源電圧を降下させる動作のみを行なう第１放
    電区間と、 前記セル電源電圧の降下と上昇を交互に行なう第２放電
    区間とを含むことを特徴とする請求項１６または１７に
    記載のセンスアンプオーバドライバスキームにおける消
    耗電流の減少のための方法。
  19. 【請求項１９】 前記第１放電区間の終了は、前記オ―
    バドライビングによって上昇されたセル電源電圧が降下
    して前記第２ 基準電圧の電位と同一になる瞬間である
    ことを特徴とする請求項１８に記載のセンスアンプオー
    バドライバスキームにおける消耗電流減少のための方
    法。
  20. 【請求項２０】 前記第２放電区間では、前記セル電源
    電圧が前記第１基準電圧と同じ電位となるようにするこ
    とを特徴とする請求項１８に記載のセンスアンプオーバ
    ドライバスキームにおける消耗電流の減少のための方
    法。
  21. 【請求項２１】 外部電源電圧によりオーバドライビン
    グするステップと、 放電区間の一部でセル電源電圧に比例する比例セル電源
    電圧より一定電圧だけ低い比較セル電源電圧を出力させ
    るステップと、 前記比較セル電源電圧と第１基準電圧と比較して前記オ
    ーバドライビングにより上昇された前記セル電源電圧を
    降下させるステップと、 前記第１基準電圧に比例する第２基準電圧より前記セル
    電源電圧が低い場合、前記セル電源電圧を上昇させるス
    テップとを含むことを特徴とするセンスアンプオーバド
    ライバスキームにおける消耗電流の減少のための方法。
  22. 【請求項２２】 前記第１基準電圧に対する第２基準電
    圧の比率は、前記比例セル電源電圧に対するセル電源電
    圧の比率と同じであることを特徴とする請求項２１に記
    載のセンスアンプオーバドライバスキームにおける消耗
    電流の減少のための方法。
  23. 【請求項２３】 前記放電区間は、 前記セル電源電圧を降下させる動作のみを行なう第１放
    電区間と、 前記セル電源電圧の降下と上昇を交互に行なう第２放電
    区間とを含むことを特徴とする請求項２１または２２に
    記載のセンスアンプオーバドライバスキームにおける消
    耗電流の減少のための方法。
  24. 【請求項２４】 前記第１放電区間の終了は、前記比較
    セル電源電圧が前記第１基準電圧の電位と同一になる瞬
    間であることを特徴とする請求項２３に記載のセンスア
    ンプオーバドライバスキームにおける消耗電流の減少の
    ための方法。
  25. 【請求項２５】 前記第２放電区間では、前記比較セル
    電源電圧が前記第１基準電圧と同じ電位になるようにす
    ることを特徴とする請求項２３に記載のセンスアンプオ
    ーバドライバスキームにおける消耗電流の減少のための
    方法。
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