JPH1166840A

JPH1166840A - 半導体記憶装置

Info

Publication number: JPH1166840A
Application number: JP9220306A
Authority: JP
Inventors: Kiyotake Sakurai; 清威桜井; Goro Kitsukawa; 五郎橘川
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-08-15
Filing date: 1997-08-15
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】メモリセルアレーの遠端側での信号立ち下げ
遅延を防ぎ、３値制御によるシェアドセンスアンプ方式
の利点を維持しながら、その低電力化および高速化を図
ることができる半導体記憶装置を提供する。【解決手段】階層形ワード線構成、多分割ビット線構
成を用いた６４Ｍビットあるいは２５６ＭビットＤＲＡ
Ｍであって、メインローデコーダ領域、メインワードド
ライバ領域、カラムデコーダ領域、周辺回路／ボンディ
ングパッド領域、メモリセルアレー、センスアンプ領
域、サブワードドライバ領域、交差領域などが半導体チ
ップ上に形成され、放電用ドライバは、単純なＮＭＯＳ
トランジスタＭＮ３１〜３３，４１〜４３がそれぞれ交
差領域ＩＳ１１〜１３，２１〜２３に分散して配置さ
れ、このＮＭＯＳトランジスタで放電動作を行うことで
シェアドセンスアンプ分離信号線ＳＨＲ１，２の信号立
ち下げが速くできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にシェアドセンスアンプ方式の利点を維持
し、その低電力化および高速化に有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置のセンス系回路は、チップ全体の動
作電圧余裕度と速度を支配する最も重要な部分なので各
種の回路方式が提案されている。一方、チップ面積を低
減するために、隣接するメモリセルアレー間でセンスア
ンプを共有するシェアドセンスアンプ方式が提案され、
この方式では、非選択のメモリセルアレーをセンスアン
プから切り離し、選択のメモリセルアレーのみをセンス
アンプに接続して、メモリセルから読み出したデータを
増幅するものである。

【０００３】このようなシェアドセンスアンプ方式の半
導体記憶装置に関する技術としては、たとえばＩＥＥＥ
ＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣ
ｉｒｃｕｉｔ，Ｖｏｌ．３１，Ｎｏ．９，Ｓｅｐ．１９
９６，“Ａ２９−ｎｓ６４−ＭｂＤＲＡＭｗｉ
ｔｈＨｉｅｒａｒｃｈｉｃａｌＡｒｒａｙＡｒｃ
ｈｉｔｅｃｔｕｒｅ”などの文献に記載される技術など
が挙げられる。

【０００４】

【発明が解決しようとする課題】本発明者は、前記のよ
うなシェアドセンスアンプ方式の半導体記憶装置におい
て、このシェアドセンスアンプ方式の利点を維持し、そ
の低電力化および高速化を図ることについて検討し、以
下において本発明者によって検討した内容を図５〜図７
を用いて説明する。

【０００５】シェアドセンスアンプ方式は、チップ面積
低減のため、図５のように隣接するメモリセルアレーＭ
ＣＡ（ＭＣＡ１１とＭＣＡ２１）でセンスアンプＳＡ
（ＳＡ２１）を共有する方式で、増幅を行う際には、非
選択メモリセルアレーＭＣＡ側のシェアドセンスアンプ
分離信号線ＳＨＲを０Ｖ（ＶＳＳ）にしてビット線Ｂ
Ｌ，ＢＬＢ（ＢはＢＬの反転表記、他の信号線も同様）
をセンスアンプＳＡから切り離すとともに、選択メモリ
セルアレーＭＣＡ側のシェアドセンスアンプ分離信号線
ＳＨＲを昇圧電圧ＶＰＰ（通常はワード線選択電圧と等
しい）にしてビット線ＢＬ，ＢＬＢをセンスアンプＳＡ
に接続する方式である。

【０００６】図５において、センスアンプＳＡ２１は、
カットＮＭＯＳトランジスタＱ１，Ｑ２からなる第１の
分離回路と、ＮＭＯＳトランジスタＱ３〜Ｑ５からなる
プリチャージ回路と、ＰＭＯＳトランジスタＱ６，Ｑ７
およびＮＭＯＳトランジスタＱ８，Ｑ９からなるＣＭＯ
Ｓ増幅回路と、ＮＭＯＳトランジスタＱ１０，Ｑ１１か
らなる列選択回路と、カットＮＭＯＳトランジスタＱ１
２，Ｑ１３からなる第２の分離回路とから構成されてい
る。

【０００７】第１、第２の分離回路は、それぞれシェア
ドセンスアンプ分離信号線ＳＨＲ１，ＳＨＲ２によりカ
ットＮＭＯＳトランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１３
がゲート制御され、センスアンプＳＡ２１をメモリセル
アレーＭＣＡ１１，ＭＣＡ２１の一方のみに接続する。
プリチャージ回路は、ビット線プリチャージ信号線ＰＣ
Ｂによりゲート制御され、待機時または非選択時にビッ
ト線プリチャージ電圧ＶＢＬＲを供給する。ＣＭＯＳ増
幅回路にはＨｉｇｈ側、Ｌｏｗ側のセンスアンプ駆動線
ＣＳＰ，ＣＳＮが接続されている。列選択回路は列選択
信号線ＹＳによりゲート制御され、ローカルＩＯ線ＬＩ
Ｏ，ＬＩＯＢを介してデータの読み出し／書き込みを行
う。

【０００８】また、このセンスアンプＳＡ２１にどちら
か一方が接続されるメモリセルアレーＭＣＡ１１，ＭＣ
Ａ２１には、たとえば図５においてメモリセルアレーＭ
ＣＡ１１に示すように、メモリセルＭＣ１〜ＭＣｍに対
してサブワード線ＳＷ１〜ＳＷｍがそれぞれ接続される
とともに、これに交差してビット線ＢＬまたはビット線
ＢＬＢが接続されている。

【０００９】このシェアドセンスアンプ方式において、
読み出し／書き込み動作における各信号線の信号波形は
たとえば図６のようになる。この読み出し／書き込み動
作においては、ローアドレスストローブ信号ＲＡＳＢを
Ｌｏｗレベルにすることによりメモリ動作が始まる。図
６においては、シェアドセンスアンプ分離信号線ＳＨＲ
１、サブワード線ＳＷ１をそれぞれ電圧ＶＰＰにして、
メモリセルアレーＭＣＡ１１のメモリセルＭＣ１からデ
ータを読み出し、データＤｏとして出力する過程を示し
ている。

【００１０】特に、シェアドセンスアンプ分離信号線Ｓ
ＨＲ１，ＳＨＲ２の制御は、図６のように電圧レベルを
ＶＰＰ（3.８Ｖ）、ＶＤＤ（3.３Ｖ）、ＶＳＳ（０Ｖ）
の段階で充放電する３値制御を取り入れている。たとえ
ば図７に示すような複数のメモリマットにおいて、シェ
アドセンスアンプ分離信号線ＳＨＲは、スタンドバイ時
（Ｓｔｂｙ）に電圧ＶＤＤにプリチャージされており、
動作時（Ｏｐ）には選択メモリセルアレーＭＣＡ側の信
号を電圧ＶＰＰ、非選択メモリセルアレーＭＣＡ側の信
号を電圧ＶＳＳにする。この時、非選択メモリセルアレ
ーＭＣＡと非活性センスアンプＳＡとの間はＶＤＤが印
加され続ける。

【００１１】なお、ＳＨＲ電位をこのように３値制御す
る理由は、多数のＳＨＲ線の大部分をＶＤＤレベルで充
電し、必要な１本のＳＨＲのみをＶＰＰレベルとし、電
流発生効率が劣るＶＰＰジェネレータの負荷を軽減し、
全体の消費電流を下げるためである。

【００１２】なお、図７においては、ＭＣＡ２のみが選
択アレーでセンスアンプＳＡ１，ＳＡ４，ＳＡ５は非活
性状態であり、センスアンプＳＡ２，ＳＡ３は活性状態
である。よって、シェアドセンスアンプ分離信号線ＳＨ
Ｒ１，ＳＨＲ６，ＳＨＲ７，ＳＨＲ８，ＳＨＲ９は非選
択メモリセルアレーと非活性センスアンプとの間、シェ
アドセンスアンプ分離信号線ＳＨＲ２，ＳＨＲ５は非選
択メモリセルアレーと活性センスアンプとの間、シェア
ドセンスアンプ分離信号線ＳＨＲ３，ＳＨＲ４は選択メ
モリセルアレーと活性センスアンプとの間の信号線とな
る。

【００１３】このようなシェアドセンスアンプ方式にお
いては、アクセス時間のクリティカルパスであるシェア
ドセンスアンプ分離信号線ＳＨＲの立ち下げを、サブワ
ード線ＳＷの立ち上げ前に速やかに行うことが重要とな
る（図６参照）。しかし、シェアドセンスアンプ分離信
号線ＳＨＲは、メモリマット内の全てのビット線対のカ
ットＭＯＳトランジスタと接続されているため、負荷容
量が大きくメモリマットの外部のドライバ１つではメモ
リセルアレーＭＣＡの遠端では配線遅延が生じ、ワード
線選択の高速化ができない。あるいは、ビット線ＢＬ，
ＢＬＢの信号量が減り、センスアンプＳＡの誤動作につ
ながることが考えられる。

【００１４】そこで、本発明の目的は、特にメモリセル
アレーの遠端側での信号立ち下げ遅延を防ぎ、３値制御
によるシェアドセンスアンプ方式の低電力性の利点を維
持しながら、その高速化を図ることができる半導体記憶
装置を提供するものである。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】すなわち、本発明による半導体記憶装置
は、メモリセルアレーの遠端側での信号立ち下げ遅延を
防ぐため、１箇所に集中していたドライバの引き抜き側
のＭＯＳトランジスタをアレー領域（メモリマット）の
内部に分散して配置し、放電動作をメモリマットの内部
に分散したＮＭＯＳトランジスタで行うものである。こ
うして、ＳＨＲ線の長さを実効的に短くし高速化でき
る。なお、立ち上げ側はアクセス時間のクリティカルパ
スでないため、メモリマットの外部の集中回路で比較的
ゆっくりと充電するようにしたものである。

【００１８】この方法をとれば、アクセス時に、シェア
ドセンスアンプ分離信号線の配線負荷の遅延を抑えられ
るため、０Ｖに高速に放電でき、集中回路でのＮＭＯＳ
トランジスタの定数より分散のＮＭＯＳトランジスタの
定数の合計の方が同じ速さで小さくできるため、面積、
電力を低減することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２０】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２は本実施の形態の半導体記憶装置におけるメモリセル
アレーとその周辺回路とを示す回路図、図３はシェアド
センスアンプ方式におけるシェアドセンスアンプ分離信
号線の信号制御回路を示す回路図、図４はシェアドセン
スアンプ分離信号の波形図である。

【００２１】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００２２】本実施の形態の半導体記憶装置は、たとえ
ば階層形ワード線構成、多分割ビット線構成を用いた６
４Ｍビットあるいは２５６ＭビットＤＲＡＭとされ、こ
のメモリチップ１０には、メインローデコーダ領域１
１、メインワードドライバ領域１２、カラムデコーダ領
域１３、周辺回路／ボンディングパッド領域１４、メモ
リセルアレー１５、センスアンプ領域１６、サブワード
ドライバ領域１７、交差領域１８などが周知の半導体製
造技術によって１個の半導体チップ上に形成されてい
る。この図１においては、水平方向が行方向（ワード線
方向）、垂直方向が列方向（ビット線方向）である。

【００２３】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップ１０の行方向における左側と
右側、列方向における上側と下側にメモリセルアレー１
５などからなるメモリアレー領域が分割して配置され
る。この左側と右側とに配置されたメモリアレー領域
は、それぞれのメモリアレー領域に対応するメインワー
ドドライバ領域１２を介して中央に配置されたメインロ
ーデコーダ領域１１を挟んで対で配置されている。

【００２４】また、上側と下側に配置されたメモリアレ
ー領域の外部の中央側には、それぞれのメモリアレー領
域に対応するカラムデコーダ領域１３が配置されてい
る。さらに、その中央部には、周辺回路／ボンディング
パッド領域１４として、ローアドレスバッファ、カラム
アドレスバッファ、プリデコーダ、タイミング発生回
路、データ入出力回路などが配置され、さらに外部接続
用のボンディングパッドが設けられている。

【００２５】メモリアレー領域は、メモリセルアレー１
５の列方向にセンスアンプ領域１６が配置され、また行
方向にサブワードドライバ領域１７が配置され、このセ
ンスアンプ領域１６とサブワードドライバ領域１７との
交差領域１８にはＦＸドライバ、さらにセンスアンプ群
の制御回路（放電用分散ＭＯＳトランジスタなど）も配
置されている。このメモリセルアレー１５に対して、ワ
ード線は行方向、ビット線は列方向としている。これと
は逆の配置でも本発明を用いることができることは自明
である。

【００２６】図２は、メモリセルアレー１５と、その周
辺回路とを単純化した回路図であり、メインローデコー
ダ領域１１、メインワードドライバ領域１２、カラムデ
コーダ領域１３、メモリセルアレー１５、センスアンプ
領域１６、サブワードドライバ領域１７、交差領域１８
などの各領域内に含まれる回路と、入力回路５１、プリ
デコーダ５２、メインアンプ６１、出力回路６２などが
図示されている。

【００２７】メモリセルアレー１５は、２次元的に配列
された複数、たとえば２５６サブワード線×２５６ビッ
ト線対の６４Ｋビットのメモリセルからなり、メインワ
ード線ＭＷＢ、サブワード線ＳＷが水平方向、ビット線
ＢＬ，ＢＬＢ、列選択信号線ＹＳが垂直方向に配置され
ている。ワード線構成は階層形ワード線方式、センスア
ンプは２サブアレー共用方式で、かつオーバードライブ
方式、すなわち高速化のためにセンスアンプ駆動線ＣＳ
Ｐを最初はＶＤＤの電圧レベルで、後にＶＤＬの電圧レ
ベルで２段階で駆動する方式とする。これらは公知（前
記ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−Ｓｔ
ａｔｅＣｉｒｃｕｉｔにおいて提案）の技術である。

【００２８】メモリセルアレー１５の左右に隣接してサ
ブワードドライバ領域１７が置かれ、そのサブワードド
ライバの入力がメインワード線ＭＷＢとプリデコーダ線
ＦＸであり、その出力がサブワード線ＳＷである。セン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８には、図示のようにセンスアンプドライバ
（図では３個のＮＭＯＳトランジスタであるが、充電側
はＰＭＯＳトランジスタを用いてもよい）やローカルＩ
Ｏ線ＬＩＯ，ＬＩＯＢとメインＩＯ線ＭＩＯ，ＭＩＯＢ
とのスイッチトランジスタＩＯＳＷが設けられている。

【００２９】また、本図では省略したが、一層の高性能
化のためにセンスアンプ駆動線ＣＳＰ，ＣＳＮ、ローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢなどのプリチャージ回路やＦＸドライバが置かれる
こともある。これらの他に入力回路５１、プリデコーダ
５２、メインワードドライバ、カラムデコーダ、メイン
アンプ６１、出力回路６２などがある。また図２におい
て、ＳＨＲ１，ＳＨＲ２はシェアドセンスアンプ分離信
号線、ＳＡＰ１，ＳＡＰ２はセンスアンプ充電信号線、
ＳＡＮはセンスアンプ放電信号線である。

【００３０】特に、本発明においては、詳細は図３にお
いて後述するが、シェアドセンスアンプ分離信号線ＳＨ
Ｒにおいて、メモリセルアレー１５の遠端側での信号立
ち下げ遅延を防ぐため、交差領域１８に放電用ドライバ
としてＮＭＯＳトランジスタを分散して配置し、このＮ
ＭＯＳトランジスタによる分散回路で放電動作を行い、
一方、充電動作はメモリセルアレー１５の外部の集中回
路で比較的ゆっくり行うようにしている。

【００３１】また、低電力化と微細デバイスの高信頼化
のために内部降圧方式を用い、周辺回路は電圧ＶＰＥＲ
Ｉ（2.５Ｖ）、メモリセル蓄積電圧は電圧ＶＤＬ（2.０
Ｖ）と電源電圧ＶＤＤ（3.３Ｖ）より低い電圧を用い
る。なお、入出力回路は外部とのインタフェースのため
に電圧ＶＤＤを用いる。公知であるが、メモリセルに電
圧ＶＤＬを書き込むためにはチャージポンピング動作で
昇圧した電圧ＶＰＰがサブワード線ＳＷの選択電圧とし
て必要である。そこで、メインワードドライバやサブワ
ードドライバの動作電圧には電圧ＶＰＰを供給する。プ
レート電圧ＶＰＬＴやビット線プリチャージ電圧ＶＢＬ
Ｒは電圧ＶＤＬの１／２の1.０Ｖを供給する。また、基
板電圧ＶＢＢは−1.０Ｖである。

【００３２】この階層形ワード線構成は、ワード線をメ
インワード線とサブワード線ＳＷの階層構成とし、１組
のメインローデコーダとメインワードドライバを複数の
サブワード線ＳＷで共有することにより、メインワード
線（ＭＷ，ＭＷＢ）、プリデコーダ線（ＦＸ，ＦＸＢ）
の金属配線ピッチをメモリセルのピッチより緩和し、金
属配線の製造歩留まりを高めることができる。

【００３３】この階層形ワード線構成においては、行方
向に並ぶサブワード線ＳＷはサブワードドライバの出力
であり、このサブワードドライバにはメインローデコー
ダ、メインワードドライバから出力されたメインワード
線ＭＷまたはＭＷＢと、ＦＸドライバから出力されたプ
リデコーダ線ＦＸおよびＦＸＢが入力され、論理動作を
行う。ある特定のサブワードドライバは、その入力であ
るメインワード線ＭＷ，ＭＷＢが選択され、さらに列方
向のプリデコーダ線ＦＸ，ＦＸＢが選択されると、サブ
ワード線ＳＷにＨｉｇｈレベルの電圧が出力され、その
サブワード線ＳＷに接続される全てのメモリセルの読み
出し動作、書き込み動作が開始される。

【００３４】読み出し動作の際には、サブワードドライ
バによるサブワード線ＳＷの選択、およびカラムデコー
ダによるビット線ＢＬ，ＢＬＢの選択により、メモリセ
ルアレー１５内の任意のメモリセルを指定して、このメ
モリセルのデータはセンスアンプで増幅した後にローカ
ルＩＯ線ＬＩＯ，ＬＩＯＢ、メインＩＯ線ＭＩＯ，ＭＩ
ＯＢに読み出され、メインアンプ６１を介して出力回路
６２から出力される。書き込み動作の際にも同様に、サ
ブワード線ＳＷおよびビット線ＢＬ，ＢＬＢにより任意
のメモリセルを指定して、書き込み回路（メインアンプ
６１に並列に設置、但し図２では省略）からメインＩＯ
線、ローカルＩＯ線、センスアンプを経て、メモリセル
に書き込む。

【００３５】図３は、本発明によるシェアドセンスアン
プ方式の実施の形態において、シェアドセンスアンプ分
離信号線の信号制御回路、およびこの信号線が接続され
るメモリアレー領域の概略を示す回路図である。

【００３６】図３に示すように、メモリアレー領域は、
メモリセルアレーＭＣＡ（１５）と、これに隣接するセ
ンスアンプＳＡ（１６）、サブワードドライバＳＷＤ
（１７）および交差領域ＩＳ（１８）とを有するメモリ
マットからなり、１つのチップは複数のメモリマット
と、この周辺回路とから構成されている。なお、これら
の回路構成は前記図２、図５などに示すとおりであり、
また公知の技術であるのでここでの詳細な説明は省略す
る。

【００３７】特に、本実施の形態においては、センスア
ンプＳＡのカットＭＯＳトランジスタをゲート制御する
シェアドセンスアンプ分離信号線ＳＨＲに、充電用ドラ
イバの集中回路を接続するとともに放電用ドライバの分
散回路を接続し、充電用ドライバの集中回路はメモリマ
ットの外部のメインローデコーダ領域１１に集中して配
置し、一方、放電用ドライバの分散回路はメモリマット
の内部の交差領域１８に分散して配置するレイアウト構
成を採用している。

【００３８】図３において、充電用ドライバの集中回路
は、インバータＩＶ１，ＩＶ２、電圧ＶＤＤと電圧ＶＳ
Ｓ間に接続されたＰＭＯＳトランジスタＭＰ１，ＭＰ４
とＮＭＯＳトランジスタＭＮ１，ＭＮ２によるＣＭＯＳ
回路から構成され、インバータＩＶ１，ＩＶ２にはメモ
リマットセレクト信号ＭＳＡ，ＭＳＢが入力され、ＣＭ
ＯＳ回路の出力がシェアドセンスアンプ分離信号線ＳＨ
Ｒ１，ＳＨＲ２、この反転のシェアドセンスアンプ分離
信号線ＳＨＲＢ１，ＳＨＲＢ２がインバータＩＶ１，Ｉ
Ｖ２の出力となっている。さらに、ＣＭＯＳ回路のドレ
イン間にはＰＭＯＳトランジスタＭＰ２，ＭＰ５が接続
され、またＣＭＯＳ回路の出力には、電圧ＶＰＰにソー
スが接続されたＰＭＯＳトランジスタＭＰ３，ＭＰ６が
接続され、これらのＰＭＯＳトランジスタＭＰ２，ＭＰ
５，ＭＰ３，ＭＰ６のゲートはレベル変換回路により制
御される。

【００３９】このレベル変換回路は、電圧ＶＤＤの低電
圧振幅パルスから電圧ＶＰＰの高電圧振幅パルスにレベ
ルシフトさせる回路であり、入力レベルに応じていずれ
か一方がオンとなる２つのＰＭＯＳトランジスタと、２
つのＮＭＯＳトランジスタ、２つのインバータとから構
成されている。一方のＮＭＯＳトランジスのゲートには
電圧ＶＤＤ、他方のＮＭＯＳトランジスのゲートにはメ
モリマットセレクト信号ＭＳＣが入力されている。

【００４０】一方、放電用ドライバの分散回路は、単純
なＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３，ＭＮ４１
〜ＭＮ４３のみからなり、これらのＮＭＯＳトランジス
タＭＮ３１〜ＭＮ３３，ＭＮ４１〜ＭＮ４３はそれぞれ
交差領域ＩＳ１１〜ＩＳ１３，ＩＳ２１〜ＩＳ２３に１
つずつ分散されて配置されている。一方のそれぞれのＮ
ＭＯＳトランジスタＭＮ３１〜ＭＮ３３は、シェアドセ
ンスアンプ分離信号線ＳＨＲＢ１によりゲート制御さ
れ、ドレインはシェアドセンスアンプ分離信号線ＳＨＲ
１、ソースは電圧ＶＳＳにそれぞれ接続されている。同
様に他方のＮＭＯＳトランジスタＭＮ４１〜ＭＮ４３
も、シェアドセンスアンプ分離信号線ＳＨＲＢ２により
ゲート制御され、ドレインはシェアドセンスアンプ分離
信号線ＳＨＲ２、ソースは電圧ＶＳＳにそれぞれ接続さ
れている。

【００４１】このような構成において、選択メモリセル
アレーＭＣＡと活性センスアンプＳＡとの間は、メモリ
マットセレクト信号ＭＳＡ，ＭＳＢ，ＭＳＣをＨｉｇｈ
レベルにして、シェアドセンスアンプ分離信号線ＳＨＲ
１，ＳＨＲ２を共に電圧ＶＰＰにする。非選択メモリセ
ルアレーＭＣＡ（ＭＣ１１）と活性センスアンプＳＡ
（ＳＡ１１）、非活性センスアンプ（ＳＡ２１）との間
は、メモリマットセレクト信号ＭＳＡ／ＭＳＢをＬｏｗ
／Ｈｉｇｈレベル、メモリマットセレクト信号ＭＳＣを
Ｌｏｗレベルにして、シェアドセンスアンプ分離信号線
ＳＨＲ１／ＳＨＲ２を電圧０Ｖ／ＶＤＤにする。非選択
メモリセルアレーＭＣＡと非活性センスアンプＳＡとの
間は、メモリマットセレクト信号ＭＳＡ，ＭＳＢをＨｉ
ｇｈレベル、メモリマットセレクト信号ＭＳＣをＬｏｗ
レベルにして、シェアドセンスアンプ分離信号線ＳＨＲ
１／ＳＨＲ２を電圧ＶＤＤとする。

【００４２】以上のようにして、シェアドセンスアンプ
分離信号線ＳＨＲの充電を集中回路で制御し、この充電
動作はメモリマットの外部のメインローデコーダ領域１
１の集中回路で比較的ゆっくり行う。一方、アクセス時
間のクリティカルパスであるシェアドセンスアンプ分離
信号線ＳＨＲの放電は分散回路で制御し、この放電動作
はメモリマットの内部の交差領域ＩＳのＮＭＯＳトラン
ジスタＭＮで分散して比較的速く行う。なお、充電動作
時のＶＤＤレベルからＶＰＰレベルへの立ち上げは振幅
が小さいため、またメモリセルへの再書き込み動作に間
に合えばよいので、メモリマットの外部からでも問題と
なることはない。なお、充電・放電回路をいずれも交差
領域に設けることは、狭い交差領域ではレイアウト不可
能である。

【００４３】図４は、シェアドセンスアンプ分離信号線
の信号波形を本発明と比較例の技術とで比較したもので
ある。図４(a) はメモリマットの外部の集中回路で充電
および放電を行う比較例の技術であり、図４(b) はメモ
リマットの外部の集中回路で充電を行い、放電は内部の
分散回路で行う本発明の実施の形態における波形であ
る。

【００４４】図４のように、シェアドセンスアンプ分離
信号線ＳＨＲ１，ＳＨＲ２の、電圧ＶＰＰ、電圧ＶＤ
Ｄ、電圧ＶＳＳ（０Ｖ）の３値制御による充放電におい
て、充電時の電圧ＶＤＤから電圧ＶＰＰへの立ち上げ波
形はどちらも同じであるが、放電時における電圧ＶＤＤ
から電圧０Ｖへの立ち下げは、比較例の技術に比べて本
発明の実施の形態の方が速くなる。よって、本発明にお
いては電圧ＶＤＤから電圧０Ｖへの放電動作を高速に行
うことができる。

【００４５】また、比較例の技術のように集中回路での
ＮＭＯＳトランジスタの定数より、本発明による分散回
路のＮＭＯＳトランジスタＭＮの定数の合計の方が、同
じ速さで小さくできる。これにより、比較例において問
題となっていた、放電動作におけるメモリセルアレーＭ
ＣＡの遠端側での信号立ち下げ遅延を巨大なＭＯＳトラ
ンジスタを使用せずとも防ぐことができる。

【００４６】従って、本実施の形態の半導体記憶装置に
よれば、放電用ドライバとしてメモリマットの内部の交
差領域ＩＳに単純なＮＭＯＳトランジスタＭＮを分散し
て配置し、このＮＭＯＳトランジスタＭＮで放電動作を
行うことにより、放電動作におけるシェアドセンスアン
プ分離信号線ＳＨＲの信号立ち下げを速くすることがで
きるので、メモリセルアレーＭＣＡの遠端側での信号立
ち下げ遅延を防ぐことができる。

【００４７】さらに、アクセス時、シェアドセンスアン
プ分離信号線ＳＨＲの配線負荷の遅延を抑えられるた
め、高速に放電でき、集中回路でのＮＭＯＳトランジス
タの定数より分散のＮＭＯＳトランジスタＭＮの定数の
合計の方が同じ速さで小さくできるため、面積を縮小す
ることができ、かつ電力も低減することができる。

【００４８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４９】たとえば、前記実施の形態においては、６
４Ｍビットあるいは２５６ＭビットＤＲＡＭ、またはシ
ンクロナスＤＲＡＭの例で説明したが、これに限定され
るものではなく、他のビット数のより大容量化、高集積
化のＤＲＡＭや、ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの他の半導体記憶装
置についても広く適用可能である。

【００５０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５１】(1).ＮＭＯＳトランジスタをアレー領域の
内部に分散して配置し、このＮＭＯＳトランジスタで放
電動作を行うことで、放電動作時のシェアドセンスアン
プ分離信号線の信号立ち下げを速くすることができるの
で、メモリセルアレーの遠端側での信号立ち下げ遅延を
防ぐことができる。

【００５２】(2).アクセス時、シェアドセンスアンプ分
離信号線の配線負荷の遅延を抑えられるために放電を高
速化でき、さらにＮＭＯＳトランジスタの定数を分散配
置の方が同じ速さで小さくできるので、面積を縮小でき
るともに電力を低減することができる。

【００５３】(3).前記(1),(2) により、特にメモリセル
アレーの遠端側での信号立ち下げ遅延を防ぎ、３値制御
によるシェアドセンスアンプ方式の利点を維持しなが
ら、その高速化、低電力化および低面積化を図ることが
できる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】本発明の一実施の形態の半導体記憶装置におけ
るメモリセルアレーとその周辺回路とを示す回路図であ
る。

【図３】本発明の一実施の形態において、シェアドセン
スアンプ方式におけるシェアドセンスアンプ分離信号線
の信号制御回路を示す回路図である。

【図４】本発明の一実施の形態において、シェアドセン
スアンプ分離信号の波形図である。

【図５】本発明の前提となる半導体記憶装置において、
シェアドセンスアンプ方式によるセンスアンプを示す回
路図である。

【図６】本発明の前提となる半導体記憶装置において、
図５のシェアドセンスアンプ方式における読み出し／書
き込み動作の信号波形図である。

【図７】(a),(b) は本発明の前提となる半導体記憶装置
において、複数のメモリマットにおけるシェアドセンス
アンプ分離信号線の制御を示す説明図である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域５１入力回路５２プリデコーダ６１メインアンプ６２出力回路ＭＷ，ＭＷＢメインワード線ＦＸ，ＦＸＢプリデコーダ線ＳＷサブワード線ＢＬ，ＢＬＢビット線ＹＳ列選択信号線ＬＩＯ，ＬＩＯＢローカルＩＯ線ＭＩＯ，ＭＩＯＢメインＩＯ線ＳＨＲシェアドセンスアンプ分離信号線ＰＣＢビット線プリチャージ信号線ＣＳＰ，ＣＳＮセンスアンプ駆動線ＳＡＰセンスアンプ充電信号線ＳＡＮセンスアンプ放電信号線ＭＣＡメモリセルアレーＭＣメモリセルＳＡセンスアンプＳＷＤサブワードドライバＩＳ交差領域ＩＶインバータＭＰＰＭＯＳトランジスタＭＮＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者橘川五郎東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】隣接するメモリセルアレーでセンスアン
プを共有するシェアドセンスアンプ方式で、前記２つの
メモリセルアレーと前記センスアンプとの間に各々カッ
トＭＯＳトランジスタが接続され、このカットＭＯＳト
ランジスタのゲートを制御するシェアドセンスアンプ分
離信号線について、その充電を多数のアレーで共通にア
レー外に設けた集中回路で制御し、かつ放電をアレー間
に設けた分散回路で制御することを特徴とする半導体記
憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記シェアドセンスアンプ分離信号線の制御は、選
択メモリセルアレーと活性センスアンプとの間のシェア
ドセンスアンプ分離信号線は昇圧電圧ＶＰＰ、非選択メ
モリセルアレーと活性センスアンプとの間のシェアドセ
ンスアンプ分離信号線は電圧ＶＳＳ、待機時または非選
択メモリセルアレーと非活性センスアンプとの間のシェ
アドセンスアンプ分離信号線は電源電圧ＶＤＤに３値制
御することを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置であっ
て、前記シェアドセンスアンプ分離信号線の電圧ＶＳＳ
から電圧ＶＤＤへの充電動作または電圧ＶＤＤから電圧
ＶＰＰへの充電動作はアレー領域の外部の集中回路で行
い、前記シェアドセンスアンプ分離信号線の電圧ＶＤＤ
から電圧ＶＳＳへの放電動作は前記アレー領域の内部に
分散したＮＭＯＳトランジスタで行うことを特徴とする
半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置であっ
て、前記電圧ＶＰＰはワード線選択電圧と等しいことを
特徴とする半導体記憶装置。
【請求項５】請求項１、２、３または４記載の半導体
記憶装置であって、前記半導体記憶装置は、高集積のＤ
ＲＡＭであることを特徴とする半導体記憶装置。