CN1758375A - 内部电压提供电路 - Google Patents

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Abstract

本发明公开一种半导体装置的内部电压提供电路。该内部电压提供电路包括第一电压驱动器，用以响应于第一使能信号提供第一电压；第二电压驱动器，用以响应于第二使能信号提供第二电压；以及第一使能信号发生器，用以根据该半导体装置的电流驱动能力产生具有期望时间的使能周期的第一使能信号。当该半导体装置的电流驱动能力高于预定基准电流驱动能力时，将该使能周期设定成比预定基准周期短，和当该半导体装置的电流驱动能力低于基准电流驱动能力时，将该使能周期设定成比基准周期长。

Description

内部电压提供电路
技术领域
本发明涉及一种内部电压提供电路，尤其涉及一种根据半导体装置的电流驱动能力来控制提供给输入/输出读出放大器(sense amplifier)的内部电压的内部电压提供电路。
背景技术
通常，半导体装置可能由于例如在半导体晶片制造工艺中的条件或环境的因素而具有不同质量，这导致在多个半导体装置间可能具有不同的性能。而且，当半导体装置在高速下操作时，这种在制造中的不同质量可能降低该半导体装置的性能；例如：电流驱动能力。特别地，这种问题可能发生在主动操作中的半导体装置的核心电路，此后将结合图1和图2来描述。
图1示出一个传统半导体装置的核心电路，更具体地说是示出一个包括输入/输出读出放大器及用于提供电压到该输入/输出读出放大器电路的电路。如在此附图中所示，通过从用附图标记110来表示的该读出放大器电压提供电路接收一高电压Vpp或核心电压Vcore作为一源极电压来操作以附图标记120来表示的该输入/输出读出放大器。这种结构的采用及使用是开始于同步动态随机存取存储器(SDRAM)之前的产品，并且当前是用于533MHz或533MHz以上的动态随机存取存储器(DRAM)产品中。
图1的电路是以下列方式操作。首先，如果导通字线，则该读出放大器120感测在位线BIT与互补位线/BIT间的电位差。在此时，响应于高电压使能信号SAP1，首先导通N-沟道金属氧化物半导体(NMOS)晶体管N11，以将作为源极电压的高电压Vpp施加到读出放大器120，从而导致节点A的电平变成该高电压Vpp的电平。此后，当已经过去某段时间后，使能核心电压使能信号SPA2，以导通NMOS晶体管N12，而禁止高电压使能信号SAP1，以关闭NMOS晶体管N11。结果，将作为源极电压的核心电压Vcore施加到读出放大器120，因而使该节点A的电平维持在核心电压Vcore的电平。
图2示出根据高电压使能信号SAP1及核心电压使能信号SPA2在图1的电路的各自部分上的信号波形。如从此附图可以看出，作为读出放大器120的源极电压的在节点A上的电压在高电压使能信号SAP1的使能周期中上升到高电压Vpp电平，并随后在高电压使能信号SAP1的禁止周期下降到并维持在核心电压Vcore电平。
然而，上述传统半导体装置具有下列缺点：由于高电压Vpp应用周期是固定的而不管在半导体晶片制造工艺中不同环境或条件所导致的多个半导体装置间的性能差异，例如：电流驱动能力，所以会降低其电学特性，例如，交流电(AC)特性或增加电流损耗，也就是说，在传统半导体装置因制造工艺周期的条件所造成的整体性能(包括电流驱动能力)变差的情况中，无法充分地提供高电压Vpp，以致于造成该电流驱动能力的不足。相反，在传统半导体装置具有好的整体性能的情况中，会过度提供该高电压Vpp，以致于增加不必要的电流损耗。
发明内容
因此，考虑到上述问题而提出本发明，本发明的一个目的在于提供一种内部电压提供电路，其能通过根据晶圆制造工艺条件来反映半导体装置间的电流驱动能力的差异，以控制用作输入/输出读出放大器的源极电压的内部电压，以便改善该等半导体装置的电学特性及减少其不必要的电流损耗，从而增加这些半导体装置的能效。
根据本发明，可针对半导体装置提供一内部电压提供电路以完成上述和其它目的，该内部电压提供电路包括：第一电压驱动器，用以响应于第一使能信号提供第一电压；第二电压驱动器，用以响应于第二使能信号提供第二电压；以及第一使能信号发生器，用以根据该半导体装置的电流驱动能力产生具有期望时间的使能周期的第一使能信号，其中当该半导体装置的电流驱动能力高于预定基准电流驱动能力时，将该使能周期设定为比预定基准周期短，和当该半导体装置的电流驱动能力低于基准电流驱动能力时，将该使能周期设定成比该基准周期长。
最好，在将第一使能信号从其使能状态改变至禁止状态之后，使能第二使能信号。
最好，第一使能信号发生器包括多个使能周期调整器，用以接收初始使能信号及分别产生多个具有不同使能周期的使能信号。
每个使能周期调整器可包括：延迟装置，用以延迟该初始使能信号预定时间；以及逻辑装置，用以实施有关来自该延迟装置的输出信号及该初始使能信号的逻辑运算，以从多个使能信号中输出一个对应信号。
该逻辑装置可以是一个NAND门电路。
最好，在这种使能周期调整器中的延迟装置具有不同的延迟时间。
该第一使能信号发生器还可包括：信号组合器，其为了输出驱动器的驱动能力的调整根据该半导体装置的电流驱动能力组合多个驱动器使能信号，以产生多个栅极使能信号；以及转移栅极电路(transfer gate circuit)，用以响应于该多个栅极使能信号，输出多个使能信号中的任何一个使能信号以作为第一使能信号，。
该转移栅极电路包括多个转移栅极，每一转移栅极用以响应于该多个栅极使能信号中的一个对应的栅极使能信号来实施导通/关闭切换操作，。
最好，该半导体装置具有一离芯驱动器校准(off-chip driver，OCD)功能。
第一电压驱动器及第二电压驱动器中的每一个电压驱动器可包括N-沟道金属氧化物半导体(NMOS)装置。
第一电压可以是高电压和第二电压可以是核心电压。
最好，第一电压及第二电压中的每一个电压是用作该半导体装置的输入/输出读出放大器的源极电压。
该半导体装置可以是双倍数据流(DDR)同步动态随机存取存储器(SDRAM)。
附图说明
从下面结合所附附图的详细说明可更清楚了解本发明的上述及其它目的、特征及其它优点。
图1是示出通用输入/输出读出放大器及其电压提供电路的结构的电路图；
图2是图1中的信号波形图；
图3是说明半导体装置的离芯驱动校准器(OCD)功能的概念的示意图；
图4是说明在半导装置的电流驱动能力低于预定基准电流驱动能力时用以调整高电压使能信号的使能周期的方法的方块图；
图5是说明在半导体装置的电流驱动能力高于预定基准电流驱动能力时用以调整高电压使能信号的使能周期的方法的方块图；以及
图6是示出根据本发明的一个实施例的内部电压提供电路的结构的电路图。
具体实施方式
双倍数据速率(DDR)SDRAM是多个建议的新标准之一，以取代一般SDRAM，以便克服因系统总线速度的连续增加所导致对该SDRAM的限制。基本上，DDR SDRAM在功能上类似于一般的SDRAM，然而DDR SDRAM通过每周期(即，在时钟信号的上升及下降沿上)转移两次数据从而具有双倍的存储器的带宽。
除现有功能外，DDR II SDRAM(第二代DDR SDRAM)还包括离芯驱动器校准(OCD)功能，用以步进地增加或减少输出驱动强度以输出驱动强度用于阻抗调整。额外提供OCD功能以通过控制该输出驱动强度来执行内部数据或Dout信号的阻抗匹配。具有OCD功能的半导体装置是设计来根据其电流驱动能力控制输出驱动强度的，其中电流驱动能力取决于例如在半导体晶片制造工艺周期的条件及/或环境的因素而确定。
换句话说，参考图3，如果半导体装置的电流驱动能力低于预定基准电流驱动能力，则OCD功能增加导通的输出驱动器的数目，以增加输出驱动强度。相反，如果半导体装置的电流驱动能力高于该预定基准电流驱动能力，则该OCD功能减少导通输出驱动器的数目，以减少该输出驱动强度。
本发明的基本原理是将根据半导体装置的本身电流驱动能力来调整输出驱动强度的OCD功能的概念原理应用到内部电压提供电路，其中该内部电压提供电路提供内部电压到输入/输出读出放大器。即，当半导体装置的电流驱动能力高于预定基准电流驱动能力时，内部电压提供电路使提供给该读出放大器的高电压Vpp的使能周期比对应于该基准电流驱动能力的基准周期要短。相反，当半导体装置的电流驱动能力低于预定基准电流驱动能力时，内部电压提供电路使提供给该读出放大器的高电压Vpp的使能周期比对应于该基准电流驱动能力的基准周期长。
图4是说明在半导装置的电流驱动能力低于该预定基准电流驱动能力时用以调整高电压使能信号的使能周期的方法的方块图。如附图所示，使得第三使能周期调整器导通以输出具有较长使能周期的高电压使能信号SAP1。
图5是说明在半导装置的电流驱动能力高于该预定基准电流驱动能力时用以调整该高电压使能信号的使能周期的方法的方块图。如在此附图中所示，使得第一使能周期调整器导通以输出具有较短使能周期的高电压使能信号SAP1。
以下将结合图6以详述根据上述概念原理的本发明的结构及操作。
图6是示出根据本发明的一个实施例的内部电压提供电路的结构的电路图。如附图所示，该内部电压提供电路包括NMOS晶体管N100，用以响应于高电压使能信号SAP1提供高电压Vpp；NMOS晶体管N200，用以响应于核心电压使能信号SAP2提供一核心电压Vcore；以及高电压使能信号发生器200，其根据半导体装置的电流驱动能力以产生具有期望时间的使能周期的高电压使能信号SAP1。在此，当半导体装置的电流驱动能力高于预定基准电流驱动能力时，将使能周期设定为比预定基准周期短，以及当半导体装置的电流驱动能力低于该基准电流驱动能力时，将使能周期设定为比基准周期长。
在将该高电压使能信号SAP1从其使能状态改变到禁止状态之后，使能核心电压使能信号SAP2。
高电压使能信号发生器200包括多个使能周期调整器211、213及215，用于接收初始使能信号PRE_SAP1和分别产生具有不同使能周期的多个使能信号SAP1_1、SAP1_2及SAP1_3。这些使能周期调整器211、213及215中的每一个包括延迟装置212、214或216，用以延迟初始使能信号PRE_SAP1预定时间；以及NAND门电路ND11、ND12或ND13，用于对来自延迟装置212、214或216的输出信号和初始使能信号PRE_SAP1实施NAND运算，并输出NAND的运算结果以作为使能信号SAP1_1、SAP1_2或SAP1_3。
高电压使能信号发生器200还包括信号组合器230，其根据该半导体装置的电流驱动能力组合多个驱动器使能信号ocd_drv5及ocd_drv9来调整输出驱动器250的驱动能力，以产生多个栅极使能信号(gate enable signal)；和转移栅极电路(transfer gate signal)220，用于响应于多个栅极使能信号输出多个使能信号SAP1_1、SAP1_2及SAP1_3中的任何一个使能信号以作为高电压使能信号SPA1。转移栅极电路220包括多个转移栅极T10、T20及T30，其中，每一个用以响应多个栅极使能信号之一的对应栅极使能信号执行导通/关闭切换操作，。
接下来，将详述具有上述结构的本发明的操作。
在该半导体装置中，根据该半导体装置的本身电流驱动能力与该基准电流驱动能力间的比较来决定输出驱动器的输出驱动强度。在此，该基准电流驱动能力是半导体装置的本身电流驱动能力的基准值，其可根据该半导体装置的特性、功能等来决定。根据基准电流驱动能力，确定半导体装置的电流驱动能力是较高或较低。
首先，当该半导体装置的电流驱动能力等于基准电流驱动能力时，使多个驱动器使能信号间的信号ocd_drv5及信号ocd_drv4、ocd_drv6及ocd_default使能，因而驱动器使能信号ocd_drv5变成高电平和驱动器使能信号ocd_drv9变得太低。将高电平的驱动器使能信号ocd_drv5及低电平的驱动器使能信号ocd_drv9输入到信号组合器230。结果，在信号组合器230中，NAND门ND22的输出变成低电平和NAND门ND21及ND23的输出变成高电平，从而导致只有转移栅极T20导通。
因此，在施加到使能周期调整器213后，初始使能信号PRE_SAP1被转换成具有和延迟装置214的延迟时间相同的第一时间的使能周期的信号，并随后被输出成为高电压使能信号SAP1。NMOS晶体管N100在其栅极上接收高电压使能信号SAP1、在第一时间提供高电压Vpp至读出放大器240，并随后使NMOS晶体管N100被禁止。此后，响应于核心电压使能信号SAP2，使能NMOS晶体管N200，进而将核心电压Vcore提供给该读出放大器240。
另一方面，当半导体装置的本身电流驱动能力高于基准电流驱动能力时，只使多个驱动器使能信号中的信号ocd_drv4使能，以致驱动器使能信号ocd_drv5及ocd_drv9都变成低电平。将低电平的驱动器使能信号ocd_drv5及ocd_drv9输入到信号组合器230。因此，在该信号组合器230中，NAND门电路ND23的输出变成低电平，并且NAND门电路ND21及ND22的输出变成高电平，由此只使转移栅极T10导通。
结果，在施加到使能周期调整器211后，将初始使能信号PRE_SAP1转换为具有第二时间的使能周期的信号，其中该第二时间和延迟装置212的延迟时间相同，并随后输出该信号成为高电压使能信号SAP1。在此，将第二时间设定为比第一时间短。NMOS晶体管N100在其栅极上接收高电压使能信号SAP1、在第二时间周期提供该高电压Vpp到读出放大器240，并随后使该NMOS晶体管N100被禁止。随后，响应于核心电压使能信号SAP2，使能NMOS晶体管N200，从而将该核心电压Vcore提供给该读出放大器240。
导体装置的本身电流驱动能力高于该基准电流驱动能力的情况中，使高电压施加到读出放大器的周期比基准周期短，以防止半导体装置不必要的电流损耗。
另一方面，当该半导体装置的本身电流驱动能力低于该基准电流驱动能力时，只使多个驱动器使能信号中的信号ocd_drv4、ocd_drv5、ocd_drv6及ocd_default以及信号ocd_drv8及ocd_drv9使能，因而驱动器使能信号ocd_drv5及ocd_drv9都变成高电平。将高电平的驱动器使能信号ocd_drv5及ocd_drv9输入至该信号组合器230。因此，在该信号组合器230中，该NAND门电路ND21的输出变成低电平并且NAND门电路ND22及ND23的输出变成高电平，因此只使转移栅极T30导通。
结果，在施加到该使能周期调整器215后，将初始使能信号PRE_SAP1转换为具有和延迟装置216的延迟时间相同的第三时间的使能周期的信号，并随后输出信号成为高电压使能信号SAP1。在此，将第三时间设定为比第一时间长。NMOS晶体管N100在其栅极上接收高电压使能信号SAP1、在第三时间周期提供高电压Vpp到读出放大器240，并随后使NMOS晶体管N100禁止。随后，响应于核心电压使能信号SAP2，使能NMOS晶体管N200，并将核心电压Vcore提供给读出放大器240。
因此，在半导体装置的本身电流驱动能力低于基准电流驱动能力的情况中，使高电压提供给读出放大器的周期比基准周期长，以致可防止半导体装置的电学特性降低，例如驱动及AC特性。
虽然在本实施例的描述公开了仅仅两个驱动器使能信号被施加到信号组合器230，但是并非用此来限定本发明。例如：为了根据该半导体装置的本身电流驱动能力使高电压使能周期更精准，可使用更多驱动使能信号以及可安装更多使能周期调整器及更多转移栅极。
发明的内部电压提供电路根据半导体装置间因晶圆制造工艺条件所造成的电流驱动能力的差异来减少或增加内部电压的高电压应用周期，以改善半导体装置的电学特性、确保半导体装置的更稳定操作特性及减少这些半导体装置的不必要的电流损耗，由此增加半导体装置的能效。
通过上述说明下显而易见，本发明提供一种内部电压提供电路，其能根据半导体装置间的因晶圆制造工艺条件所造成的电流驱动能力的差异来减少或增加作为一输入/输出读出放大器的源极电压使用的内部电压的高电压应用周期。因此，可改善半导体装置的电学特性、确保半导体装置的更稳定操作特性及减少半导体装置的不必要电流损耗，由此增加半导体装置的能效。
虽然为了说明目的已经公开了本发明的优选实施例，但是本领域技术人员将理解：在不脱离如所附申请要求所公开的本发明的范围及精神内，可以实施各种修改、添加和替换。

Claims (13)

1.一种用于半导体装置的内部电压提供电路，包括：
第一电压驱动器，用以响应于第一使能信号提供第一电压；
第二电压驱动器，用以响应于第二使能信号提供第二电压；以及
第一使能信号发生器，用于根据该半导体装置的电流驱动能力产生具有期望时间的使能周期的第一使能信号，
其中当该半导体装置的电流驱动能力高于预定基准电流驱动能力时，将该使能周期设定成比所述预定基准周期短，以及当该半导体装置的电流驱动能力低于该基准电流驱动能力时，将该使能周期设定成比该基准周期长。
2.如权利要求1所述的内部电压提供电路，其中在将所述第一使能信号从其使能状态改变至禁止状态之后，使能所述第二使能信号。
3.如权利要求1所述的内部电压提供电路，其中所述第一使能信号发生器包括多个使能周期调整器，分别用于接收初始使能信号及产生多个具有不同使能周期的使能信号。
4.如权利要求3所述的内部电压提供电路，其中每一使能周期调整器包括：
延迟装置，用于延迟所述初始使能信号预定时间；以及
逻辑装置，用于对来自该延迟装置的输出信号和所述初始使能信号执行逻辑运算，以输出所述多个使能信号中的对应信号。
5.如权利要求4所述的内部电压提供电路，其中所述逻辑装置是NAND门。
6.如权利要求4所述的内部电压提供电路，其中所述使能周期调整器的延迟装置具有不同延迟时间。
7.如权利要求3所述的内部电压提供电路，其中所述第一使能信号发生器还包括：
信号组合器，其组合多个驱动使能信号，用于根据该半导体装置的电流驱动能力来调整输出驱动器的驱动能力，以产生多个栅极使能信号；以及
转移栅极电路，用于响应于多个栅极使能信号，输出所述多个使能信号中的任何一个使能信号作为所述第一使能信号。
8.如权利要求7所述的内部电压提供电路，其中所述转移栅极电路包括多个转移栅极，其中，每一转移栅极用于响应于所述多个栅极使能信号中的一个对应栅极使能信号执行导通/关闭切换操作。
9.如权利要求7或8所述的内部电压提供电路，其中所述半导体装置具有离芯驱动器校准(OCD)功能。
10.如权利要求1所述的内部电压提供电路，其中所述第一电压驱动器和所述第二电压驱动器中的每一个包括N-沟道金属氧化物半导体(NMOS)装置。
11.如权利要求1所述的内部电压提供电路，其中所述第一电压是高电压和所述第二电压是核心电压。
12.如权利要求1所述的内部电压提供电路，其中所述第一电压和所述第二电压中的每一个用作所述半导体装置的输入/输出读出放大器的源极电压。
13.如权利要求1所述的内部电压提供电路，其中所述半导体装置是双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613449B1 (ko) 2004-10-07 2006-08-21 주식회사 하이닉스반도체 내부전압 공급회로
KR100567077B1 (ko) * 2005-01-31 2006-04-04 주식회사 하이닉스반도체 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
US7401315B2 (en) * 2005-11-14 2008-07-15 Avago Technologies General Ip Pte Ltd System and method for implementing package level IP preverification for system on chip devices
US7957213B2 (en) * 2006-02-09 2011-06-07 Hynix Semiconductor, Inc. Semiconductor memory apparatus
US7603605B2 (en) * 2007-01-08 2009-10-13 Arm Limited Performance control of an integrated circuit
US7596039B2 (en) * 2007-02-14 2009-09-29 Micron Technology, Inc. Input-output line sense amplifier having adjustable output drive capability
KR100955682B1 (ko) * 2008-04-28 2010-05-03 주식회사 하이닉스반도체 센싱 지연회로 및 이를 이용한 반도체 메모리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11328973A (ja) * 1998-05-20 1999-11-30 Nec Ic Microcomput Syst Ltd 半導体記憶装置
KR100272511B1 (ko) * 1998-08-10 2000-11-15 김영환 반도체 메모리소자의 고전압 발생회로
KR100300079B1 (ko) * 1999-07-28 2001-11-01 김영환 센스앰프 구동회로
JP2002025264A (ja) * 2000-07-05 2002-01-25 Toshiba Corp 半導体装置
JP2002074960A (ja) * 2000-08-24 2002-03-15 Toshiba Microelectronics Corp 半導体記憶装置
AU2002340265A1 (en) * 2001-10-19 2003-04-28 Clare Micronix Integrated Systems Inc. Matrix element precharge voltage adjusting apparatus and method
KR100535652B1 (ko) * 2001-12-21 2005-12-08 주식회사 하이닉스반도체 플래쉬 메모리 장치
JP4289825B2 (ja) * 2002-03-29 2009-07-01 株式会社ルネサステクノロジ 半導体記憶装置
KR100452319B1 (ko) * 2002-05-10 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법
JP2004079033A (ja) * 2002-08-12 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
US7034781B2 (en) * 2003-02-14 2006-04-25 Elantec Semiconductor Inc. Methods and systems for driving displays including capacitive display elements
KR100543659B1 (ko) * 2003-06-20 2006-01-20 주식회사 하이닉스반도체 내부전압 생성용 액티브 드라이버
KR100613449B1 (ko) 2004-10-07 2006-08-21 주식회사 하이닉스반도체 내부전압 공급회로
KR100645049B1 (ko) * 2004-10-21 2006-11-10 삼성전자주식회사 프로그램 특성을 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법

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