KR20010036452A - 출력버퍼회로 - Google Patents

출력버퍼회로 Download PDF

Info

Publication number
KR20010036452A
KR20010036452A KR1019990043477A KR19990043477A KR20010036452A KR 20010036452 A KR20010036452 A KR 20010036452A KR 1019990043477 A KR1019990043477 A KR 1019990043477A KR 19990043477 A KR19990043477 A KR 19990043477A KR 20010036452 A KR20010036452 A KR 20010036452A
Authority
KR
South Korea
Prior art keywords
pull
output
signal
delay
control signal
Prior art date
Application number
KR1019990043477A
Other languages
English (en)
Inventor
박산하
김동석
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990043477A priority Critical patent/KR20010036452A/ko
Publication of KR20010036452A publication Critical patent/KR20010036452A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Abstract

본 발명은 출력버퍼회로에 관한 것으로, 종래 기술에 있어서 출력 데이터의 비트수가 커질 경우 출력 데이터의 천이시, 풀업용 및 풀다운용 트랜지스터의 스위칭 시간이 짧아 전원전압과 접지전압 사이에 관통전류가 발생하여 전력의 손실과 아울러 이를 입력받는 출력측 회로가 오동작하게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 출력 데이터가 ″로우″에서 ″하이″로 천이할 때 풀업용 피모스 트랜지스터와 풀다운용 엔모스 트랜지스터를 소정시간 동안 턴오프한 후 일측을 턴온시킴으로써, 전원전압과 접지전압 사이의 관통전류에 의한 전류 소모를 감소시킴과 아울러 출력속도를 개선하는 효과가 있다.

Description

출력버퍼회로{OUTPUT BUFFER CIRCUIT}
본 발명은 메모리 데이터의 입출력회로에 관한 것으로, 특히 데이터 출력이 ″하이″와 ″로우″로 천이함에 따라 트랜지스터를 이용하여 전원전압 혹은 접지전압을 출력하는 출력회로에 있어서, 풀업용 및 풀다운용 트랜지스터가 소정시간 간격을 두어 온/오프 되도록 하는 출력버퍼회로에 관한 것이다.
도1은 종래 출력버퍼회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 리드/라이트 앰프(도면 미도시)의 출력 데이터에 따라 풀업 및 풀다운제어신호(S1,S2)를 출력하는 출력버퍼 제어부(1)와; 풀업제어신호(S1)에 의해 도통제어되어 전원전압(VDDQ)을 출력단(DQ)으로 출력하는 피모스 트랜지스터(PM)와; 풀다운제어신호(S2)에 의해 도통제어되어 접지전압(VSSQ)을 출력단(DQ)으로 출력하는 엔모스 트랜지스터(NM)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 상세히 설명한다.
우선, 리드/라이트(Read/Write) 앰프(도면 미도시)에서 데이터 출력이 발생하지 않으면, 출력버퍼 제어부(1)는 풀업 및 풀다운제어신호(S1,S2)를 각기 ″하이″와 ″로우″로 출력하여 각 트랜지스터(PM,NM)를 턴오프시켜 출력단(DQ)을 디스에이블(Disable) 한다.
그후, 리드/라이트 앰프(도면 미도시)에서 ″하이″ 데이터를 출력하면 상기 출력버퍼 제어부(1)는 ″로우″인 풀업 및 풀다운제어신호(S1,S2)를 출력하여 트랜지스터(PM,NM)에 인가하고, 이에 따라 피모스 트랜지스터(PM)만 턴온 되어 전원전압(VDDQ)이 출력단(DQ)으로 출력된다.
그리고, 데이터 출력이 ″로우″일 경우 상기 출력버퍼 제어부(1)는 ″하이″인 풀업 및 풀다운제어신호(S1,S2)를 트랜지스터(PM,NM)에 인가하는데, 이때 ″하이″인 풀다운제어신호(S2)에 의해 엔모스 트랜지스터(NM)만 턴온 되어 접지전압(VSSQ)이 출력단(DQ)으로 출력된다.
그러나, 상기에서와 같이 종래의 기술에 있어서, 출력 데이터의 비트수가 커질 경우 출력 데이터의 천이시, 풀업용 및 풀다운용 트랜지스터의 스위칭 시간이 짧아 전원전압과 접지전압 사이에 관통전류가 발생함으로써, 전력의 손실과 아울러 이를 입력받는 출력측 회로가 오동작하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 출력버퍼의 풀업용 및 풀다운용 트랜지스터를 모두 소정시간 동안 턴오프한 후 일측을 턴온 시킴으로써, 전원전압과 접지전압 사이의 관통전류가 발생하는 것을 방지하도록 하는 출력버퍼회로를 제공함에 그 목적이 있다.
도1은 종래 출력버퍼회로의 구성을 보인 블록도.
도2는 본 발명 출력버퍼회로의 구성을 보인 블록도.
도3a는 도2에서, 풀업 지연부의 구성을 보인 블록도.
도3b는 도2에서, 풀다운 지연부의 구성을 보인 블록도.
도4는 도3에서, 출력데이터의 천이에 따른 각 신호의 동작을 나타낸 타이밍도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 출력버퍼 제어부 20 : 풀업 지연부
21,23,32,33 : 인버터 22,31 : 상승에지 지연부
30 : 풀다운 지연부 PUPM : 풀업용 피모스 트랜지스터
PDNM : 풀다운용 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은 데이터 출력이 발생함에 따라 풀업 및 풀다운제어신호를 출력하는 출력버퍼 제어부와; 풀업제어신호를 입력받아 이를 소정시간 지연하여 풀업지연신호로 출력하는 풀업지연부와; 풀다운제어신호를 입력받아 이를 소정시간 지연하여 풀다운지연신호로 출력하는 풀다운 지연부와; 풀업지연신호에 의해 도통제어되어 전원전압을 출력단으로 출력하는 풀업용 피모스 트랜지스터와; 풀다운지연신호에 의해 도통제어되어 접지전압을 출력단으로 출력하는 풀다운용 엔모스 트랜지스터로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 출력버퍼회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 리드/라이트 앰프(도면 미도시)의 출력 데이터에 따라 풀업 및 풀다운제어신호(S1,S2)를 출력하는 출력버퍼 제어부(10)와; 풀업제어신호(S1)를 입력받아 이를 소정시간 지연하여 풀업지연신호(S3)로 출력하는 풀업지연부(20)와; 풀다운제어신호(S2)를 입력받아 이를 소정시간 지연하여 풀다운지연신호(S4)로 출력하는 풀다운 지연부(30)와; 풀업지연신호(S3)에 의해 도통제어되어 전원전압(VDDQ)을 출력단(DQ)으로 출력하는 풀업용 피모스 트랜지스터(PUPM)와; 풀다운지연신호(S4)에 의해 도통제어되어 접지전압(VSSQ)을 출력단(DQ)으로 출력하는 풀다운용 엔모스 트랜지스터(PDNM)로 구성한다.
여기서, 상기 풀업 지연부(20)는 도3a에 도시한 바와 같이 풀업제어신호(S1)를 반전하여 출력하는 제1인버터(21)와; 입력된 상기 제1인버터(21)의 출력이 ″로우″에서 ″하이″로 천이할 경우 이를 소정시간 동안 지연하여 출력하는 상승에지 지연부(22)와; 상기 상승에지 지연부(22)의 출력을 반전하여 풀업지연신호(S3)로 출력하는 제2인버터(23)로 구성한다.
또한, 상기 풀다운 지연부(30)는 도3b에 도시한 바와 같이 입력된 풀다운제어신호(S2)가 ″로우″에서 ″하이″로 천이할 경우 이를 소정시간 동안 지연하여 출력하는 상승에지 지연부(31)와; 상기 상승에지 지연부(31)의 출력을 순차적으로 반전하여 풀다운지연신호(S4)로 출력하는 제1 및 제2인버터(32,33)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 첨부한 도4를 참조하여 상세히 설명한다.
우선, 도4의 구간(가)와 같이 리드/라이트(Read/Write) 앰프(도면 미도시)에서 데이터 출력이 발생하지 않으면, 출력버퍼 제어부(10)는 풀업 및 풀다운제어신호(S1,S2)로 각기 ″하이″와 ″로우″를 출력하여 트랜지스터(PUPM,PDNM)를 턴오프시켜 출력단(DQ)을 디스에이블(Disable) 한다.
그후, 상기 리드/라이트 앰프(도면 미도시)에서 최초의 출력 데이터로 ″하이″가 출력되면, 상기 출력버퍼 제어부(10)는 풀업 및 풀다운제어신호(S1,S2)로 ″로우″를 출력하는데, 여기서 ″로우″인 풀다운제어신호(S2)를 입력받은 풀다운 지연부(30)는 입력의 변화가 없으므로 이전상태를 유지하여 풀다운용 엔모스 트랜지스터(PDNM)를 턴오프 시킨다.
그리고, 상기 ″로우″인 풀업제어신호(S1)는 풀업 지연부(20) 내의 제1인버터(21)를 통해 ″하이″로 반전되어 제1상승에지 지연부(22)로 입력되는데, 이에 의해 상기 제1상승에지 지연부(22)는 입력이 ″로우″에서 ″하이″로 천이되므로 소정시간 동안 풀업제어신호(S1)를 지연하여 제2인버터(23)로 출력하고, 상기 제2인버터(23)는 상기 지연된 ″하이″인 풀업제어신호(S1)를 반전하여 ″로우″인 풀업지연신호(S3)로 풀업용 피모스 트랜지스터(PUPM)에 인가한다.
그러면, 상기 풀업용 피모스 트랜지스터(PUPM)가 턴온 되어 전원전압(VDDQ)을 출력단(DQ)으로 출력하게 된다.
그후, 리드/라이트 앰프(도면 미도시)에서 ″하이″에서 ″로우″로 천이되는 데이터를 출력할 경우, 출력버퍼 제어부(10)는 풀업 및 풀다운제어신호(S1,S2)를 ″로우″에서 ″하이″로 천이하여 출력한다.
그리고, 제1상승에지 지연부(22)는 구간(나)에서는 제1인버터(21)에서 반전된 ″하이″인 풀업제어신호(S1)를 입력받고 구간(다)에서는 상기 제1인버터(21)에서 반전된 ″로우″인 풀업제어신호(S1)를 입력받는데, 이 경우 상기 제1상승에지 지연부(22)는 입력된 ″로우″인 풀업제어신호(S1)를 지연없이 제2인버터(23)로 출력한다.
그러면, 상기 제2인버터(23)는 ″로우″인 풀업제어신호(S1)를 ″하이″인 풀업지연신호(S3)로 반전한 뒤, 풀업용 피모스 트랜지스터(PUPM)에 인가하여 이를 턴오프 한다.
이와 동시에, 제2상승에지 지연부(31)는 출력버퍼 제어부(10)로부터 ″로우″에서 ″하이″로 천이되는 풀다운제어신호(S2)를 입력받는데, 여기서 상기 제2상승에지 지연부(31)는 ″로우″에서 ″하이″로 천이되는 입력에 의해 ″로우″인 상태를 소정시간 동안 유지한 후 ″하이″인 풀다운제어신호(S2)를 출력한다.
그리고, 상기 제2상승에지 지연부(31)의 지연된 풀다운제어신호(S2)는 인버터(32,33)에서 순차적으로 반전되어 ″하이″인 풀다운지연신호(S4)로 풀다운용 엔모스 트랜지스터(PDNM)에 인가되고, 이에 따라 상기 풀다운용 엔모스 트랜지스터(PDNM)가 턴온되어 접지전압(VSSQ)을 출력단(DQ)으로 출력한다.
한편, 리드/라이트 앰프(도면 미도시)에서 ″로우″에서 ″하이″로 천이되는 데이터를 출력할 경우, 출력버퍼 제어부(10)는 ″하이″에서 ″로우″로 천이되는 풀업 및 풀다운제어신호(S1,S2)를 출력하는데, 이에 따라 제2상승에지 지연부(31)는 상기 출력버퍼 제어부(10)로부터 구간(다)에서는 ″하이″인 풀다운제어신호(S2)를 입력받고 구간(라)에서는 ″로우″인 풀다운제어신호(S2)를 입력받게 되므로, 입력된 ″로우″인 풀다운제어신호(S2)를 지연없이 인버터(32,33)로 출력한다.
그리고, 상기 인버터(32,33)는 ″로우″인 풀다운제어신호(S2)를 순차적으로 반전한 후 ″로우″인 풀다운지연신호(S4)로 풀다운용 엔모스 트랜지스터(PDNM)에 인가하여 상기 풀다운용 엔모스 트랜지스터(PDNM)를 턴오프 시킨다.
이와 동시에, 출력버퍼 제어부(10)는 ″로우″인 풀업제어신호(S1)를 제1인버터(21)로 출력하고, 상기 제1인버터(21)는 이를 반전하여 ″하이″인 풀업제어신호(S1)를 제1상승에지 지연부(22)로 출력한다.
그리고, 상기 제1상승에지 지연부(22)는 제1인버터(21)에서 반전한 ″로우″에서 ″하이″로 천이되는 풀업제어신호(S1)를 입력받아 이를 ″하이″ 상태에서 소정시간 동안 지연하여 제2인버터(23)로 출력한다.
그러면, ″하이″인 풀업제어신호(S1)가 상기 제2인버터(23)에서 ″로우″로 반전되어 풀업용 피모스 트랜지스터(PUPM)에 인가되고, 이에 따라 상기 풀업용 피모스 트랜지스터(PUPM)는 턴온 되어 전원전압(VDDQ)을 출력단(DQ)으로 출력한다.
이상에서, 상승에지 지연부(22,31)는 입력된 데이터가 ″로우″에서 ″하이″로 천이될 때에만 소정시간 동안 ″로우″상태를 유지하면서 지연 출력한다.
또한, 트랜지스터(PUPM,PDNM)를 통해 출력단(DQ)으로 출력된 신호는 바운싱(Bouncing)이 최소화되어 출력되고, 이에 따라 약간의 지연이 발생하더라도 출력의 기울기(Slope)가 개선되므로 출력속도는 더 증가하게 된다.
이상에서 설명한 바와 같이 본 발명은 출력버퍼 제어부의 풀업 및 풀다운제어신호가 ″로우″에서 ″하이″로 천이할 때 상기 제어신호를 지연출력하여 풀업용 피모스 트랜지스터와 풀다운용 엔모스 트랜지스터가 소정시간 동안 턴오프 된 후 일측이 턴온되도록 함으로써, 전원전압과 접지전압 사이의 관통전류에 의한 전류 소모를 감소시킴과 아울러 출력속도를 개선하는 효과가 있다.

Claims (3)

  1. 데이터 출력이 발생함에 따라 풀업 및 풀다운제어신호를 출력하는 출력버퍼 제어부와; 풀업제어신호를 입력받아 이를 소정시간 지연하여 풀업지연신호로 출력하는 풀업지연부와; 풀다운제어신호를 입력받아 이를 소정시간 지연하여 풀다운지연신호로 출력하는 풀다운 지연부와; 풀업지연신호에 의해 도통제어되어 전원전압을 출력단으로 출력하는 풀업용 피모스 트랜지스터와; 풀다운지연신호에 의해 도통제어되어 접지전압을 출력단으로 출력하는 풀다운용 엔모스 트랜지스터로 구성한 것을 특징으로 하는 출력버퍼회로.
  2. 제 1항에 있어서, 상기 풀업 지연부는 풀업제어신호를 반전하여 출력하는 제1인버터와; 상기 제1인버터에서 반전된 풀업제어신호를 입력받아 이를 상승에지에서 소정시간 동안 지연하여 출력하는 상승에지 지연부와; 상기 상승에지 지연부의 출력을 반전하여 풀업지연신호로 출력하는 제2인버터로 구성한 것을 특징으로 하는 출력버퍼회로.
  3. 제 1항에 있어서, 상기 풀다운 지연부는 풀다운제어신호를 입력받아 이를 상승에지에서 소정시간 동안 지연하여 출력하는 상승에지 지연부와; 상기 상승에지 지연부의 출력을 순차적으로 반전하여 풀다운지연신호를 출력하는 제1 및 제2인버터로 구성한 것을 특징으로 하는 출력버퍼회로.
KR1019990043477A 1999-10-08 1999-10-08 출력버퍼회로 KR20010036452A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990043477A KR20010036452A (ko) 1999-10-08 1999-10-08 출력버퍼회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990043477A KR20010036452A (ko) 1999-10-08 1999-10-08 출력버퍼회로

Publications (1)

Publication Number Publication Date
KR20010036452A true KR20010036452A (ko) 2001-05-07

Family

ID=19614513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990043477A KR20010036452A (ko) 1999-10-08 1999-10-08 출력버퍼회로

Country Status (1)

Country Link
KR (1) KR20010036452A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040004976A (ko) * 2002-07-08 2004-01-16 주식회사 하이닉스반도체 반도체 메모리 장치용 입력 버퍼
US9071241B2 (en) 2011-12-08 2015-06-30 SK Hynix Inc. Data output circuit and operating method with reduced current overlap for semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040004976A (ko) * 2002-07-08 2004-01-16 주식회사 하이닉스반도체 반도체 메모리 장치용 입력 버퍼
US9071241B2 (en) 2011-12-08 2015-06-30 SK Hynix Inc. Data output circuit and operating method with reduced current overlap for semiconductor device

Similar Documents

Publication Publication Date Title
US5646553A (en) Driver for tri-state bus
US6809983B2 (en) Clock generator for pseudo dual port memory
KR100358121B1 (ko) 반도체장치의 신호 입력회로
US6339343B1 (en) Data I/O buffer control circuit
KR0172345B1 (ko) 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로
KR19990081109A (ko) 위상 분리기
KR20010036452A (ko) 출력버퍼회로
KR100613449B1 (ko) 내부전압 공급회로
KR100313603B1 (ko) 반도체 메모리의 센스앰프 제어회로
JPH08116249A (ja) データ出力バッファ
US20030042959A1 (en) Phase splitter circuit
KR100314732B1 (ko) 논리합회로를이용한상태머신
KR100356796B1 (ko) 반도체 소자의 출력버퍼회로
US20110006823A1 (en) Signal delay circuit, clock transfer control circuit and semiconductor device having the same
KR20020028490A (ko) 센스 증폭기 출력 제어 회로
KR100483014B1 (ko) 데이타 출력 장치
KR100487492B1 (ko) 동적구동회로의출력제어방법
KR100239717B1 (ko) 데이타 출력버퍼
KR100266667B1 (ko) 펄스발생기
KR20010018246A (ko) 포트 회로
KR20020016285A (ko) 출력버퍼회로
KR100482767B1 (ko) 어드레스 버퍼
KR20000043231A (ko) 데이타 출력장치
KR20000041580A (ko) Cke 입력버퍼
KR20020019232A (ko) 출력버퍼회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination