KR20010018246A - 포트 회로 - Google Patents

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Abstract

본 발명은 포트 회로에 관한 것으로, 종래 기술에 있어서 데이터신호가 연속적으로 고전위와 저전위를 순차반전함에 따라 순간적으로 구동용 트랜지스터에 전류 패스가 형성되어 단락 전류가 발생되며, 또한, 출력 포트의 구동 능력이 커짐에 따라 순간적으로 전류량이 크게 증가되어 노이즈 특성이 저하됨과 아울러 전자기 장애가 발생되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 데이터 신호의 상승 에지 및 하강 에지에서 각각 구동용 피모스 및 엔모스 트랜지스터의 게이트에 인가되는 데이터 신호중 하나를 지연시켜 인가함으로써, 상기 구동용 피모스 및 엔모스 트랜지스터가 동시에 턴온되어 형성되는 전류 패스에 의한 단락 전류 발생을 방지하여 노이즈 특성 및 이엠아이 특성을 향상시키는 효과가 있다.

Description

포트 회로{PORT CIRCUIT}
본 발명은 포트 회로에 관한 것으로, 특히 푸시풀형 포트 회로에 있어서 데이터 신호의 상승 에지 및 하강 에지에서 각각 구동용 피모스 및 엔모스 트랜지스터의 게이트로 인가되는 데이터 신호중 하나를 지연킴으로써, 상기 구동용 피모스 및 엔모스 트랜지스터가 동시에 턴온되는 것을 방지하여 전류 패스에 의한 단락 전류 발생을 억제시킨 포트 회로에 관한 것이다.
도 1은 종래 포트 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 제어신호(CTR)를 입력받아 이를 반전하는 인버터(I1)와; 상기 인버터(I1)의 출력신호와 데이터 신호(DATA)를 입력받아 부정곱 연산하는 부정곱 게이트(NAND1)와; 상기 제어신호(CTR)와 데이터신호(DATA)를 입력받아 부정합 연산하는 부정합 게이트(NOR1)와; 상기 부정곱 게이트(NAND1)의 출력신호에 의해 도통제어되어 소오스의 전원전압(VCC)을 드레인을 통해 출력포트(PIN)로 출력하는 피모스 트랜지스터(PM1)와; 상기 부정합 게이트(NOR1)의 출력신호에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인을 통해 상기 출력포트(PIN)로 출력하는 엔모스 트랜지스터(NM1)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2를 참조하여 상세히 설명한다.
우선, 제어신호(CTR)가 고전위로 인가되는 경우, 상기 고전위 제어신호(CTR)를 반전하는 인버터(I1)의 저전위 출력신호를 입력받은 논리곱 게이트(NAND1)는 데이터 신호(DATA)에 상관없이 고전위를 출력하게 되고, 상기 고전위 제어신호(CTR)를 입력받은 논리합 게이트(NOR1)도 데이터신호(DATA)에 상관없이 저전위를 출력하게 된다.
그리고, 게이트로 상기 논리곱 게이트(NAND1)의 고전위 출력신호와 상기 논리합 게이트(NOR1)의 저전위 출력신호를 인가받은 피모스 및 엔모스 트랜지스터(PM1)(NM1)가 턴오프됨에 따라 출력포트(PIN)는 플로팅(Floating)된다.
그리고, 상기 제어신호(CTR)가 저전위로 인가되는 경우, 상기 저전위 제어신호(CTR)를 반전한 상기 인버터(I1)의 고전위 출력신호를 입력받은 논리곱 게이트(NAND1)와 상기 저전위 제어신호(CTR)를 입력받은 상기 논리합 게이트(NOR1)는 각가 상기 데이터신호(DATA)를 반전하여 출력하게 된다.
여기서, 도 2의 구간 (가) 및 (다)와 같이 데이터신호(DATA)가 저전위인 경우, 이를 입력받은 논리곱 게이트(NAND1) 및 논리합 게이트(NOR1)에서 각기 고전위가 출력되고, 이에 상기 엔모스 트랜지스터(NM1)가 턴온되어 출력포트(PIN)로 저전위가 출력된다.
또한, 도 2의 구간 (나)와 같이 상기 데이터신호(DATA)가 고전위인 경우, 이를 입력받은 상기 논리곱 게이트(NAND1) 및 논리합 게이트(NOR1)에서 저전위를 출력함에 따라 상기 피모스 트랜지스터(PM1)가 턴온되므로 출력포트(PIN)로 고전위가 출력된다.
그리고, 상기 데이터신호(DATA)가 고전위에서 저전위로 또는 저전위에서 고전위로 변환되는 경우, 상기 피모스 및 엔모스 트랜지스터(PM1)(NM1)가 동시에 턴온되어 전원전압(VCC)이 상기 피모스 및 엔모스 트랜지스터(PM1)(NM1)를 통해 접지로 흐르는 단락 전류(I1)가 도 2의 (c)와 같이 발생된다.
따라서, 상기와 같이 종래의 기술에 있어서 데이터신호가 연속적으로 고전위와 저전위를 순차반전함에 따라 순간적으로 구동용 트랜지스터에 전류 패스가 형성되어 단락 전류가 발생되며, 또한, 출력 포트의 구동 능력이 커짐에 따라 순간적으로 전류량이 크게 증가되어 노이즈 특성이 저하됨과 아울러 전자기 장애가 발생되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 데이터 신호의 상승 에지 및 하강 에지에서 각각 구동용 피모스 및 엔모스 트랜지스터의 게이트로 인가되는 데이터 신호중 하나를 지연킴으로써, 상기 구동용 피모스 및 엔모스 트랜지스터가 동시에 턴온되어 형성되는 전류 패스에 의한 단락 전류 발생을 방지하도록 한 포트 회로를 제공함에 그 목적이 있다.
도 1은 종래 포트 회로의 구성을 보인 회로도.
도 2는 도 1의 입출력 전압 파형도.
도 3은 본 발명 포트 회로의 구성을 보인 회로도.
도 4는 도 3의 입출력 전압 파형도.
***도면의 주요 부분에 대한 부호의 설명***
100, 110 : 지연부 101, 111 : 지연기
OR1 ∼ OR3 : 논리합 게이트 AND1 ∼ AND3 : 논리곱 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제어신호를 입력받아 이를 반전하는 인버터와; 상기 인버터의 출력신호와 데이터 신호를 입력받아 부정곱 연산하는 부정곱 게이트와; 상기 제어신호와 데이터신호를 입력받아 부정합 연산하는 부정합 게이트와; 상기 부정곱 게이트의 출력신호를 출력함에 있어 상기 데이터신호의 하강에지시 상기 부정곱 게이트의 출력신호를 지연시켜 출력하는 제1 지연부와; 상기 부정합 게이트의 출력신호를 출력함에 있어 상기 데이터신호의 상승에지시 상기 부정합 게이트의 출력신호를 지연시켜 출력하는 제2 지연부와; 상기 제1 지연부의 출력신호에 의해 도통제어되어 소오스의 전원전압을 드레인을 통해 출력포트로 출력하는 피모스 트랜지스터와; 상기 제2 지연부의 출력신호에 의해 도통제어되어 소오스의 접지전압을 드레인을 통해 상기 출력포트로 출력하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명 포트 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 제어신호(CTR)를 입력받아 이를 반전하는 인버터(I1)와; 상기 인버터(I1)의 출력신호와 데이터 신호(DATA)를 입력받아 부정곱 연산하는 부정곱 게이트(NAND1)와; 상기 제어신호(CTR)와 데이터신호(DATA)를 입력받아 부정합 연산하는 부정합 게이트(NOR1)와; 상기 데이터신호의 하강에지를 검출하여 상기 부정곱 게이트(NAND1)의 출력신호를 지연시켜 출력하는 지연부(100)와; 상기 데이터신호(DATA)의 상승에지를 검출하여 상기 부정합 게이트(NOR1)의 출력신호를 지연시켜 출력하는 지연부(110)와; 상기 지연부(100)의 출력신호에 의해 도통제어되어 소오스의 전원전압(VCC)을 드레인을 통해 출력포트(PIN)로 출력하는 피모스 트랜지스터(PM1)와; 상기 지연부(110)의 출력신호에 의해 도통제어되어 소오스의 접지전압(VSS)을 드레인을 통해 상기 출력포트(PIN)로 출력하는 엔모스 트랜지스터(NM1)로 구성한다.
그리고, 상기 지연부(100)는 상기 부정곱 게이트(NAND1)의 출력신호를 입력받아 이를 소정시간 지연시켜 출력하는 지연기(101)와; 상기 부정곱 게이트(NAND1)와 지연기(101)의 출력신호를 입력받아 논리합 연산하는 논리합 게이트(OR1)와; 상기 지연기(101)와 부정곱 게이트(NAND1)의 출력신호를 입력받아 논리곱 연산하는 논리곱 게이트(AND1)와; 상기 논리합 게이트(OR1)와 논리곱 게이트(AND1)의 출력신호를 입력받아 논리합 연산하는 논리합 게이트(OR2)로 구성하며, 상기 지연부(110)는 상기 부정합 게이트(NOR1)의 출력신호를 입력받아 이를 소정시간 지연시켜 출력하는 지연기(111)와; 상기 지연기(111)와 부정합 게이트(NOR1)의 출력신호를 입력받아 논리합 연산하는 논리합 게이트(OR3)와; 상기 지연기(111)와 부정합 게이트(NOR1)의 출력신호를 입력받아 논리곱 연산하는 논리곱 게이트(AND2)와; 상기 논리합 게이트(AND2)와 논리곱 게이트(OR3)의 출력신호를 입력받아 논리곱 연산하는 논리곱 게이트(AND3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 4를 참조하여 상세히 설명한다.
우선, 제어신호(CTL)가 고전위로 인가되는 경우, 부정곱 게이트(NAND1) 및 부정합 게이트(NOR1)에서 각각 고전위와 저전위가 출력됨에 따라 지연부(100)(110)를 통해 고전위와 저전위를 게이트에 인가받은 피모스 및 엔모스 트랜지스터(PM1)(NM1)가 턴오프되어 출력포트(PIN)를 플로팅시킨다.
그리고, 제어신호(CTL)가 저전위로 인가되는 경우, 상기 부정곱 게이트(NAND1) 및 부정합 게이트(NOR1)는 각기 상기 데이터신호(DATA)를 반전하여 출력하며, 이때, 도 4의 구간(가)와 같이 데이터 신호(DATA)가 고전위로 인가되는 경우, 고전위 데이터신호(DATA)를 인가받은 부정곱 게이트(NAND1) 및 부정합 게이트(NOR1)는 각기 이를 반전하여 저전위를 출력한다.
그리고, 각각 상기 부정곱 게이트(NAND1) 및 부정합 게이트(NOR1)의 저전위 출력신호를 입력받은 상기 지연부(100)(110)는 각각 저전위를 지연없이 출력하고, 이에 상기 지연부(100)의 저전위 출력신호를 입력받은 피모스 트랜지스터(PM1)가 턴온되어 출력포트(PIN)로 고전위를 출력한다.
그리고, 도 4의 구간 (나)와 같이 데이터신호(DATA)가 저전위로 인가되면, 이를 입력받은 상기 부정곱 게이트(NAND1) 및 부정합 게이트(NOR1)는 이를 반전하여 각각 고전위를 상기 지연부(100)(110)로 출력한다.
그리고, 상기 지연부(100)는 상기 부정곱 게이트(NAND1)의 고전위 출력신호를 입력받은 논리합 게이트(OR1)와 이의 출력을 입력받는 논리합 게이트(OR2)에 의해 고전위를 출력하여 상기 피모스 트랜지스터(PM1)를 턴오프시킨다.
그리고, 상기 부정합 게이트(NOR1)의 고전위 출력신호를 입력받아 논리합 게이트(OR3)는 고전위를 출력하나, 지연기(111)의 저전위 출력신호를 입력받는 논리곱 게이트(AND2)가 저전위를 출력함에 따라 논리곱 게이트(AND3)에서 저전위를 출력하므로, 상기 지연부(110)는 저전위를 출력한다.
따라서, 상기 지연기(111)의 지연시간만큼 상기 논리곱 게이트(AND2)에서 저전위가 출력됨에 따라 상기 지연부(110)는 소정 시간이 경과된 후 상기 엔모스 트랜지스터(NM1)를 턴온시켜 출력포트(PIN)로 저전위를 출력한다.
그리고, 도 4의 구간 (다)와 같이 상기 데이터 신호(DATA)가 고전위로 인가되면, 이를 입력받은 상기 논리곱 게이트(NAND1) 및 논리합 게이트(NOR1)는 이를 반전하여 각각 저전위를 출력한다.
그리고, 상기 지연부(110)는 상기 논리곱 게이트(AND2)(AND3)에 의해 저전위를 출력하나, 상기 지연부(100)는 지연기(101)에서 지연된 고전위 출력신호를 입력받아 고전위를 출력하는 논리합 게이트(OR1)와 상기 논리합 게이트(OR1)의 고전위 출력신호를 입력받아 고전위를 출력하는 논리합 게이트(OR2)에 의해 상기 피모스 트랜지스터(PM1)로 고전위를 출력한다.
소정지연시간 이후, 상기 지연기(101)에서 저전위를 출력하면, 이를 입력받은 논리합 게이트(OR1)와 그의 출력을 입력받는 논리합 게이트(OR2)에 의해 상기 지연부(100)는 피모스 트랜지스터(PM1)로 저전위를 출력하여 이를 턴온시켜 상기 출력포트(PIN)로 고전위를 출력한다.
따라서, 상기 데이터신호(DATA)가 고전위에서 저전위로 변환되는 경우, 상기 지연부(110)에서 상기 엔모스 트랜지스터(NM1)를 소정시간 지연시켜 턴온시키고, 또한, 상기 데이터 신호(DATA)가 저전위에서 고전위로 변환되는 경우, 상기 지연부(100)에서 상기 피모스 트랜지스터(PM1)를 소정시간 지연시켜 턴온시킴으로써, 상기 피모스 및 엔모스 트랜지스터를 통해 흐르는 단락 전류(I1)는 도 4의 (c)와 같이 흐르지 않는다.
상기에서 상세히 설명한 바와 같이, 본 발명은 데이터 신호의 상승 에지 및 하강 에지에서 각각 구동용 피모스 및 엔모스 트랜지스터의 게이트에 인가되는 데이터 신호중 하나를 지연시켜 인가함으로써, 상기 구동용 피모스 및 엔모스 트랜지스터가 동시에 턴온되어 형성되는 전류 패스에 의한 단락 전류 발생을 방지하여 노이즈 특성 및 이엠아이 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 제어신호를 입력받아 이를 반전하는 인버터와; 상기 인버터의 출력신호와 데이터 신호를 입력받아 부정곱 연산하는 부정곱 게이트와; 상기 제어신호와 데이터신호를 입력받아 부정합 연산하는 부정합 게이트와; 상기 부정곱 게이트의 출력신호를 출력함에 있어 상기 데이터신호의 하강에지시 상기 부정곱 게이트의 출력신호를 지연시켜 출력하는 제1 지연부와; 상기 부정합 게이트의 출력신호를 출력함에 있어 상기 데이터신호의 상승에지시 상기 부정합 게이트의 출력신호를 지연시켜 출력하는 제2 지연부와; 상기 제1 지연부의 출력신호에 의해 도통제어되어 소오스의 전원전압을 드레인을 통해 출력포트로 출력하는 피모스 트랜지스터와; 상기 제2 지연부의 출력신호에 의해 도통제어되어 소오스의 접지전압을 드레인을 통해 상기 출력포트로 출력하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 포트 회로.
  2. 제1항에 있어서, 상기 제1 지연부는 부정곱 게이트의 출력신호를 입력받아 이를 소정시간 지연시켜 출력하는 지연기와; 상기 지연기와 부정곱 게이트의 출력신호를 입력받아 논리합 연산하는 제1 논리합 게이트와; 상기 지연기와 부정곱 게이트의 출력신호를 입력받아 논리곱 연산하는 논리곱 게이트와; 상기 제1 논리합 게이트와 논리곱 게이트의 출력신호를 입력받아 논리합 연산하는 제2 논리합 게이트로 구성하여 된 것을 특징으로 하는 포트 회로.
  3. 제1항에 있어서, 상기 제2 지연부는 부정합 게이트의 출력신호를 입력받아 이를 소정시간 지연시켜 출력하는 지연기와; 상기 지연기와 부정합 게이트의 출력신호를 입력받아 논리합 연산하는 논리합 게이트와; 상기 지연기와 부정합 게이트의 출력신호를 입력받아 논리곱 연산하는 제1 논리곱 게이트와; 상기 논리합 게이트와 제1 논리곱 게이트의 출력신호를 입력받아 논리곱 연산하는 제2 논리곱 게이트로 구성하여 된 것을 특징으로 하는 포트 회로.
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