KR100650194B1 - Ｃｍｏｓ 포트 드라이버 - Google Patents

Abstract

본 발명은 CMOS 포트 드라이버에 관한 것으로서, 보다 상세하게는 CMOS의 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 구동되지 않도록 하여 불필요한 전류소모를 감소시키고 안정적으로 동작할 수 있도록 하며 칩 면적을 최소화하는 기술을 개시한다. 이를 위해, 본 발명의 CM0S 포트 드라이버는, 데이터신호와 풀다운제어신호를 이용하여 풀업제어신호를 출력하는 풀업제어부와, 상기 데이터신호와 상기 풀업제어신호를 이용하여 상기 풀다운제어신호를 출력하는 풀다운제어부와, 상기 풀업제어신호에 의해 제어되어 풀업하는 풀업부와, 상기 풀다운제어신호에 의해 제어되어 풀다운하는 풀다운부를 포함하여 구성함을 특징으로 한다.

Description

ＣＭＯＳ 포트 드라이버{CMOS port driver}

도 1은 종래의 CMOS 포트 드라이버의 회로도.

도 2는 도 1의 CMOS 포트 드라이버의 입출력 파형도.

도 3은 본 발명의 실시예에 따른 CMOS 포트 드라이버의 회로도.

도 4는 도 3의 CMOS 포트 드라이버의 입출력 파형도.

본 발명은 CMOS 포트 드라이버에 관한 것으로서, 보다 상세하게는 CMOS의 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 구동되지 않도록 하여 불필요한 전류소모를 감소시키고 안정적으로 동작할 수 있도록 하며 칩 면적을 최소화하는 기술이다.

일반적으로, 포트 드라이버(port driver)는 MCU의 출력단에 구비되어 출력데이터를 구동하여 출력하는 기능을 한다. 특히, CMOS 포트 드라이버는 CMOS 구조를 구비하고, 피모스 트랜지스터를 통해 풀업을 하고 엔모스 트랜지스터를 통해 풀다운하여 출력신호를 구동하여 출력한다.

도 1은 종래의 CMOS 포트 드라이버의 회로도이다.

종래의 CMOS 포트 드라이버 회로는 인버터 IV1, 풀업제어부(10), 풀다운제어부(20), 풀업부(30), 풀다운부(40), 패드(50), 및 지연부(60)를 구비한다.

인버터 IV1는 데이터신호 DOUT를 반전하여 데이터바신호 DOUTB를 출력한다.

풀업제어부(10)는 풀업부(30)의 피모스 트랜지스터 PM1의 구동을 제어하기 위해, 노아게이트 NOR1 및 인버터 IV2를 구비한다. 노아게이트 NOR1는 데이터바신호 DOUTB와 지연신호 DOUTB_D를 노아연산하고, 인버터터 IV2는 노아게이트 NOR1의 출력신호를 반전하여 풀업제어신호 PU를 출력한다.

풀다운제어부(20)는 풀다운부(40)의 엔모스 트랜지스터 NM1의 구동을 제어하기 위해, 낸드게이트 ND1 및 인버터 IV3를 구비한다. 낸드게이트 ND1는 데이터바신호 DOUTB와 지연신호 DOUTB_D를 낸드연산하고, 인버터 IV3는 낸드게이트 ND1의 출력신호를 반전하여 풀다운제어신호 PD를 출력한다.

풀업부(30)는 전원전압단과 노드 N1 사이에 피모스 트랜지스터 PM1를 구비한다. 피모스 트랜지스터 PM1는 풀업제어신호 PU에 의해 제어되어 전원전압레벨 신호를 노드 N1에 인가한다.

풀다운부(40)는 노드 N1와 접지전압단 사이에 엔모스 트랜지스터 NM1를 구비한다. 엔모스 트랜지스터 NM1는 풀다운제어신호 PD에 의해 제어되어 접지전압레벨신호를 노드 N1에 인가한다.

패드(50)는 노드N1의 최종출력신호 OUT를 외부로 출력한다.

지연부(60)는 지연신호 DOUTB를 일정 지연시간동안 지연시켜 지연신호 DOUTB_D를 출력한다.

이하, 도 2를 참조하여 상기와 같은 구성을 갖는 종래의 CMOS 포트 드라이버의 동작을 설명하기로 한다.

도 2는 도 1의 CMOS 포트 드라이버의 입출력 파형도이다.

먼저, 데이터신호 DOUT와 데이터바신호 DOUTB는 반대 위상을 갖게 되고, 지연신호 DOUTB_D는 데이터바신호 DOUTB보다 일정시간(D) 만큼 지연되어 출력된다.

그 후, 데이터바신호 DOUTB와 지연신호 DOUTB_D의 노아연산을 통해 데이터바신호 DOUTB와 지연신호 DOUTB_D의 공통되는 로우레벨 구간동안 풀업제어신호 PU는 로우레벨 구간을 갖는다.

한편, 데이터바신호 DOUTB와 지연신호 DOUTB_D의 낸드연산을 통해 데이터바신호 DOUTB와 지연신호 DOUTB_D의 모든 로우레벨 구간동안 풀다운제어신호 PD는 로우레벨 구간을 갖는다.

결국, CMOS 포트 드라이버는 풀업제어신호 PU와 풀다운제어신호 PD가 모두 로우레벨구간에서 하이레벨의 출력신호 OUT를 출력하고, 풀업제어신호 PU와 풀다운제어신호 PD가 모두 하이레벨구간에서 로우레벨의 출력신호 OUT를 출력한다.

이때, 풀업제어신호 PU가 로우레벨에서 하이레벨로 천이하더라도 출력신호 OUT가 하이레벨에서 로우레벨로 바로 천이하지 않고, 풀다운제어신호 PD가 로우레벨인동안 즉, 일정지연시간(D) 동안 출력신호 OUT가 하이레벨을 유지하다가 일정시간(D)이 경과한 후 로우레벨로 천이한다.

이와같이, 종래의 CMOS 포트 드라이버는 지연부(60)를 통해 일정지연시간을 통해 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되지 않도록 함으로써 불필요한 전류소모는 줄일 수 있으나, 지연부(60)를 별도로 구비함으로써 칩 면적 소모가 큰 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되지 않도록 제어하여 불필요한 전류소모를 감소시키는 동시에 회로를 최적화하여 칩 면적을 최소화 하는데 있다.

상기 과제를 달성하기 위한 본 발명의 CM0S 포트 드라이버는, 제1 슈미트 트리거 인버터를 포함하고, 외부로부터 인가되는 데이터신호와 상기 제1 슈미트 트리거 인버터를 통해 지연 및 반전되어 인가되는 풀다운제어신호를 이용하여 풀업제어신호를 출력하는 풀업제어부; 제2 슈미트 트리거 인버터를 포함하고, 상기 데이터신호와 상기 제2 슈미트 트리거 인버터를 통해 지연 및 반전되어 인가되는 풀업제어신호를 이용하여 상기 풀다운제어신호를 출력하는 풀다운제어부; 상기 풀업제어부로부터 인가되는 풀업제어신호에 의해 제어되어 출력신호를 풀업하는 풀업부; 및 상기 풀다운제어부로부터 인가되는 풀다운제어신호에 의해 제어되어 출력신호를 풀다운하는 풀다운부를 포함하여 구성함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

도 3은 본 발명의 실시예에 따른 CMOS 포트 드라이버의 회로도이다.

본 발명의 CMOS 포트 드라이버는 풀업제어부(100), 풀다운제어부(200), 풀업부(300), 풀다운부(400), 및 패드(500)를 구비한다.

풀업제어부(100)는 슈미트 트리거(schmitt trigger) 인버터 TIV1 및 논리연산부 ND2를 구비하고, 풀업부(300)의 피모스 트랜지스터 PM2의 구동을 제어하기 위한 풀업제어신호 PU를 출력한다. 이때, 상기 논리연산부 ND2는 낸드게이트를 구비하는 것이 바람직하다. 슈미트 트리거 인버터 TIV1는 풀다운제어신호 PD를 반전하여 풀다운바제어신호 PDB를 출력하고, 논리연산부 ND2는 데이터신호 DOUT와 풀다운바제어신호 PDB를 낸드연산한다. 여기서, 슈미트 트리거 인버터 TIV1는 일정시간이 지연된 후 풀다운제어신호 PD가 확실한 로우레벨이 되는 경우에만 풀다운바제어신호 PDB를 하이레벨로 천이하여 출력하도록 하는 것이 바람직하다.

풀업제어부(200)는 슈미트 트리거 인버터 TIV2 및 논리연산부 NOR2를 구비하고, 풀다운부(400)의 엔모스 트랜지스터 NM2의 구동을 제어하기 위한 풀다운제어신호 PD를 출력한다. 이때, 상기 논리연산부 NOR2는 노아게이트를 구비하는 것이 바람직하다. 슈미트 트리거 인버터 TIV2는 풀업제어신호 PU를 반전하여 풀업바제어신호 PUB를 출력하고, 논리연산부 NOR2는 데이터신호 DOUT와 풀업바제어신호 PUB를 노아연산한다. 여기서, 슈미트 트리거 인버터 TIV2는 일정시간이 지연된 후 풀업제어신호 PU가 확실한 하이레벨이 되는 경우에만 풀업바제어신호 PUB를 로우레벨로 천이하여 출력하도록 하는 것이 바람직하다.

풀업부(300)는 전원전압단과 노드 N2 사이에 피모스 트랜지스터 PM2를 구비한다. 피모스 트랜지스터 PM2는 풀업제어신호 PU에 의해 제어되어 전원전압레벨 신호를 노드 N2에 인가한다.

풀다운부(400)는 노드 N2와 접지전압단 사이에 엔모스 트랜지스터 NM2를 구비한다. 엔모스 트랜지스터 NM2는 풀다운제어신호 PD에 의해 제어되어 접지전압레벨신호를 노드 N2에 인가한다.

패드(500)는 노드 N2의 최종출력신호 OUT를 외부로 출력한다.

이하, 표 1 및 도 4를 참조하여, 본 발명의 CMOS 포트 드라이버의 동작을 설명하기로 한다.

DOUT	PU	PD	PUB	PDB	ND2의 출력	NOR2의 출력	PM2	NM2	OUT
H	H	L	L	H	L	L	턴온	턴오프	H
L	H	L	L	H	H	H	턴오프	턴온	L

CMOS 포트 드라이버가 하이레벨의 출력신호 OUT를 출력하고자 하는 경우, 데이터신호 DOUT가 하이레벨이고 풀업제어신호 PU가 하이레벨이며 풀다운제어신호 PD가 로우레벨이 되어 논리연산부 ND2와 논리연산부 NOR2의 출력신호는 모두 로우레벨이 된다. 그에 따라, 피모스 트랜지스터 PM2는 턴온되고 엔모스 트랜지스터 NM2는 턴오프되어 결국 하이레벨의 출력신호 OUT를 출력한다.

이때, 슈미트 트리거 인버터 TIV1는 로우레벨의 풀다운신호 PD가 일정시간 지연되어 완전히 로우레벨이 된 후에 하이레벨의 풀다운바신호 PDB를 출력함으로써 엔모스 트랜지스터 NM2가 완전히 턴오프된 후에야 피모스 트랜지스터 PM2가 턴온되도록 한다.

한편, CMOS 포트 드라이버가 로우레벨의 출력신호 OUT를 출력하고자 하는 경우, 데이터신호 DOUT가 로우레벨이고 풀업제어신호 PU가 하이레벨이며 풀다운제어신호 PD가 로우레벨이 되어 논리연산부 ND2와 논리연산부 NOR2의 출력신호는 모두 하이레벨이 된다. 그에 따라, 피모스 트랜지스터 PM2는 턴오프되고 엔모스 트랜지스터 NM2는 턴온되어 결국 로우레벨의 출력신호 OUT를 출력한다.

이때, 슈미트 트리거 인버터 TIV2는 로우레벨의 풀업신호 PU가 일정시간 지연되어 완전히 하이레벨이 된 후에 로우레벨의 풀업바신호 PUB를 출력함으로써 피모스 트랜지스터 PM2가 완전히 턴오프된 후에야 엔모스 트랜지스터 NM2가 턴온되도록 한다.

도 4를 참조하면, 데이터신호 DOUT가 하이레벨인 구간에서 풀업신호 PU가 로우레벨로 천이한 후 일정시간이 지연된 후에 하이레벨의 풀업바신호 PUB가 출력되고, 풀다운신호 PD가 로우레벨로 천이한 후 일정시간이 지연된 후에 하이레벨의 풀다운바신호 PDB가 출력됨을 알 수 있다.

이와같이, 본 발명의 CMOS 포트 드라이버는 엔모스 트랜지스터 NM2를 완전히 턴오프시킨 후에 피모스 트랜지스터 PM2를 턴온시키고, 피모스 트랜지스터 PM2를 완전히 턴오프시킨 후에 엔모스 트랜지스터 NM2를 턴온시킴으로써, 엔모스 트랜지스터 NM2와 피모스 트랜지스터 PM2가 오버랩(overlap)되어 구동되는 구간을 확실히 제거한다.

아울러, 본 발명의 CMOS 포트 드라이버는 별도의 지연부(도 1) 및 불필요한 인버터(도 1의 인버터 IV2, IV3)를 구비할 필요 없이 슈미트 트리거 인버터를 이용하여 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되는 것을 방지함으로써 칩 면적소모를 감소시킨다.

이상에서 살펴본 바와 같이, 본 발명은 피모스 트랜지스터와 엔모스 트랜지스터가 동시에 턴온되지 않도록 제어하여 불필요한 전류소모를 감소시키는 동시에 회로를 최적화하여 칩 면적을 최소화 하는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 제1 슈미트 트리거 인버터를 포함하고, 외부로부터 인가되는 데이터신호와 상기 제1 슈미트 트리거 인버터를 통해 지연 및 반전되어 인가되는 풀다운제어신호를 이용하여 풀업제어신호를 출력하는 풀업제어부;

   제2 슈미트 트리거 인버터를 포함하고, 상기 데이터신호와 상기 제2 슈미트 트리거 인버터를 통해 지연 및 반전되어 인가되는 풀업제어신호를 이용하여 상기 풀다운제어신호를 출력하는 풀다운제어부;

   상기 풀업제어부로부터 인가되는 풀업제어신호에 의해 제어되어 출력신호를 풀업하는 풀업부; 및

   상기 풀다운제어부로부터 인가되는 풀다운제어신호에 의해 제어되어 출력신호를 풀다운하는 풀다운부

   를 포함하여 구성함을 특징으로 하는 CMOS 포트 드라이버.
2. 제 1항에 있어서, 상기 풀업제어부는,

   상기 풀다운제어신호가 천이된 후 일정시간 후에 위상을 반전하여 출력하는 제1 슈미트 트리거 인버터; 및

   상기 제1 슈미트 트리거 인버터의 출력신호 및 상기 데이터신호를 논리연산하여 출력하는 제1 논리연산부

   를 구비함을 특징으로 하는 CMOS 포트 드라이버.
3. 제 2항에 있어서, 상기 제1 논리연산부는 낸드게이트를 구비함을 특징으로 하는 CMOS 포트 드라이버.
4. 제 1항에 있어서, 상기 풀다운제어부는,

   상기 풀업제어신호가 천이된 후 일정시간 후에 위상을 반전하여 출력하는 제2 슈미트 트리거 인버터; 및

   상기 제2 슈미트 트리거 인버터의 출력신호 및 상기 데이터신호를 논리연산하여 출력하는 제2 논리연산부

   를 구비함을 특징으로 하는 CMOS 포트 드라이버.
5. 제 4항에 있어서, 상기 제2 논리연산부는 노아게이트를 구비함을 특징으로 하는 CMOS 포트 드라이버.
6. 제 1항에 있어서, 상기 풀업부는 상기 풀업제어신호에 의해 제어되어 전원전압레벨을 출력노드에 인가하는 스위칭소자를 구비함을 특징으로 하는 CMOS 포트 드라이버.
7. 제 6항에 있어서, 상기 스위칭소자는 피모스 트랜지스터를 구비함을 특징으로 하는 CMOS 포트 드라이버.
8. 제 1항에 있어서, 상기 풀다운부는,

   상기 풀다운제어신호에 의해 제어되어 접지전압레벨을 출력노드에 인가하는 스위칭소자를 구비함을 특징으로 하는 CMOS 포트 드라이버.
9. 제 8항에 있어서, 상기 스위칭소자는 엔모스 트랜지스터를 구비함을 특징으로 하는 CMOS 포트 드라이버.

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