JP2000232352A - プリセット機能を持つ出力バッファ回路 - Google Patents

プリセット機能を持つ出力バッファ回路

Info

Publication number
JP2000232352A
JP2000232352A JP11369480A JP36948099A JP2000232352A JP 2000232352 A JP2000232352 A JP 2000232352A JP 11369480 A JP11369480 A JP 11369480A JP 36948099 A JP36948099 A JP 36948099A JP 2000232352 A JP2000232352 A JP 2000232352A
Authority
JP
Japan
Prior art keywords
output
signal
pull
gate
output buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11369480A
Other languages
English (en)
Other versions
JP3899472B2 (ja
Inventor
Zaisho Sai
在 承 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2000232352A publication Critical patent/JP2000232352A/ja
Application granted granted Critical
Publication of JP3899472B2 publication Critical patent/JP3899472B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions

Abstract

(57)【要約】 【課題】 出力バッファがディセーブルされた時、出力
ノードを一定の電圧レベルに予め充電させて、データア
クセス時間を低減したデータ出力バッファを提供する。 【解決手段】 出力バッファの制御信号により入力され
る感知増幅器の出力信号をバッファリングして出力パッ
ドに送る出力ドライバ手段；前記出力バッファの制御信
号及びチップ選択信号により、前記出力パッドからデー
タをフィードバックされて基準電圧レベルと比較検出す
る電圧レベル検出手段；前記出力バッファの制御信号を
入力として、前記出力ドライバ制御手段を制御するプリ
セット信号発生手段；及び前記電圧レベル検出手段及び
前記プリセット信号発生手段の出力信号を入力として、
前記出力ドライバ手段を制御する出力ドライバ制御手段
を含む構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
出力バッファ回路に関し、具体的には、次の出力信号を
出す前に出力パッド（output pad）の電圧レベルを一定
電圧レベルに充電させ、データアクセス速度を速くして
ノイズを低減できる出力バッファ回路に関する。
【０００２】
【従来の技術】出力バッファ回路は、半導体メモリ素子
において、感知増幅器から出力される信号を出力パッド
に出力するためのもので、図１に従来の出力バッファ回
路を示す。図１を参照すれば、従来の出力バッファ回路
は、出力イネーブル信号のコントロール信号（poe）を
第１入力信号とし、感知増幅器から印加される入力信号
（sj）を第２入力信号とし、プルアップ駆動信号（dp）
を発生する２入力第１ナンドゲート１１と、前記入力信
号（sj）を反転させるための第１反転ゲート１２と、前
記反転ゲートの出力信号を第１入力信号とし、前記コン
トロール信号（poe）を第２入力信号とする２入力第２
ナンドゲート１３と、前記第２ナンドゲート２３の出力
信号を反転させてプルダウン駆動信号（dn）を発生する
ための第２反転ゲート１４と、前記第１ナンドゲート１
１から発生するプルアップ駆動信号（dp）により駆動さ
れるＰＭＯＳトランジスタ１５と、前記第２反転ゲート
１４から発生するプルダウン駆動信号（dn）により駆動
されるＮＭＯＳトランジスタ１６とからなり、ＰＭＯＳ
トランジスタ１５とＮＭＯＳトランジスタ１６の共通連
結したドレイン端子を通して出力信号（out）を発生す
る。
【０００３】前述した様な従来の出力バッファ回路の動
作を、図２乃至図４を参照して説明する。図２に示すよ
うに、コントロール信号の出力イーブル信号（poe）が
ハイ状態の場合は、出力バッファ回路はイネーブルさ
れ、入力信号（sj）のロジック状態により出力ノード
（out）が決定される。すなわち、入力信号（sj）がハ
イ状態の場合は、プルアップ駆動信号（dp）とプルダウ
ン駆動信号（dn）は共にロー状態になり、プルアップト
ランジスタのＰＭＯＳトランジスタ１５はターンオンさ
れ、プルダウントランジスタのＮＭＯＳトランジスタ１
６はターンオフされ、出力ノード（out）はハイ状態を
維持する。図３のように、入力信号（sj）がロー状態の
場合は、プルアップ駆動信号（dp）とプルダウン駆動信
号（dn）は共にハイ状態になり、プルアップトランジス
タのＰＭＯＳトランジスタ１５はターンオフされ、プル
ダウントランジスタのＮＭＯＳトランジスタ１６はター
ンオンされ、出力ノード（out）は図４のようにロー状
態を維持する。
【０００４】一方、図２のように、出力イネーブル信号
のコントロール信号（poe）がロー状態の場合は、出力
バッファ回路はディセーブルされる。出力バッファ回路
がディセーブルされると、入力信号（sj）に関係なしに
プルダウン駆動信号（dn）はロー状態になり、プルアッ
プ駆動信号（dn）はハイ状態になり、プルアップトラン
ジスタ１５とプルダウントランジスタ１６が共にターン
オフされるので、出力ノード（out）はフローティング
されて、図４のようにハイインピーダンス（high-Z）状
態に遷移（transistion）され始める。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路は、出力ノード（out）のロッドキャ
パシタのキャパシタンスが大きい場合は出力ノード（ou
t）がハイインピーダンス状態に遷移される前に次のデ
ータが出力され、これによりロッドキャパシタを充電ま
たは放電させる時間がかかるため、アクセス時間が増加
することになる。よって、出力信号の旋回幅が大きくな
り、電流ノイズが増加するという問題点がある。
【０００６】本発明の目的は、出力バッファがディセー
ブルされた時、出力ノードを一定の電圧レベルに予め充
電することにより、データアクセス時間を低減したデー
タ出力バッファを提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に本発明のデータ出力バッファは、前記出力バッファの
制御信号により入力される感知増幅器の出力信号をバッ
ファリングして出力パッドに送る出力ドライバ手段；前
記出力バッファの制御信号及びチップ選択信号により、
前記出力パッドからデータをフィードバックされて基準
電圧レベルと比較検出する電圧レベル検出手段；前記出
力バッファの制御信号を入力として、前記出力ドライバ
制御手段を制御するプリセット信号発生手段；及び前記
電圧レベル検出手段及び前記プリセット信号発生手段の
出力信号を入力として、前記出力ドライバ手段を制御す
る出力ドライバ制御手段を含んで構成されることを特徴
とする。
【０００８】本発明の実施例によれば、前記出力ドライ
バ手段は、前記感知増幅器の出力信号を緩衝させるため
のプルアップ及びプルダウドライバ部；及び前記出力バ
ッファの制御信号により前記プルアップ及びプルダウン
ドライバ部を制御するための制御部からなることを特徴
とする。
【０００９】本発明の実施例によれば、前記制御部は、
前記出力バッファの制御信号と感知増幅器から出力され
た信号を入力する第１ナンドゲート；前記第１ナンドゲ
ートの出力信号を反転させるための第１反転ゲート；前
記感知増幅器から出力されたデータ信号を反転させるた
めの第２反転ゲート；及び前記第２反転ゲートの出力及
び出力バッファの制御信号を入力とする第２ナンドゲー
トからなることを特徴とする。
【００１０】本発明の実施例によれば、前記プルアップ
及びプルダウンドライバ手段は、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタからなることを特徴とする。
【００１１】本発明の実施例によれば、前記電圧レベル
検出手段は、前記出力パッドのデータをフィードバック
されて電圧レベル検出信号を発生するための出力電圧検
出部；及び前記チップ選択信号と出力バッファの制御信
号を入力して前記出力バッファがディセーブルされた
時、前記検出部をイネーブルさせるための出力電圧検出
制御部からなることを特徴とする。
【００１２】本発明の実施例によれば、前記出力電圧検
出制御部は、前記出力バッファの制御信号とチップ選択
信号を２入力とするノアゲート；及び前記ノアゲートの
出力を反転させるための第１反転ゲートからなることを
特徴とする。
【００１３】本発明の実施例によれば、前記出力電圧検
出部は、前記出力パッドにソースが連結し、ゲートに前
記第１反転ゲートの出力信号が印加される第１ＰＭＯＳ
トランジスタ；前記第１ＰＭＯＳトランジスタのドレイ
ンにソースが連結する第２ＰＭＯＳトランジスタ；前記
第２ＰＭＯＳトランジスタのゲートとドレインに一端が
連結し、他端が接地される抵抗；前記抵抗と前記第１及
び第２ＰＭＯＳトランジスタにより分圧された信号を入
力として電圧レベル検出信号を発生する第２反転ゲー
ト；及び前記第２反転ゲートの出力端と接地の間に連結
したコンデンサからなることを特徴とする。
【００１４】本発明の実施例によれば、前記プリセット
信号発生手段は、前記出力バッファの制御信号が第１電
位レベルに転移される時、前記出力バッファの制御信号
を一定時間遅延させて出力する第１遅延手段；前記出力
バッファの制御信号が第１電位レベルに転移される時、
第２電位レベルに変わる前に前記第１遅延手段での遅延
時間よりは長く遅延される前記出力バッファの制御信号
の反転信号を出力する第２遅延手段；及び前記第１遅延
手段と第２遅延手段の出力信号を入力として論理演算し
たエッジ信号を出力するノアゲートからなることを特徴
とする。
【００１５】本発明の実施例によれば、前記出力ドライ
バ制御手段は、前記出力バッファがディセーブルされた
時、前記電圧レベル検出手段から検出された出力パッド
の電位が基準電位より低い場合、前記プリセット信号発
生手段から出力されたパルス区間の間に、前記出力パッ
ドに電源電圧を供給するように前記プルアップドライバ
を制御するプルアップドライバ制御部；及び前記出力バ
ッファがディセーブルされた時、前記電圧レベル検出手
段から検出された出力パッドの電位が基準電位より高い
場合、前記プリセット信号発生手段から出力されたパル
ス区間の間に、前記出力パッドに接地電圧を供給するよ
うに前記プルダウンドライバを制御するプルダウンドラ
イバ制御部からなることを特徴とする。
【００１６】本発明の実施例によれば、前記プルアップ
ドライバ制御部は、前記電圧レベル検出部と前記プリセ
ット信号発生部の出力信号を２入力とする第１ナンドゲ
ート；前記第１ナンドゲートの出力を反転させるための
第１反転ゲート；及び前記第１反転ゲートと前記プルア
ップ及びプルダウンドライバ部の出力信号を入力とし
て、プルアップ駆動信号を前記出力ドライバ手段の制御
部に発生する第１ノアゲートからなることを特徴とす
る。
【００１７】本発明の実施例によれば、前記プルダウン
ドライバ制御部は、前記電圧レベル検出部よりの出力信
号を反転させるための第２反転ゲート；前記第２反転ゲ
ートの出力信号と前記プリセット信号発生部の出力信号
を入力とする第２ナンドゲート；及び前記第２ナンドゲ
ートと出力ドライバ手段のプルアップ及びプルダウンド
ライバ部の出力信号を入力して、前記出力ドライバ手段
の制御部にプルダウン駆動信号を発生する第３ナンドゲ
ートからなることを特徴とする。
【００１８】
【発明の実施の形態】図５は本発明の実施例による半導
体メモリ素子の出力バッファ回路の回路図である。図５
を参照すれば、本発明の半導体メモリ素子の出力バッフ
ァ回路は、コントロール信号の出力イネーブル信号（po
e）によって感知増幅器（不図示）から印加される入力
信号（sj）をバッファリングして出力ノード（out）に
提供するためのバッファ部１００と、前記出力イネーブ
ル信号（poe）とチップセレクト信号（/CS）により出力
ノード（out）の電圧レベルを検出する電圧レベル検出
部２００と、出力イネーブル信号（poe）を入力してプ
リセット信号を発生するためのプリセット信号発生部３
００と、前記プリセット信号発生部３００から発生した
プリセット信号と前記電圧レベル検出部２００からの電
圧検出信号（vcon）を入力してバッファ部１００のＰＭ
ＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６
を駆動させるためのプルアップ駆動信号（dp２）とプル
ダウン駆動信号（dn２）を発生するための制御部４００
とを含む。
【００１９】前記バッファ部１００は、出力イネーブル
信号（poe）により入力信号（sj）をバッファリングす
るための第１手段と、出力ノード（out）を駆動するた
めの第２手段とからなる。前記バッファ部１００の第１
手段は出力イネーブル信号（poe）及び感知増幅器から
印加される入力信号（sj）を入力する２入力第１ナンド
ゲート１１１と、前記第１ナンドゲート１１１の出力信
号を反転させるための第１反転ゲート１１２と、前記入
力信号（sj）を反転させるための第２反転ゲート１１３
と、前記第２反転ゲート１１３の出力及び出力イネーブ
ル信号（poe）を２入力とする２入力第２ナンドゲート
１１４とからなる。前記バッファ部１００の第２手段は
電源（Vcc）と接地間に直列連結し、共通連結したドレ
イン端子が出力ノード（out）に連結するプルアップ用
第１ＰＭＯＳトランジスタ１１５及びプルダウン用第１
ＮＭＯＳトランジスタ１１６からなる。
【００２０】前記電圧レベル検出部２００は、大きく出
力ノード（out）の電圧レベルを検出するための第１手
段と、チップセレクト信号（/cs）と出力イネーブル信
号（poe）を入力して前記第１手段をイネーブルさせる
ための第２手段とを備える。第２手段は前記出力イネー
ブル信号（poe）とチップセレクト信号（/cs）を２入力
とする２入力第１ノアゲート２１１と、前記ノアゲート
２１１の出力を反転させるための第３反転ゲート２１２
とからなる。
【００２１】第１手段は、ソースが前記出力ノード（ou
t）に連結してゲートに前記第３反転ゲート２１２の出
力信号が印加される第２ＰＭＯＳトランジスタ２１３
と、前記第２ＰＭＯＳトランジスタ２１３のドレインに
ソースが連結する第３ＰＭＯＳトランジスタ２１４と、
前記第３ＰＭＯＳトランジスタのゲートとドレインに一
端が連結し、他端が接地される抵抗２１６と、前記抵抗
２１６の一端及び前記第３ＰＭＯＳトランジスタ２１３
のドレインに入力が連結して電圧レベル検出信号（vco
n）を発生する第４反転ゲート２１５と、前記第４反転
ゲート２１５の出力端と接地間に連結したコンデンサ２
１７とを備える。
【００２２】前記プリセット信号発生部３００は、前記
出力イネーブル信号（poe）を第１時間だけ遅延させる
ための第１遅延手段３１１と、前記出力イネーブル信号
（poe）を反転させて第２時間だけ遅延させるための第
２遅延手段３１２と、前記第１遅延手段３１１及び第２
遅延手段３１２の出力信号を２入力とする２入力第２ノ
アート３１３とを備える。
【００２３】前記制御部４００は、前記電圧レベル検出
部２００と前記プリセット信号発生部３００のプリセッ
ト信号及び前記バッファ部１００の第１手段の出力信号
を入力して前記バッファ部１００の駆動手段のプルアッ
プＰＭＯＳトランジスタ１１５を駆動させるためのプル
アップ駆動信号を発生する第１手段と、前記電圧レベル
検出部２００と前記プリセット信号発生部３００のプリ
セット信号及び前記バッファ部１００の第２手段の出力
信号を入力して前記バッファ部１００の駆動手段のプル
ダウンＮＭＯＳトランジスタ１１６を駆動させるための
第２手段とを備える。
【００２４】前記制御部４００の第１手段は、前記電圧
レベル検出部２００からの検出信号及び前記プリセット
信号発生部３００からのプリセット信号を２入力とする
２入力第３ナンドゲート４１１と、前記第３ナンドゲー
ト４１１の出力を反転させるための第５反転ゲート４１
２と、前記第５反転ゲート４１２及び前記バッファ部１
００の第１手段の第１反転ゲート１１２の出力信号を２
入力としてプルアップ駆動信号を発生する２入力第３ノ
アゲート４１３とを備える。
【００２５】前記制御部４００の第２手段は、前記電圧
レベル検出部２００からの出力信号を反転させるための
第６反転ゲート４１４と、前記第６反転ゲート４１４の
出力信号及び前記プリセット信号発生部３００からのプ
リセット信号を２入力とする２入力第４ナンドゲート４
１５と、前記第４ナンドゲート４１５と前記バッファ部
２００の第１手段の第２ナンドゲート１１４の出力信号
を２入力して前記バッファ部１００の駆動手段のＮＭＯ
Ｓトランジスタ１１６を駆動するためのプルダウン駆動
信号を発生する２入力第５ナンドゲート４１６とからな
る。
【００２６】前述したように、本発明の実施例による出
力バッファ回路の動作を、図６乃至図８の動作波形図を
参照して説明する。図６に示すように、出力イネーブル
信号（poe）がハイ状態になってイネーブル状態になれ
ば、バッファ部１００は、感知増幅器から印加される入
力信号（sj）によりナンドゲート１１１及び反転ゲート
１１２を通してプルアップ素子のＰＭＯＳトランジスタ
１１５の駆動用信号と、反転ゲート１１３及びナンドゲ
ート１１４を通してプルダウン素子のＮＭＯＳトランジ
スタ１１６の駆動用信号とを出力する。
【００２７】このとき、図７に示すように、入力信号
（sj）がロー状態であれば、反転ゲート１１２及びナン
ドゲート１１４を通してロー状態の信号を制御部４００
に出力する。従って、制御部４００のノアゲート４１３
及びナンドゲート４１６を通して、ハイ状態のプルアッ
プ駆動信号（dp２）とプルダウン駆動信号（dn２）を各
々出力する。
【００２８】ハイ状態のプルアップ駆動信号（dp２）と
プルダウン駆動信号（dn２）により、ＰＭＯＳトランジ
スタ１１５はオフされ、ＮＭＯＳトランジスタ１１６は
ターンオンされて、図９に示すように、出力信号（ou
t）がロー状態になる。
【００２９】このとき、電圧レベル検出部２００では、
ノアゲート２１１及び反転ゲート２１２を通してハイ状
態の信号が出力されるので、ＰＭＯＳトランジスタ２１
３がターンオフされてディセーブルされる。
【００３０】入力信号（sj）がハイ状態の場合には、反
転ゲート１１２及びナンドゲート１１４を通してハイ状
態の信号を制御部４００に出力し、制御部４００はノア
ゲート４１３及びナンドゲート４１６を通してロー状態
のプルアップ駆動信号（dp２）とプルダウン駆動信号
（dn２）を発生する。
【００３１】これにより、プルアップトランジスタのＰ
ＭＯＳトランジスタ１１５はターンオンされ、プルダウ
ントランジスタ１１６はターンオフされて出力信号（ou
t）はハイ状態になる。
【００３２】一方、図６に示すように、出力イネーブル
信号（poe）がローレベルの場合は、バッファ部１００
は反転ゲート１１２を通してロー状態の信号及びナンド
ゲート１１４を通してハイ状態の信号を出力する。これ
により、制御部４００はノアゲート４１３及びナンドゲ
ート４１６を通してハイ状態の信号とロー状態の信号を
出力して、バッファ部１００のＰＭＯＳトランジスタ１
１５とＮＭＯＳトランジスタ１１６は共にターンオフさ
れる。これにより、出力（out）はハイインピーダンス
状態に遷移され始める。
【００３３】このとき、ＰＭＯＳトランジスタ１１５と
ＮＭＯＳトランジスタ１１６は、制御部４００からのプ
ルアップ駆動信号（dp２）及びプルダウン駆動信号（dn
２）によりＴ１時間ターンオフされるが、これはトラン
ジスタのオン/オフスイッチングによる電流ノイズを防
止するために、Ｔ１時間ＰＭＯＳトランジスタ１１５と
ＮＭＯＳトランジスタ１１６をターンオフさせる。
【００３４】電圧レベル検出部２００は、出力イネーブ
ル信号（poe）とチップセレクト信号（/cs）を２入力と
するノアゲート２１１及び反転ゲート２１２がロー状態
のイネーブル信号を出力するので、ＰＭＯＳトランジス
タ２１３がターンオンされて出力端（out）のレベルを
検出することになる。電圧レベル検出部２００は出力ノ
ード（out）のレベルが任意電圧より高いか或いは低い
場合は、ロー状態またはハイ状態の検出信号（vcon）を
出力する。
【００３５】プリセット信号発生部３００は、出力イネ
ーブル信号（poe）がローレベルになった後に時間（Ｔ
１）が経過すれば、図８のように、ハイ状態のプリセッ
ト信号（preset）をＴ２時間制御部４００に発生する。
【００３６】制御部４００はプリセット信号（preset）
を入力してプルアップ駆動信号（dp２）とプルダウン駆
動信号（dn２）を発生するが、以前の出力信号がハイレ
ベルの場合には電圧レベル検出部２００の電圧レベル検
出信号（vcon）がロー状態であるから、プルアップ駆動
信号（dp２）はハイ状態になってプルダウン駆動信号
（dn２）もハイ状態になる。
【００３７】よって、バッファ部１００のプルアップ用
ＰＭＯＳトランジスタ１１５は継続ターンオフ状態を維
持し、プルダウン用ＮＭＯＳトランジスタ１１６はター
ンオン状態になるので、ハイ状態を維持した出力ノード
（out）はロー状態に速く遷移される。
【００３８】以後、出力ノード（out）が任意レベルに
なれば、電圧レベル検出部２００の出力信号（vcon）は
ハイ状態になり、前記とは反対にプルアップ駆動信号
（dp２）はロー状態になってプルダウン駆動信号（dn
２）もロー状態になる。従って、ＰＭＯＳトランジスタ
１１５はターンオン状態になってＮＭＯＳトランジスタ
１１６はターンオフされる。
【００３９】このように、プリセットを行っている間に
出力ノード（out）が任意レベルを挟んで継続遷移され
ることを防止するために、反転ゲート２１５の出力端に
コンデンサ２１７を連結して、出力ノード（out）の電
圧レベルに対する敏感度を低減させる。
【００４０】出力イネーブル信号（poe）がローレベル
になってから、所定時間（Ｔ１＋Ｔ２）が経過した後、
Ｔ３区間は次の出力データが出力ノードを通して出力さ
れる前の区間として、区間（Ｔ１）と同様にバッファ部
１００のプルアップ用ＰＭＯＳトランジスタ１１５とプ
ルダウン用ＮＭＯＳトランジスタ１１６を共にターンオ
ンさせる。このとき、電圧レベル検出部２００は、継続
出力ノード（out）の電圧レベルを検出することにな
る。
【００４１】図１０及び図１１は、図１に示した出力バ
ッファ回路の動作シミュレーションと、図５に示した本
発明の出力バッファ回路の動作シミュレーション結果を
示したものである。図１０及び図１１のシミュレーショ
ン結果から、アクセス速度に対する結果が下記表に記載
されている。電源（Vcc）が２.６Ｖで温度が９０℃の時
と、電源（Vcc）が３.４Ｖで温度が−４０℃の時を例に
して挙げた。
【表１】
【００４２】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路によれば、出力バッファがディセーブルされた
時、出力ノードのレベルを任意レベルにプリセットさせ
ることで、出力ノードの旋回幅を低減させてアクセス速
度が向上でき、かつノイズの低減効果が得られる。
【図面の簡単な説明】
【図１】従来の出力バッファ回路図である。
【図２】図１の従来の出力バッファ回路の動作波形図で
ある。
【図３】図１の従来の出力バッファ回路の動作波形図で
ある。
【図４】図１の従来の出力バッファ回路の動作波形図で
ある。
【図５】本発明の実施例によるプリセット機能を持つ出
力バッファ回路図である。
【図６】図３の本発明の出力バッファ回路の動作波形図
である。
【図７】図３の本発明の出力バッファ回路の動作波形図
である。
【図８】図３の本発明の出力バッファ回路の動作波形図
である。
【図９】図３の本発明の出力バッファ回路の動作波形図
である。
【図１０】図１の従来の出力バッファ回路のシミュレー
ション結果を示す図である。
【図１１】図３の出力バッファ回路のシミュレーション
結果を示す図である。
【符号の説明】
１００ バッファ部 ２００ 電圧レベル検出部 ３００ プリセット信号発生部 ４００ 制御部 １１１，１１４，４１１，４１５，４１６ ナンドゲー
ト ２１１，３１３，４１３ ノアゲート １１２，１１３，２１２，２１５，４１４ 反転ゲート ２１６ 抵抗 ２１７ コンデンサ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 データ出力バッファにおいて、 前記出力バッファの制御信号により入力される感知増幅
    器の出力信号をバッファリングして出力パッドに送る出
    力ドライバ手段；前記出力バッファの制御信号及びチッ
    プ選択信号により、前記出力パッドからデータをフィー
    ドバックされて基準電圧レベルと比較検出する電圧レベ
    ル検出手段；前記出力バッファの制御信号を入力とし
    て、前記出力ドライバ制御手段を制御するプリセット信
    号発生手段；及び、 前記電圧レベル検出手段及び前記プリセット信号発生手
    段の出力信号を入力として、前記出力ドライバ手段を制
    御する出力ドライバ制御手段を含んで構成されることを
    特徴とするプリセット機能を持つ出力バッファ回路。
  2. 【請求項２】 前記出力ドライバ手段は、前記感知増幅
    器の出力信号を緩衝させるためのプルアップ及びプルダ
    ウドライバ部；及び、 前記出力バッファの制御信号により前記プルアップ及び
    プルダウンドライバ部を制御するための制御部からなる
    ことを特徴とする請求項１記載のプリセット機能を持つ
    出力バッファ回路。
  3. 【請求項３】 前記制御部は、前記出力バッファの制御
    信号と感知増幅器から出力された信号を入力する第１ナ
    ンドゲート；前記第１ナンドゲートの出力信号を反転さ
    せるための第１反転ゲート；前記感知増幅器から出力さ
    れたデータ信号を反転させるための第２反転ゲート；及
    び、 前記第２反転ゲートの出力及び出力バッファの制御信号
    を入力とする第２ナンドゲートからなることを特徴とす
    る請求項２記載のプリセット機能を持つ出力バッファ回
    路。
  4. 【請求項４】 前記プルアップ及びプルダウンドライバ
    手段は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジス
    タからなることを特徴とする請求項１記載のプリセット
    機能を持つ出力バッファ回路。
  5. 【請求項５】 前記電圧レベル検出手段は、前記出力パ
    ッドのデータをフィードバックされて電圧レベル検出信
    号を発生するための出力電圧検出部；及び、 前記チップ選択信号と出力バッファの制御信号を入力し
    て前記出力バッファがディセーブルされた時、前記検出
    部をイネーブルさせるための出力電圧検出制御部からな
    ることを特徴とする請求項１記載のプリセット機能を持
    つ出力バッファ回路。
  6. 【請求項６】 前記出力電圧検出制御部は、前記出力バ
    ッファの制御信号とチップ選択信号を２入力とするノア
    ゲート；及び、 前記ノアゲートの出力を反転させるための第１反転ゲー
    トからなることを特徴とする請求項５記載のプリセット
    機能を持つ出力バッファ回路。
  7. 【請求項７】 前記出力電圧検出部は、前記出力パッド
    にソースが連結し、ゲートに前記第１反転ゲートの出力
    信号が印加される第１ＰＭＯＳトランジスタ；前記第１
    ＰＭＯＳトランジスタのドレインにソースが連結する第
    ２ＰＭＯＳトランジスタ；前記第２ＰＭＯＳトランジス
    タのゲートとドレインに一端が連結し、他端が接地され
    る抵抗；前記抵抗と前記第１及び第２ＰＭＯＳトランジ
    スタにより分圧された信号を入力として電圧レベル検出
    信号を発生する第２反転ゲート；及び、 前記第２反転ゲートの出力端と接地の間に連結したコン
    デンサからなることを特徴とする請求項５記載のプリセ
    ット機能を持つ出力バッファ回路。
  8. 【請求項８】 前記プリセット信号発生手段は、前記出
    力バッファの制御信号が第１電位レベルに転移される
    時、前記出力バッファの制御信号を一定時間遅延させて
    出力する第１遅延手段；前記出力バッファの制御信号が
    第１電位レベルに転移される時、第２電位レベルに変わ
    る前に前記第１遅延手段での遅延時間よりは長く遅延さ
    れる前記出力バッファの制御信号の反転信号を出力する
    第２遅延手段；及び、 前記第１遅延手段と第２遅延手段の出力信号を入力とし
    て論理演算したエッジ信号を出力するノアゲートからな
    ることを特徴とする請求項１記載のプリセット機能を持
    つ出力バッファ回路。
  9. 【請求項９】 前記出力ドライバ制御手段は、前記出力
    バッファがディセーブルされた時、前記電圧レベル検出
    手段から検出された出力パッドの電位が基準電位より低
    い場合、前記プリセット信号発生手段から出力されたパ
    ルス区間の間に、前記出力パッドに電源電圧を供給する
    ように前記プルアップドライバを制御するプルアップド
    ライバ制御部；及び、 前記出力バッファがディセーブルされた時、前記電圧レ
    ベル検出手段から検出された出力パッドの電位が基準電
    位より高い場合、前記プリセット信号発生手段から出力
    されたパルス区間の間に、前記出力パッドに接地電圧を
    供給するように前記プルダウンドライバを制御するプル
    ダウンドライバ制御部からなることを特徴とする請求項
    ２記載のプリセット機能を持つ出力バッファ回路。
  10. 【請求項１０】 前記プルアップドライバ制御部は、前
    記電圧レベル検出部と前記プリセット信号発生部の出力
    信号を２入力とする第１ナンドゲート；前記第１ナンド
    ゲートの出力を反転させるための第１反転ゲート；及
    び、 前記第１反転ゲートと前記プルアップ及びプルダウンド
    ライバ部の出力信号を入力として、プルアップ駆動信号
    を前記出力ドライバ手段の制御部に発生する第１ノアゲ
    ートからなることを特徴とする請求項９記載のプリセッ
    ト機能を持つ出力バッファ回路。
  11. 【請求項１１】 前記プルダウンドライバ制御部は、前
    記電圧レベル検出部よりの出力信号を反転させるための
    第２反転ゲート；前記第２反転ゲートの出力信号と前記
    プリセット信号発生部の出力信号を入力とする第２ナン
    ドゲート；及び、 前記第２ナンドゲートと出力ドライバ手段のプルアップ
    及びプルダウンドライバ部の出力信号を入力して、前記
    出力ドライバ手段の制御部にプルダウン駆動信号を発生
    する第３ナンドゲートからなることを特徴とする請求項
    １０記載のプリセット機能を持つ出力バッファ回路。
JP36948099A 1998-12-30 1999-12-27 プリセット機能を持つ出力バッファ回路 Expired - Fee Related JP3899472B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1998/P61836 1998-12-30
KR10-1998-0061836A KR100455736B1 (ko) 1998-12-30 1998-12-30 프리세트기능을 갖는 출력버퍼회로_

Publications (2)

Publication Number Publication Date
JP2000232352A true JP2000232352A (ja) 2000-08-22
JP3899472B2 JP3899472B2 (ja) 2007-03-28

Family

ID=19568533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP36948099A Expired - Fee Related JP3899472B2 (ja) 1998-12-30 1999-12-27 プリセット機能を持つ出力バッファ回路

Country Status (3)

Country Link
US (1) US6211707B1 (ja)
JP (1) JP3899472B2 (ja)
KR (1) KR100455736B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227790B2 (en) 2005-03-22 2007-06-05 Samsung Electronics Co., Ltd. NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3372227B2 (ja) * 1999-09-24 2003-01-27 東芝マイクロエレクトロニクス株式会社 半導体集積回路
KR100501582B1 (ko) * 2002-12-13 2005-07-14 주식회사 하이닉스반도체 프리셋 구조를 갖는 데이터 출력 버퍼
JP4054727B2 (ja) * 2003-07-14 2008-03-05 株式会社リコー 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01200819A (ja) 1988-02-05 1989-08-14 Toshiba Corp メモリ集積回路
KR900015148A (ko) 1989-03-09 1990-10-26 미다 가쓰시게 반도체장치
JPH0492464A (ja) 1990-08-07 1992-03-25 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2530055B2 (ja) 1990-08-30 1996-09-04 株式会社東芝 半導体集積回路
US5124577A (en) * 1990-09-28 1992-06-23 Benchmarq Microelectronics, Inc. Circuit for presetting the voltage of an output terminal
US5153457A (en) * 1990-12-12 1992-10-06 Texas Instruments Incorporated Output buffer with di/dt and dv/dt and tri-state control
JPH07105681A (ja) 1993-10-07 1995-04-21 Mitsubishi Electric Corp 半導体装置
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
KR0152905B1 (ko) 1994-11-15 1998-12-01 문정환 반도체 메모리장치의 내부전압 발생회로
US6130563A (en) * 1997-09-10 2000-10-10 Integrated Device Technology, Inc. Output driver circuit for high speed digital signal transmission

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227790B2 (en) 2005-03-22 2007-06-05 Samsung Electronics Co., Ltd. NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device
US7773419B2 (en) 2005-03-22 2010-08-10 Samsung Electronics Co., Ltd. NOR flash memory device with a serial sensing operation and method of sensing data bits in a NOR flash memory device

Also Published As

Publication number Publication date
KR20000045278A (ko) 2000-07-15
US6211707B1 (en) 2001-04-03
KR100455736B1 (ko) 2005-05-11
JP3899472B2 (ja) 2007-03-28

Similar Documents

Publication Publication Date Title
JP3044351B2 (ja) 出力バッファ
US6281730B1 (en) Controlled slew rate driver
US5818258A (en) Integrated circuit output buffers having duration sensitive output voltage, and related buffering methods
JPH08227582A (ja) 最少パルス幅アドレス遷移検出回路
US6469565B1 (en) Duty cycle adaptive data output buffer
US6198327B1 (en) Pulse generator with improved high speed performance for generating a constant pulse width
JP4111753B2 (ja) データバッファ回路およびデータ出力バッファ
JPH0752589B2 (ja) データ出力バッファ
US5936893A (en) Integrated circuit clock input buffer
US6351176B1 (en) Pulsing of body voltage for improved MOS integrated circuit performance
US6242949B1 (en) Digital voltage translator and its method of operation
JP2868990B2 (ja) データ出力バッファー
JPH07220476A (ja) データ出力バッファ
US5889707A (en) Output buffer of semiconductor memory device
JPH09121151A (ja) データ出力バッファ
JPH10290152A (ja) データ出力バッファ回路
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
JP2000232352A (ja) プリセット機能を持つ出力バッファ回路
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
US6407608B1 (en) Clock input buffer with increased noise immunity
JPH06196999A (ja) 遷移制御オフチップドライバ回路およびその動作方法
JPH05291939A (ja) Ｃｍｏｓセルフブースト回路
JPH08335395A (ja) クランプ機能を有するデータ出力バッファ
JPH0139244B2 (ja)
US6198319B1 (en) Power-on circuit built in IC

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051018

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20051020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060718

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100112

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110112

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120112

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130112

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees