KR20000041442A - 데이터 출력버퍼 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 데이터 출력버퍼에 관한 것으로, 본 발명에 의한 데이터 출력버퍼는, 출력인에이블신호와 독출 데이터신호를 입력하여 출력노드에 실리는 전압레벨을 결정하는 구동부와, 상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 풀업트랜지스터와, 상기 구동부의 풀다운제어신호를 입력하여 상기 출력노드를 풀다운하는 풀다운트랜지스터를 가지는 데이터 출력버퍼에 있어서, 상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 제2풀업트랜지스터와, 상기 출력노드에 연결되어 기준전압을 출력하는 풀업전류 제어수단과, 상기 풀업제어신호가 상기 제2풀업트랜지스터로 입력되는 경로상에 형성되고 상기 기준전압의 입력에 응답하여 동작하는 스위칭수단과, 상기 스위칭수단과 상기 제2풀업트랜지스터사이에 연결되고 상기 기준전압의 입력에 응답하여 상기 제2풀업트랜지스터의 채널전류를 클램프시키도록 조절하는 클램프수단을 구비하여, 피크전류를 감소시키고 스피드를 고속화하는 효과가 있다.

Description

데이터 출력버퍼
본 발명은 반도체 메모리장치(Semiconductor Memory Device)의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 피크전류(peak current) 발생을 억제하면서 고속 동작을 수행하도록 한 데이터 출력버퍼에 관한 것이다.
데이터 출력버퍼라 함은 반도체 메모리장치 또는 기타 집적회로 등에 있어서 소자 내부의 신호를 외부로 출력하는 버퍼를 말한다. 따라서 이 데이터 출력버퍼는 내부로부터 전달되어 온 신호를 크게 구동하여 외부로 출력하도록 하는 기능을 제대로 수행하여야 하는 주된 역할을 담당하여야 한다.
도1은 종래기술에 의한 데이터 출력버퍼의 구조를 나타내고 있다. 도1의 구성은, 출력인에이블신호 poe와 센스앰프로부터 독출된 데이터인 sa를 입력하여 출력노드(14)에 실리는 전압레벨을 결정하는 구동부(100)와, 상기 구동부(100)의 풀업제어신호를 입력하여 상기 출력노드(14)에 논리 "하이(high)"신호를 출력하는 풀업(pull-up)트랜지스터(P1)와, 상기 구동부(100)의 풀다운제어신호를 입력하여 상기 출력노드(14)에 논리 "로우(low)"신호를 출력하는 풀다운(pull-down)트랜지스터(N1)와, 상기 구동부(100)의 풀업제어신호를 입력하여 상기 출력노드(14)에 논리 "하이(high)"신호를 출력하는 제2풀업트랜지스터(P2)가 주요 구성을 이루고 있다. 그리고 도1에서 출력노드(14)에는 출력신호 dout1을 안정화시키기 위한 저항(R1, R2)과 캐패시터(C), 그리고 클램프(clamp)용 피모스(P3) 및 엔모스(N2) 트랜지스터가 연결되어 있다. 또한 구동부(100)는 4개의 인버터(2,4,8,12)와 노어게이트(6) 및 낸드게이트(10)으로 구현되어 있는바, 이는 다른 논리 구성을 가질 수도 있다.
도1에서의 동작특성을 살피면, 먼저 출력인에이블신호 poe가 인에이블되고 센스앰프로부터 독출된 데이터인 sa가 논리 하이(high)로 입력되면 구동부(100)의 출력신호는 논리 로우(low)가 된다. 그래서 제1풀업트랜지스터(P1) 및 제2풀업트랜지스터(P2)가 온(on)되고(이때는 풀다운트랜지스터(N1)는 오프(off)상태임) 출력노드(14)에는 논리 하이(high)레벨의 신호가 출력된다. 다음으로 출력인에이블신호 poe가 인에이블되고 센스앰프로부터 독출된 데이터인 sa가 논리 로우로 입력되면 구동부(100)의 출력신호는 논리 하이가 된다. 그래서 제1풀업트랜지스터(P1) 및 제2풀업트랜지스터(P2)가 오프되고 풀다운트랜지스터(N1)는 온되어 출력노드(14)에는 논리 로우레벨의 신호가 출력된다.
그러나 도1과 같은 종래의 데이터 출력버퍼는 다음과 같은 문제점이 있어 왔다. 즉, 도1과 같은 데이터 출력버퍼의 구성에서는 고속동작을 위해서 제1 및 제2풀업트랜지스터(P1),(P2)와 풀다운트랜지스터(N1)는 사이즈(size)가 크게 되는데, 이들 제1 및 제2풀업트랜지스터(P1),(P2)가 동작하면서 피크전류(peak current)가 발생하면서 동시에 전체 소비전류를 증가시켜 노이즈(noise)가 발생할 우려가 있다. 그래서 특히 높은 고전압하에서의 동작을 억제시키게 되며, 또한 노이즈를 감소시키기 위해 제1 및 제2풀업트랜지스터(P1),(P2)와 풀다운트랜지스터(N1)는 사이즈를 작게 하는데, 이렇게 되면 스피드(speed)가 저하되는 문제점이 있어 왔다.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 피크전류의 발생을 방지시키면서 전체 소비전류를 줄인 데이터 출력버퍼를 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 노이즈 발생을 억제하면서 스피드 저하를 방지하는 데이터출력버퍼를 제공함에 있다.
도1은 종래기술에 의한 데이터 출력버퍼 회로도.
도2는 본 발명에 의한 데이터 출력버퍼 회로도.
도3은 종래기술에 대비되는 본 발명의 전압 파형도.
도4는 종래기술에 대비되는 본 발명의 전류파형도.
도5는 종래기술에 대비되는 본 발명의 소비전류 테이블.
* 도면의 주요 부호에 대한 설명
P1,P2,P11,P12: 풀업 트랜지스터
N1,N11: 풀다운 트랜지스터
pass1,pass2: 패스게이트
100: 구동부
200: 풀업전류 제어부
200A: 기준전압 발생부
상기 목적들을 달성하기 위한 본 발명에 의한 데이터 출력버퍼는, 출력인에이블신호와 독출 데이터신호를 입력하여 출력노드에 실리는 전압레벨을 결정하는 구동부와, 상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 풀업트랜지스터와, 상기 구동부의 풀다운제어신호를 입력하여 상기 출력노드를 풀다운하는 풀다운트랜지스터를 가지는 데이터 출력버퍼에 있어서, 상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 제2풀업트랜지스터와, 상기 출력노드에 연결되어 기준전압을 출력하는 풀업전류 제어부과, 상기 풀업제어신호가 상기 제2풀업트랜지스터로 입력되는 경로상에 형성되고 상기 기준전압의 입력에 응답하여 동작하는 스위칭부과, 상기 스위칭부과 상기 제2풀업트랜지스터사이에 연결되고 상기 기준전압의 입력에 응답하여 상기 제2풀업트랜지스터의 채널전류를 클램프시키도록 조절하는 클램프부을 구비함을 특징으로 한다.
상기 풀업전류 제어부은 상기 풀업제어신호에 의해 구동되고 상기 출력노드를 통해 공급되는 전압 레벨에 응답된 기준전압을 출력하도록 구성됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도2는 본 발명에 의한 데이터 출력버퍼의 실시 회로도이다.
도2는, 출력인에이블신호 poe와 센스앰프로부터 독출된 데이터 sa를 입력하여 출력노드(14)에 실리는 전압레벨을 결정하는 구동부(100)와, 상기 구동부(100)의 풀업제어신호를 입력하여 상기 출력노드(14)를 풀업(pull-up)하는 풀업트랜지스터(P11)와, 상기 구동부(100)의 풀다운제어신호를 입력하여 상기 출력노드(14)를 풀다운(pull-down)하는 풀다운트랜지스터(N11)와, 상기 구동부(100)의 풀업제어신호를 입력하여 상기 출력노드(14)를 풀업하는 제2풀업트랜지스터(P12)와, 상기 출력노드(14)에 연결되어 기준전압 vref, vrefb를 출력하는 풀업전류 제어부(200)과, 상기 풀업제어신호가 상기 제2풀업트랜지스터(P12)로 입력되는 경로상에 형성되고 상기 기준전압 vref, vrefb의 입력에 응답하여 동작하는 스위칭부으로서의 제1패스게이트(pass1)(이는 트랜스미션(transmission)게이트라고도 함)와, 상기 제1패스게이트(pass1)와 상기 제2풀업트랜지스터(P12)사이에 연결되고 상기 기준전압 vrefb의 입력에 응답하여 상기 제2풀업트랜지스터(P12)의 채널(channel)전류를 클램프(clamp)시키도록 조절하는 클램프부으로서의 피모스트랜지스터(P13)이 주요 구성을 이루고 있다.
도2에서 구동부(100)와 제1풀업트랜지스터(P11)와 풀다운트랜지스터(N11), 그리고 출력노드(14)에 연결된 저항(R1, R2)과 캐패시터(C), 그리고 클램프(clamp)용 피모스(P14) 및 엔모스(N12) 트랜지스터는 전술한 도1의 구성과 동일한 구성으로 실시되었다.
도2에서 풀업전류 제어부(200)은 상기 풀업제어신호에 의해 구동되고 상기 출력노드(14)를 통해 공급되는 전압 레벨에 응답된 기준전압 vref, vrefb를 출력하도록 구성되었다. 즉, 전원전압단에 연결되고 상기 풀업제어신호에 응답하여 전압을 기준노드(22)로 전달하는 피모스트랜지스터(P15)와, 상기 출력노드(14)와 기준노드(22)사이에 연결되고 상기 풀업제어신호에 응답하여 동작하는 제2패스게이트(pass2)와, 상기 기준노드(22)에 연결되고 상기 기준노드(22)에 유입되는 전압 레벨에 응답된 상기 기준전압 vref, vrefb를 출력하는 기준전압발생부(200A)로 구성되었다. 상기 기준전압발생부(200A)은, 상기 기준노드(22)에 소오스(source)가 연결되고 상기 풀업제어신호를 게이트입력하는 피모스트랜지스터(P16)과, 상기 피모스트랜지스터(P16)에 직렬연결되고 게이트(gate)와 드레인(drain)이 공통 접속된 피모스트랜지스터(P17)과, 상기 피모스트랜지스터(P17)과 접지전압단 사이에 연결된 저항(R3)와, 상기 피모스트랜지스터(P17)와 저항(R3) 사이의 공통단자에 입력부가 연결된 인버터(16)과, 상기 인버터(16)에 직렬연결되고 기준전압 vref를 출력하는 인버터(18)과, 상기 인버터(18)에 직렬연결되고 기준전압 vrefb를 출력하는 인버터(20)으로 실시 구성되었다. 여기서 상기 기준전압발생부(200A)의 출력신호인 기준전압 vref 및 vrefb는 상기 기준전압발생부(200A)을 구성하는 각 트랜지스터들의 사이즈 및 임계전압(threshold voltage)값 그리고 저항값에 따라 그 스위칭 시점을 조절 가능하다.
도2에 따른 본 발명에 의한 데이터 출력버퍼의 동작을 설명하겠다.
먼저, 출력인에이블신호 poe가 논리 로우(low)일 때에는 본 발명에 의한 데이터 출력버퍼는 전술한 도1의 종래의 데이터 출력버퍼와 동일한 동작을 수행한다.
출력인에이블신호 poe가 논리 하이(high)이면,(이때 센스앰프로부터 독출된 데이터인 sa는 논리 하이로 가정함) 구동부(100)를 통해 논리 로우가 되면서 제1 및 제2패스게이트(pass1)(pass2)는 온(on)된다. 이때 출력노드(14)를 통한 출력신호 dout2가 논리 하이레벨로 된다. 여기서 기준전압발생부(200A)을 구성하는 각 트랜지스터들의 사이즈 및 임계전압(threshold voltage)값 그리고 저항값에 의해 기준전압 vref는 논리 로우에서 하이로, 그리고 기준전압 vrefb는 논리 하이에서 논리 로우로 스위칭(switching)된다. 그래서 제1패스게이트(pass1)은 오프(off)되고 동시에 제2풀업트랜지스터(P12)도 오프된다. 그러면서 처음 동작시 풀업동작은 제1 및 제2풀업트랜지스터(P11)(P12)를 통해 수행되던 것이 제1풀업트랜지스터(P11)만에 의해 수행하게 된다. 그래서 이전보다 낮은 출력을 발생하게 된다. 그래서 풀업동작을 위해 소비되는 전류량이 감소하게 된다.
또한 출력노드(14)를 통한 출력신호 dout2가 논리 로우로 되도록 풀다운트랜지스터(N11)이 동작할 시에, 도1보다도 낮은 전압레벨에서 풀다운이 발생하므로 이때 소모되는 전류량도 감소하게 되고 동시에 피크성 전류의 발생을 방지하게 된다. 그리고 동시에 풀다운과정이 고속화될 수 있음에 의해 스피드도 빨라지게 된다.
도3은 종래기술에 대비되는 본 발명의 전압 파형도이고, 도4는 종래기술에 대비되는 본 발명의 전류파형도이다. 그리고 도5는 종래기술에 대비되는 본 발명의 소비전류 테이블을 보여주고 있다. 도시된 파형특성에 나타나는 바와 같이, 그 소비전류의 양이 감소한 것이 확인된다. 도면에서 vcur1은 P1에 흐르는 커런트를, vcur2는 P11에 흐르는 커런트를, mxn503은 N1에 흐르는 커런트를, mxn621은 N11에 흐르는 커런트를 각각 나타낸다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
예컨대 데이터 출력버퍼의 구동부 및 출력단의 구조는 도1의 구조를 예로 들었지만 이는 얼마든지 달라질 수 있다. 또한 풀업전류 제어부은 그 논리구성을 고려하여 다르게 설계될 수도 있다.
상술한 바와 같이 본 발명은, 데이터 출력버퍼가 풀업 동작시 소비되는 전류량을 감소시키는 효과가 있다. 또한 데이터 출력버퍼가 풀다운 동작시 전류소비를 줄이면서 고속동작을 구현할 수 있다.

Claims (5)

  1. 출력인에이블신호와 독출 데이터신호를 입력하여 출력노드에 실리는 전압레벨을 결정하는 구동부와, 상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 풀업트랜지스터와, 상기 구동부의 풀다운제어신호를 입력하여 상기 출력노드를 풀다운하는 풀다운트랜지스터를 가지는 데이터 출력버퍼에 있어서,
    상기 구동부의 풀업제어신호를 입력하여 상기 출력노드를 풀업하는 제2풀업트랜지스터와,
    상기 출력노드에 연결되어 기준전압을 출력하는 풀업전류 제어수단과,
    상기 풀업제어신호가 상기 제2풀업트랜지스터로 입력되는 경로상에 형성되고 상기 기준전압의 입력에 응답하여 동작하는 스위칭수단과,
    상기 스위칭수단과 상기 제2풀업트랜지스터사이에 연결되고 상기 기준전압의 입력에 응답하여 상기 제2풀업트랜지스터의 채널전류를 클램프시키도록 조절하는 클램프수단을 구비함을 특징으로 하는 데이터 출력버퍼.
  2. 제1항에 있어서,
    상기 풀업전류 제어수단이, 상기 풀업제어신호에 의해 구동되고 상기 출력노드를 통해 공급되는 전압 레벨에 응답된 기준전압을 출력하도록 구성됨을 특징으로 하는 데이터 출력버퍼.
  3. 제2항에 있어서,
    상기 풀업전류 제어수단이, 전원전압단에 연결되고 상기 풀업제어신호에 응답하여 전압을 기준노드로 전달하는 피모스트랜지스터와, 상기 출력노드와 기준노드사이에 연결되고 상기 풀업제어신호에 응답하여 동작하는 패스게이트와, 상기 기준노드에 연결되고 상기 기준노드에 유입되는 전압 레벨에 응답된 상기 기준전압을 출력하는 기준전압발생수단을 포함하여 구성됨을 특징으로 하는 데이터 출력버퍼.
  4. 제1항 또는 제2항에 있어서,
    상기 스위칭수단이 트랜스미션게이트로 구성됨을 특징으로 하는 데이터 출력버퍼.
  5. 제1항 또는 제2항에 있어서,
    상기 클램프수단이 피모스트랜지스터로 구성됨을 특징으로 하는 데이터 출력버퍼.
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