JPH0828483B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0828483B2 JPH0828483B2 JP60103727A JP10372785A JPH0828483B2 JP H0828483 B2 JPH0828483 B2 JP H0828483B2 JP 60103727 A JP60103727 A JP 60103727A JP 10372785 A JP10372785 A JP 10372785A JP H0828483 B2 JPH0828483 B2 JP H0828483B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置（IC）、特にセミカスタ
ムICの１つであるゲートアレイに用いて好適な技術に関
するものである。
ムICの１つであるゲートアレイに用いて好適な技術に関
するものである。
システムの大規模化に伴い低消費電力化，高速化、さ
らには小型化のニーズが高まりカスタムLSIの要求がま
すます強くなっているが、その中でセミカスタムICの１
つであるゲートアレイが注目を集めている。
らには小型化のニーズが高まりカスタムLSIの要求がま
すます強くなっているが、その中でセミカスタムICの１
つであるゲートアレイが注目を集めている。
本出願人は、このゲートアレイに関し、先に、バイポ
ーラ素子とCMOSFET（コンプリメンタリー絶縁ゲート型
電界効果トランジスタ）とを１つのチップ内に混在させ
たBi-CMOSゲートアレイを開発している。その具体的内
容については、特願昭59-152886号公報に記載されてい
るが、本発明は特に上記Bi-CMOSゲートアレイの集積度
を向上させること、セルの利用効率を高めることを可能
にするレイアウト技術を主体とするものである。すなわ
ちゲートアレイの集積度を増すためには、 （１）限られた半導体基体内に１つでも多くの基本セル
（ベーシックセル、後述）を形成すること （２）前記基本セルを無駄なく効率的に利用すること が重要であるが、前述したBi-CMOS複合ゲートアレイに
おいては、１つの基本セル面積は純CMOSセルに比べて大
きくなってしまうこと、配線領域の確保がむずかしい等
の理由により上記（１），（２）を満足させるのに困難
があった。
ーラ素子とCMOSFET（コンプリメンタリー絶縁ゲート型
電界効果トランジスタ）とを１つのチップ内に混在させ
たBi-CMOSゲートアレイを開発している。その具体的内
容については、特願昭59-152886号公報に記載されてい
るが、本発明は特に上記Bi-CMOSゲートアレイの集積度
を向上させること、セルの利用効率を高めることを可能
にするレイアウト技術を主体とするものである。すなわ
ちゲートアレイの集積度を増すためには、 （１）限られた半導体基体内に１つでも多くの基本セル
（ベーシックセル、後述）を形成すること （２）前記基本セルを無駄なく効率的に利用すること が重要であるが、前述したBi-CMOS複合ゲートアレイに
おいては、１つの基本セル面積は純CMOSセルに比べて大
きくなってしまうこと、配線領域の確保がむずかしい等
の理由により上記（１），（２）を満足させるのに困難
があった。
本発明はこの問題点を解決すべくなされたものであ
る。
る。
本発明の目的は、高速，低消費電力、かつ高速であ
り、さらに集積度の高い新規な半導体集積回路装置を提
供することにある。
り、さらに集積度の高い新規な半導体集積回路装置を提
供することにある。
本発明の代表的なものの概要を述べると下記のとおり
である。
である。
マクロセルを主としてMOSFETから構成し、一方、その
出力部はドライブ能力の高いバイポーラ素子で構成した
低消費電力かつ高速なICであり、マクロセルを構成する
各基本セルもバイポーラ素子とMOS素子とが共存した構
成となっており、その基本セルにおいては、 見かけ上２入力NANDであって、そのセル内部にもうひ
とつの信号入力端子を有することによって、回路構成上
は３入力NANDと実質的に同等の機能を有する変形２入力
セルとすることによって基本セルの専有面積を小さく
し、又配線ルールを簡略化して高集積化もあわせて達成
するものである。
出力部はドライブ能力の高いバイポーラ素子で構成した
低消費電力かつ高速なICであり、マクロセルを構成する
各基本セルもバイポーラ素子とMOS素子とが共存した構
成となっており、その基本セルにおいては、 見かけ上２入力NANDであって、そのセル内部にもうひ
とつの信号入力端子を有することによって、回路構成上
は３入力NANDと実質的に同等の機能を有する変形２入力
セルとすることによって基本セルの専有面積を小さく
し、又配線ルールを簡略化して高集積化もあわせて達成
するものである。
本発明の内容を以下図面を参照しながら説明する。
本発明の実施例であるゲートアレイ（IC）の全体のシ
ステム構成とそれぞれの箇所における信号レベルが第７
図に示される。同図からわかるように、このICは、入力
バッファ20,CMOSを主体として構成されるロジック部2
1、および出力バッファ22からなる。入力バッファ20は
レベル変換機能（必要に応じて論理演算機能を具備する
こともできる。）を有しており、例えば外部から入力さ
れるTTLレベルの入力信号INA,INB,NNCをCMOSレベルの信
号に変換し、その出力信号はCMOSを主体として構成され
るロジック部21に入力される。一方、出力バッファ22
は、CMOSレベルの信号を、例えばTTLレベルの信号に変
換するレベル変換機能（必要に応じて論理演算機能を付
加することもできる）を有し、最終的に、例えばTTLレ
ベルの出力信号OUT1,OUT2,……OUTmを出力する。
ステム構成とそれぞれの箇所における信号レベルが第７
図に示される。同図からわかるように、このICは、入力
バッファ20,CMOSを主体として構成されるロジック部2
1、および出力バッファ22からなる。入力バッファ20は
レベル変換機能（必要に応じて論理演算機能を具備する
こともできる。）を有しており、例えば外部から入力さ
れるTTLレベルの入力信号INA,INB,NNCをCMOSレベルの信
号に変換し、その出力信号はCMOSを主体として構成され
るロジック部21に入力される。一方、出力バッファ22
は、CMOSレベルの信号を、例えばTTLレベルの信号に変
換するレベル変換機能（必要に応じて論理演算機能を付
加することもできる）を有し、最終的に、例えばTTLレ
ベルの出力信号OUT1,OUT2,……OUTmを出力する。
第８図は第７図におけるシステムの、さらに具体的な
内部構成を示すものである。同図において、ロジック部
21における21〜21nは、ユニットセル（マクロセル）
を示し、同図中黒丸、あるいは先端を黒くぬりつぶした
部分は、出力段の回路がバイポーラ回路によって構成さ
れていることを示す。（他の部分は低消費電力のCMOSで
構成されている。）ユニットセル（マクロセル）とは複
数の論理要素（論理回路を構成する最小単位でありそれ
以上分割できない１つの論理機能ブロック）により構成
された論理機能ブロックであり、例えばマルチプレクサ
やフリップフロップなどをいう。ユニットセルの内部は
ICメーカが配線しユニットセル間はユーザーの仕様に応
じて配線がなされる。なお、これらの各セルの配置や配
線の配置はDA（Design Automation）を用いて行なわれ
る。
内部構成を示すものである。同図において、ロジック部
21における21〜21nは、ユニットセル（マクロセル）
を示し、同図中黒丸、あるいは先端を黒くぬりつぶした
部分は、出力段の回路がバイポーラ回路によって構成さ
れていることを示す。（他の部分は低消費電力のCMOSで
構成されている。）ユニットセル（マクロセル）とは複
数の論理要素（論理回路を構成する最小単位でありそれ
以上分割できない１つの論理機能ブロック）により構成
された論理機能ブロックであり、例えばマルチプレクサ
やフリップフロップなどをいう。ユニットセルの内部は
ICメーカが配線しユニットセル間はユーザーの仕様に応
じて配線がなされる。なお、これらの各セルの配置や配
線の配置はDA（Design Automation）を用いて行なわれ
る。
前述した如く、各ユニットセル21〜21n、さらに入
力バッファ20l〜20n、出力バッファ22l〜22mの各出力ゲ
ート（出力バッファ）はバイポーラ回路からなる高負荷
駆動型ゲートとなっているために、例えばユニットセル
とユニットセルとを結ぶ配線長の長短や、負荷の大きさ
にかかわらず信号遅延量は内部ゲートの小さな信号遅延
量とほぼ同じにでき設計の自由度が著るしく向上されて
いる。
力バッファ20l〜20n、出力バッファ22l〜22mの各出力ゲ
ート（出力バッファ）はバイポーラ回路からなる高負荷
駆動型ゲートとなっているために、例えばユニットセル
とユニットセルとを結ぶ配線長の長短や、負荷の大きさ
にかかわらず信号遅延量は内部ゲートの小さな信号遅延
量とほぼ同じにでき設計の自由度が著るしく向上されて
いる。
次に第７図，第８図に示されるIC（ゲートアレイ）の
シリコンチップ１における平面レイアウト状態を第５図
を用いて説明する。第５図に示されるように基本準CMOS
セル（ベーシックセル：後述）10のアレイがチップ内部
に規則正しく配列されそのまわりに入出力バッファ20,2
2が配置されており最外周にボンディングパッドが配置
されている。
シリコンチップ１における平面レイアウト状態を第５図
を用いて説明する。第５図に示されるように基本準CMOS
セル（ベーシックセル：後述）10のアレイがチップ内部
に規則正しく配列されそのまわりに入出力バッファ20,2
2が配置されており最外周にボンディングパッドが配置
されている。
第６図は第５図において点線で囲む部分Ａのレイアウ
ト構成をより具体的に示す。平面レイアウト図である。
ボンディングワイヤー12がパッド11に接続され、パッド
と入出力バッファ（20,22）とはAl配線12で接続されて
いる。入出力バッファ（20,22）上には２層目のAl配線
よりなる電源（Vcc），接地（GND）ラインが布線され、
これらのラインはスルーホールを通して１層目Al配線に
接続され、入出力バッファ，基本セルアレイ共通のVcc
ライン,GNDライン13,14が布線されている。
ト構成をより具体的に示す。平面レイアウト図である。
ボンディングワイヤー12がパッド11に接続され、パッド
と入出力バッファ（20,22）とはAl配線12で接続されて
いる。入出力バッファ（20,22）上には２層目のAl配線
よりなる電源（Vcc），接地（GND）ラインが布線され、
これらのラインはスルーホールを通して１層目Al配線に
接続され、入出力バッファ，基本セルアレイ共通のVcc
ライン,GNDライン13,14が布線されている。
以上本発明の前提となるICの全体構成につき説明し
た。
た。
次に本発明の重要な特徴につき説明する。
第１図は、第６図において点線で囲まれた領域Ｂにお
けるより具体的平面レイアウト図を示し、第２図（ａ）
は第１図，第６図，第５図等に示される基本セル（Basi
c Cell:略してB.Cと記すこともある。）を、チップにお
ける拡散層を主体として示した平面レイアウト図であ
る。第２図（ｂ）は第２図（ａ）をシンボル化して示す
図であり、第３図（ａ）は基本セルを回路的に表わした
ものであり、第３図（ｂ）は基本セルを論理記号として
表わしたものである。
けるより具体的平面レイアウト図を示し、第２図（ａ）
は第１図，第６図，第５図等に示される基本セル（Basi
c Cell:略してB.Cと記すこともある。）を、チップにお
ける拡散層を主体として示した平面レイアウト図であ
る。第２図（ｂ）は第２図（ａ）をシンボル化して示す
図であり、第３図（ａ）は基本セルを回路的に表わした
ものであり、第３図（ｂ）は基本セルを論理記号として
表わしたものである。
基本セルとは、電子回路を構成するために必要な構成
要素を、所定パターンに配置してなるロジック部におけ
るレイアウト構成上の基本単位である。
要素を、所定パターンに配置してなるロジック部におけ
るレイアウト構成上の基本単位である。
まず第２図（ａ）を用いて基本セル10のレイアウト構
成を説明する。同図に示す如く、基本セル10はポリシリ
コンからなるMOSFETのゲート30,31,32およびP well 50,
N well 51、さらにNMOSFETのソース，ドレインとなるN+
拡散層35,PMOSFETのソース，ドレインとなるP+拡散層3
6、さらにはMOS素子の両側に配置され、２つのバイポー
ラNPNトランジスタQ1,Q2を構成する拡散層37,40（エミ
ッタとなる:E）、拡散層38,41（ベースとなる:B）、拡
散層39,42（コレクタとなる:C）、および２つのインピ
ーダンス素子、この場合は抵抗R1,R2よりなる。また、
第２図（ａ）に示される基本セル10のＸ−Ｘ′に沿う切
断断面図を第10図に示す。
成を説明する。同図に示す如く、基本セル10はポリシリ
コンからなるMOSFETのゲート30,31,32およびP well 50,
N well 51、さらにNMOSFETのソース，ドレインとなるN+
拡散層35,PMOSFETのソース，ドレインとなるP+拡散層3
6、さらにはMOS素子の両側に配置され、２つのバイポー
ラNPNトランジスタQ1,Q2を構成する拡散層37,40（エミ
ッタとなる:E）、拡散層38,41（ベースとなる:B）、拡
散層39,42（コレクタとなる:C）、および２つのインピ
ーダンス素子、この場合は抵抗R1,R2よりなる。また、
第２図（ａ）に示される基本セル10のＸ−Ｘ′に沿う切
断断面図を第10図に示す。
第３図（ａ）は第２図（ａ）に対応して、基本セル10
を回路的に示したものであり、同図からわかるように基
本セル10につくりこまれている素子に、所定の配線をほ
どこせば第３図（ｂ）に示すような見かけ上は２入力で
ありながら実質的に３入力のNANDゲートを構成できる。
基本セル10をシンボールマーク化して示すと第２図
（ｂ）のようになる。
を回路的に示したものであり、同図からわかるように基
本セル10につくりこまれている素子に、所定の配線をほ
どこせば第３図（ｂ）に示すような見かけ上は２入力で
ありながら実質的に３入力のNANDゲートを構成できる。
基本セル10をシンボールマーク化して示すと第２図
（ｂ）のようになる。
このような基本セル10を配線した様子を第１図に示
す。
す。
第１図を用いてまず配線ルールについて説明する。
図中I,I′の領域は基本セル10がＸ方向（紙面に水平
方向）に規則正しく配列された領域であって、以下基本
セル列ということにする。
方向）に規則正しく配列された領域であって、以下基本
セル列ということにする。
基本セル列内部の配線はＸ方向,Y方向（Ｘ方向に対し
垂直方向）とも図中太線で示す如く一層目アルミ配線34
によって行なわれる。
垂直方向）とも図中太線で示す如く一層目アルミ配線34
によって行なわれる。
基本セルアレイ間の配線（マクロセル配線）は第１図
に示す如くＸ方向は一層目アルミニウム配線51を用いて
行なわれ、Ｙ方向の配線は２層目アルミ配線50（図中点
線で示す）を用いて行なわれる。図中領域IIはＸ方向の
１層目アルミ配線（マクロセル配線）が布線される配線
領域である。
に示す如くＸ方向は一層目アルミニウム配線51を用いて
行なわれ、Ｙ方向の配線は２層目アルミ配線50（図中点
線で示す）を用いて行なわれる。図中領域IIはＸ方向の
１層目アルミ配線（マクロセル配線）が布線される配線
領域である。
以上、ゲートアレイの基本構成につき説明した。
次に本発明により得られる効果とその効果の得られる
理由について説明する。
理由について説明する。
上述した如く、基本セルは実際には、２入力NANDゲー
トであるが、内部にもう１つのゲートをもっており実質
的に３入力NANDゲートとして働く。
トであるが、内部にもう１つのゲートをもっており実質
的に３入力NANDゲートとして働く。
基本セルの平面レイアウト状態は第２図（ａ）に示さ
れるが、このような変形２入力構成とすると下記の理由
でセルの専有面積を縮少できる。
れるが、このような変形２入力構成とすると下記の理由
でセルの専有面積を縮少できる。
第９図（ａ），（ｂ）は、それぞれ変形２入力NAND,3
入力NAND構成の場合の基本セルの平面レイアウト状態を
示している。これらを比較してみると明らかなように、
同図（ｂ）の場合はゲート32がバイポーラ素子の右側に
まわりこんで形成される（Xa部分）ために、この分だけ
セル面積が増加してしまう。本願発明者の検討による
と、図中L1＝32μｍであるのに対しL2＝40μｍとなり、
変形２入力セルを用いた方が、そのセル面積は20％低減
される。
入力NAND構成の場合の基本セルの平面レイアウト状態を
示している。これらを比較してみると明らかなように、
同図（ｂ）の場合はゲート32がバイポーラ素子の右側に
まわりこんで形成される（Xa部分）ために、この分だけ
セル面積が増加してしまう。本願発明者の検討による
と、図中L1＝32μｍであるのに対しL2＝40μｍとなり、
変形２入力セルを用いた方が、そのセル面積は20％低減
される。
又、上述した構成によるとセルの実効的利用効率の向
上も図ることができる。
上も図ることができる。
すなわち、１つの回路（マクロセル）を構成する場
合、２入力NAND構成のセルを用いるよりも３入力NAND構
成のセルを用いた方が、入力数が多い分だけ結線の自由
度が向上しゲート数を低減できるのであるが、セルの利
用効率という点からみると３入力NANDの方が、配線チャ
ンネル数がふえ、種々のマクロセルを構成する場合Al配
線の布線がネックとなり、かえって無駄な残りセルが多
くなったり、チップ面積が増大したりして、ディメリッ
トとなる。
合、２入力NAND構成のセルを用いるよりも３入力NAND構
成のセルを用いた方が、入力数が多い分だけ結線の自由
度が向上しゲート数を低減できるのであるが、セルの利
用効率という点からみると３入力NANDの方が、配線チャ
ンネル数がふえ、種々のマクロセルを構成する場合Al配
線の布線がネックとなり、かえって無駄な残りセルが多
くなったり、チップ面積が増大したりして、ディメリッ
トとなる。
上述した変形２入力セルは、その内部に内蔵された第
２の信号入力端子を基本セル列内部の配線でもって接続
することによって実質的に３入力NAND構成のセルとな
り、回路構成上のゲート数を低減できるとともに、第３
の信号入力端子は決して配線領域に布線される配線とは
接続されないため、配線チャンネル数は２入力NAND構成
のセルを用いた場合と同じになるので、チャンネル数の
増加によるチップ面積の増大等も防止できる。
２の信号入力端子を基本セル列内部の配線でもって接続
することによって実質的に３入力NAND構成のセルとな
り、回路構成上のゲート数を低減できるとともに、第３
の信号入力端子は決して配線領域に布線される配線とは
接続されないため、配線チャンネル数は２入力NAND構成
のセルを用いた場合と同じになるので、チャンネル数の
増加によるチップ面積の増大等も防止できる。
上述した如く１つのセル自体の専用面積の縮少と、セ
ルの利用効率の向上とを簡単な構成で実現したところに
本発明の特徴がある。
ルの利用効率の向上とを簡単な構成で実現したところに
本発明の特徴がある。
第４図（ａ）（ｂ）は、ユニットセル（マクロセル）
の例であるＲ−Ｓフリップフロップであって、基本セル
を効果的に組合せてこの回路を構成することができる。
の例であるＲ−Ｓフリップフロップであって、基本セル
を効果的に組合せてこの回路を構成することができる。
さらに本発明は次の利点も有している。
すなわち、第１図に示すようにバイポーラ素子はMOSF
ETの両外側に配置されておりその結果、Vccライン13,GN
Dランイ14は基本セルの上，下を基本セルアレイに平行
に布線されるようになる。すなわち、基本セルにおける
出力段であるトーテムポール接続の２つのNPNトンジス
タQ1,Q2はMOSFETの両側に配置され、これに伴なってVcc
ライン,GNDラインはセルの上，下に走ることになるので
ある。すると、基本セル10の中央部すなわちVccライン1
3,GNDライン14にはさまれた領域には同じく１層目AL配
線を自由に布線するこどができるようになり、配線自由
度は、Vccライン13,GNDライン14の存在によって何んら
規制されない。
ETの両外側に配置されておりその結果、Vccライン13,GN
Dランイ14は基本セルの上，下を基本セルアレイに平行
に布線されるようになる。すなわち、基本セルにおける
出力段であるトーテムポール接続の２つのNPNトンジス
タQ1,Q2はMOSFETの両側に配置され、これに伴なってVcc
ライン,GNDラインはセルの上，下に走ることになるので
ある。すると、基本セル10の中央部すなわちVccライン1
3,GNDライン14にはさまれた領域には同じく１層目AL配
線を自由に布線するこどができるようになり、配線自由
度は、Vccライン13,GNDライン14の存在によって何んら
規制されない。
仮に、Vccライン13,GNDライン14がセル10の中央に布線
されたとすると、基本セルアレイ（I,I′……）内部配
線のうちＹ方向の配線はVccライン,GNDラインをまたぐ
ために２層配線とせねばならず、配線自由度は少なくな
り、また配線構造が著るしく複雑になてしまう。
されたとすると、基本セルアレイ（I,I′……）内部配
線のうちＹ方向の配線はVccライン,GNDラインをまたぐ
ために２層配線とせねばならず、配線自由度は少なくな
り、また配線構造が著るしく複雑になてしまう。
さらに本発明の如くバイポーラ素子Q1,Q2をMOSFET（M
1〜M6）の両外側（セルの上下）に配置しても、MOSFET
（M1〜M6）のゲート幅Ｗは純CMOSセルにくらべ数10μｍ
も縮少されており、この縮少された領域に新たにバイポ
ーラ素子Q1,Q2が配置されたことになり、バイポーラ素
子を２ケ配置したことによる基本セルの専有面積の増加
は最小限におさえられる。
1〜M6）の両外側（セルの上下）に配置しても、MOSFET
（M1〜M6）のゲート幅Ｗは純CMOSセルにくらべ数10μｍ
も縮少されており、この縮少された領域に新たにバイポ
ーラ素子Q1,Q2が配置されたことになり、バイポーラ素
子を２ケ配置したことによる基本セルの専有面積の増加
は最小限におさえられる。
さらに基本セルアレイI,I′の幅WI,WI′は基本セルア
レイI,I′の内部配線のうちＸ方向のアルミ一層配線34
を10数本（例えば14本：すなわち14チャンネルの布線を
するだけの幅を有していなければならないため、バイポ
ーラ素子をＹ方向に配置することは充分なWI,WI′を確
保し、セルの微細化に伴う基本セルアレイ内部配線の多
チャンネル化にも対応できる利点をも有する。
レイI,I′の内部配線のうちＸ方向のアルミ一層配線34
を10数本（例えば14本：すなわち14チャンネルの布線を
するだけの幅を有していなければならないため、バイポ
ーラ素子をＹ方向に配置することは充分なWI,WI′を確
保し、セルの微細化に伴う基本セルアレイ内部配線の多
チャンネル化にも対応できる利点をも有する。
低消費電力かつ高速であり、さらに集積度の高いICを
提供できる。
提供できる。
本発明は基本となるセルを複数有し、これらを効率よ
く利用しなければならないIC、特にゲートアレイに用い
て好適である。
く利用しなければならないIC、特にゲートアレイに用い
て好適である。
第１図は本発明の実施例であるゲートアレイにおける基
本セル内部および基本セル間の配線状態を示す平面レイ
アウト図であり、 第２図（ａ）は１つの基本セルにおける拡散層の配置を
主体とした平面レイアウト図であり、 第２図（ｂ）は第２図（ａ）に示される基本セルのシン
ボル図であり、 第３図（ａ）は基本セルの構成を示す回路図であり、 第３図（ｂ）は基本セルの構成を論理記号で示した図で
あり、 第４図（ａ）はユニットセル（マクロセル）の１例であ
ってＲ−Ｓフリップフロップの論理記号を用いて表わし
た回路図であり、 第４図（ｂ）は第４図（ａ）に示されるＲ−Ｓフリップ
フロップ回路の具体的回路図を示し、 第５図はゲートアレイの全体的平面レイアウト図を示
し、 第６図は第５図におけるＡ領域のより詳細なレイアウト
状態を示すレイアウト図であり、 第７図はゲートアレイの全体のシステム構成とそれぞれ
のブロックにおける信号の論理レベルを示し、 第８図は、第７図に示されるゲートアレイのマクロセル
レベルのさらに具体的な回路構成を示す回路図であり、 第９図（ａ），（ｂ）は本発明である変形２入力基本セ
ルと３入力基本セルとの専用面積を比較するための平面
レイアウト図であり、 第10図は第２図（ａ）に示される基本セルのＸ−Ｘに沿
う切断断面図である。 10……基本セル、13……Vccライン、14……GNDライン、
30,31,32……ポリシリコンゲート配線、35……N+拡散
層、36……P+拡散層。
本セル内部および基本セル間の配線状態を示す平面レイ
アウト図であり、 第２図（ａ）は１つの基本セルにおける拡散層の配置を
主体とした平面レイアウト図であり、 第２図（ｂ）は第２図（ａ）に示される基本セルのシン
ボル図であり、 第３図（ａ）は基本セルの構成を示す回路図であり、 第３図（ｂ）は基本セルの構成を論理記号で示した図で
あり、 第４図（ａ）はユニットセル（マクロセル）の１例であ
ってＲ−Ｓフリップフロップの論理記号を用いて表わし
た回路図であり、 第４図（ｂ）は第４図（ａ）に示されるＲ−Ｓフリップ
フロップ回路の具体的回路図を示し、 第５図はゲートアレイの全体的平面レイアウト図を示
し、 第６図は第５図におけるＡ領域のより詳細なレイアウト
状態を示すレイアウト図であり、 第７図はゲートアレイの全体のシステム構成とそれぞれ
のブロックにおける信号の論理レベルを示し、 第８図は、第７図に示されるゲートアレイのマクロセル
レベルのさらに具体的な回路構成を示す回路図であり、 第９図（ａ），（ｂ）は本発明である変形２入力基本セ
ルと３入力基本セルとの専用面積を比較するための平面
レイアウト図であり、 第10図は第２図（ａ）に示される基本セルのＸ−Ｘに沿
う切断断面図である。 10……基本セル、13……Vccライン、14……GNDライン、
30,31,32……ポリシリコンゲート配線、35……N+拡散
層、36……P+拡散層。
フロントページの続き (72)発明者 鈴木 康永 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭58−146135（ＪＰ，Ａ) 特開 昭59−78545（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基体の主面に形成された１組の回路
構成素子からなる基本セルが複数個一列に配置され、か
つこのようにして構成された基本セル列が互いに配線領
域を隔てて複数個配列され、各基本セル間が配線によっ
て接続されるようにされてなるゲートアレイ方式の半導
体集積回路装置において、 上記基本セル列内の信号配線および共通電源配線を第１
層目の配線層によって構成し、上記電源配線はそれぞれ
各基本セル列の配線領域に近い側に沿って布線するとと
もに、 上記基本セル列間の配線は、上記配線領域上に形成され
基本セル列の延長方向と同一の方向に布線される第１層
目の配線層と、上記基本セル列の延長方向と直交する方
向に布線される第２層目の配線層とにより構成し、 上記基本セル内には、基本セル列内に布線されるセル間
接続用の配線のみが接続される信号入力端子を設けるよ
うにしたことを特徴とする半導体集積回路装置。 - 【請求項２】上記基本セルを構成する回路構成素子は、
複数のPMOSFETおよびNMOSFETと、１つ以上のバイポーラ
トランジスタとを含み、前記複数のPMOSFETおよびNMOSF
ETのゲートは基本セル列の延長方向と直交する方向に配
置されており、それらのゲートのうち少なくとも１つは
他のゲートよりも短く形成され、長い方のゲートの端部
は上記電源配線の外側に位置され、短い方のゲートの端
部は上記信号入力端子として上記電源配線の内側に位置
されていることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 - 【請求項３】上記複数のPMOSFETおよびNMOSFETは、当該
基本セルにより構成されるゲート回路の論理部を構成す
るものであり、上記バイポーラトランジスタは当該ゲー
ト回路の出力部を構成するものであることを特徴とする
特許請求の範囲第２項記載の半導体集積回路装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103727A JPH0828483B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
| CN85108621.7A CN1003549B (zh) | 1985-01-25 | 1985-11-23 | 半导体集成电路器件 |
| KR1019850009158A KR930005497B1 (ko) | 1985-01-25 | 1985-12-06 | 반도체 집적 회로 장치 |
| EP86100798A EP0189183B1 (en) | 1985-01-25 | 1986-01-22 | Semiconducteur integrated circuit device |
| DE8686100798T DE3675666D1 (de) | 1985-01-25 | 1986-01-22 | Integrierte halbleiterschaltungsanordnung. |
| US07/544,063 US5001487A (en) | 1985-01-25 | 1990-06-26 | Semiconductor integrated circuit device |
| SG1026/92A SG102692G (en) | 1985-01-25 | 1992-10-07 | Semiconducteur integrated circuit device |
| HK208/93A HK20893A (en) | 1985-01-25 | 1993-03-11 | Semiconducteur integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103727A JPH0828483B2 (ja) | 1985-05-17 | 1985-05-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263239A JPS61263239A (ja) | 1986-11-21 |
| JPH0828483B2 true JPH0828483B2 (ja) | 1996-03-21 |
Family
ID=14361687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103727A Expired - Fee Related JPH0828483B2 (ja) | 1985-01-25 | 1985-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828483B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146135A (ja) * | 1982-02-25 | 1983-08-31 | Fujitsu Ltd | 論理回路装置 |
| JPS5978545A (ja) * | 1982-10-27 | 1984-05-07 | Toshiba Corp | 半導体集積回路 |
-
1985
- 1985-05-17 JP JP60103727A patent/JPH0828483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263239A (ja) | 1986-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |