JPH03260773A - Ｌｓｉの組合せ回路自動合成処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 計算機を用いてＬＳＩの組合せ回路を自動合成するにあ
たって、許容論理を参照しながら回路の構造変更を行い
１回路の動作速度を改善するＬＳＩの組合せ回路自動合
成処理方法に関し自動合成する回路の遅延時間を効率的
に改善し与えられた遅延時間の制約を満たずようにする
ことを目的とし 与えられた回路に対して回路各部が満たさなければなら
ない許容論理を計算する処理過程と、許容論理を参照し
ながら、遅延時間の制約を満たしていない経路上のゲー
トに対して、信号伝播時刻の早いゲートからの接続を追
加し、信号伝播時刻の遅れたゲートからの接続を削除す
る回路の変更を行う処理過程とを含み１回路の遅延時間
の最大値を、与えられた制約値以下に抑えるように構成
する。

〔産業上の利用分野〕

本発明は、計算機を用いてＬＳＩの組合せ回路を自動合
成するにあたって、許容論理を参照しながら回路の構造
変更を行い１回路の動作速度を改善するＬＳＩの組合せ
回路自動合成処理方法に関する。

現在、ＬＳＩの組合せ回路を自動で合成することが可能
となりつつあるが、自動的に合成された回路を、熟練技
術者によって設計された回路と比較した場合、使用ゲー
ト数や動作速度等の面で見劣りすることが多い。

そこで、あらかじめ自動合成時に、そのような条件を入
れて設計するか、−度自動合成された回路に対して、遅
延時間を短くするような処理を行って、設計者の要求に
合うような回路を合成する必要がある。

〔従来の技術］ 第１１図は本発明に関連する一般的な論理合成処理の流
れ、第１２図は従来技術の説明図を示す。

計算機を用いて、ＬＳｌの組合せ回路を自動合成する場
合９通常、第１１図に示すような処理を行う。真理値表
、２段積相形論理式、論理式の多段ネットワークなどを
入力して、まずテクノロジ非依存の合成処理を行う。こ
れにより生成された論理式の多段ネットワークをもとに
、テクノロジ依存の合成処理を行って、ゲートセルの７
ソトリストを出力する。

すなわち、自動合成は、２段論理式等を多段論理式に変
換する多段化処理のステップと、その多段論理式に対応
するような実際の回路に割り当てるテクノロジマツピン
グ処理のステップで行われる。この各々の処理に対して
、遅延時間を考慮した処理が考えられている。

多段化処理においては、最大段数を指定しておき、その
段数より大きくなるような多段化処理を行わない制限を
設ける。これによって、おおまかに回路の遅延時間を指
定することは可能であるが。

多段論理式の段数が、必ずしも実際の回路の遅延時間に
対応しているわけではないので、細かいレヘルでの調整
は行えない。

テクノロジマツピング処理では、変換パターンを利用し
て遅延時間の改善を行う。例えば第１２図に示すような
入力および出力が等価な回路（ａ）。

（ｂ）の変換パターンを用意しておき、第１２図に示す
（ａ）の回路の端子Ａから端子Ｆまでの遅延時間を短く
するために、（ａ）の回路から（ｂ）の回路への変換を
行う。この変換により、実際の回路の遅延時間に対応し
た細かい調整が可能である。

この手法の欠点は、当然であるが、変換パターンにない
変換は行えないということである。より強力な処理を行
うためには、変換パターンの種類を増やさなければなら
ないが、そうすると１回路に見合う変換を検索する時間
が増大するので、実際上は扱うことのできる変換パター
ンの数に自ずから限界がある。

また、同様の理由により、１つの変換パターンの規模も
、せいぜい数ゲート程度に制限されるので、大局的に回
路変換を行わないと遅延時間が改善されないようなケー
スに対しては、はとんど無力となる。

そこで　従来技術では、この２つの方式の欠点を補うべ
く、多段化処理によって大局的な構造変換を行い、テク
ノロジマツピング処理によって。

細かな調整を行うというアプローチをとっている。

（発明が解決しようとする課題〕 以上のような従来のアプローチでは、２つの異なった処
理を繰り返し行う必要があるため、非常に効率が悪い。

また、２つの処理の連携が必ずしもうまく行かないので
、遅延時間を効果的に短縮できるわけではない。そこで
２回路の実際の遅延時間を考慮し、なおかつ、大局的な
回路構造の変更を行うことが可能な遅延時間の改善処理
が必要となる。

本発明は上記問題点の解決を図り、自動合成する回路の
遅延時間を効率的に改善し、与えられた遅延時間の制約
を満たすようにすることを目的としている。

〔課題を解決するための手段］ 第１図は本発明の原理説明図である。

図中、１０はＣＰＵおよびメモリなどからなる処理装置
ｆ、１１はＬＳＩの組合せ回路について自動合成を行う
自動合成処理部を表す。また、ＰＩＰ２は本発明に係る
処理過程である。

本発明は、主として自動合成処理におけるテクノロジマ
ツピング処理部分で適用される。

合成された回路の遅延時間を改善するため、自動合成処
理部１１は、以下の処理を行う。

回路上で与えられた遅延時間の制約条件に違反するクリ
ティカルバスがあれば、処理過程Ｐ１により、与えられ
た回路に対して回路各部が満たさなければならない許容
論理を計算する。

そして、処理過程Ｐ２により、遅延時間の制約を満たし
ていない経路上のゲートに対して、許容論理を参照しな
がら、信号伝播時刻の早いゲートからの接続を追加し、
信号伝播時刻の遅れたゲートからの接続を削除する回路
の変更を行う。

これらの処理を繰り返すことにより１回路構造を変更し
９回路の遅延時間の最大値を、与えられた制約値以下に
抑える。

〔作用〕

本発明では１回路の各部において、許容論理と呼ばれる
論理関数を計算し、その許容論理を用いた回路構造の変
更を行う。この許容論理を用いて回路構造の変更を行う
ことは５従来１回路面積を小さくすることなどを目的と
して利用されることはあったが、遅延時間の改善に利用
されることはなかった。本発明では２回路の遅延時間の
改善に。

この許容論理を利用する。

許容論理とは１回路の出力の論理を変化させない範囲で
とり得る論理関数のことで、そこの論理値が出力に伝播
されるときには、実現されている実際の論理値をとり、
伝播されないときには、０でも１でもよいことを示す“
”ｄｏｎ’　ｔ　ｃａｒｅ　　（＊で表す）という（直
をとるものである。

第２図に許容論理の例を示す。第２図に示す回路におい
て、ゲー）ａの出力は、’ＡＮＤゲー）ｂに入力してい
るので、ゲートｂのもう一方の入力Ｃが０のときには、
ゲートａの値は、出力ｄには伝播されない。そこで、そ
のようなときには、ゲー　トａの許容論理は＊となるの
である。また、入力Ｃの値が１のときには、ゲー）ａの
値が出力ｄに伝播されるので、許容論理はゲートａの実
際の論理と等しくなる。

この許容論理を利用して、遅延時間を短縮させるような
回路変換を行う。具体的には、入力端子から出力端子に
至る経路のうち、与えられた遅延時間の制約を満たして
いないものを列挙する。次に、これらの経路（クリティ
カルバスと呼ぶ）上のゲートに対して、なるべ（信号の
伝播時刻の早いゲートの出力を新たに追加して、信号の
伝播時刻の遅いゲートの出力を削除するという処理を行
う。これにより、クリティカルバス上の信号伝播時間を
短縮する。

第３図は、その遅延時間改善処理の原理を示しており、
この例では、信号伝播時刻の早いゲートＧ２を追加し、
信号伝播時刻の遅いゲートＧｌを削除している。

このゲートに対する新たな入力の追加と、既存の入力の
削除とは、任意に行なえるものではなく回路の論理的な
機能を変更しないように注意しなければならない。そこ
で、そのような機能の等価性を保証するために５前述の
許容論理を用いる。

今、あるゲートに対して、新たな入力の追加を行い、結
果としてそのゲートの実現している論理がＦからＦ　に
変わったとする。もし、このＦ゛が、そのゲートの満た
さなければならない許容論理に含まれていれば、許容論
理の定義により、変更後の回路は、論理的にもとの回路
と等価であることが保証される。入力の削除の場合も同
様である。

このように、許容論理を参照することによって変換パタ
ーンに基づかなくても、論理的な等価性を保ちながら１
回路変換を行うことが可能となる。

〔実施例〕

第４図は本発明の一実施例による許容論理の計算の処理
、第５図は本発明の一実施例によるゲ−トの入力の許容
論理の計算例、第６図は本発明の一実施例を説明するた
めのただ１つのゲートにのみ出力するゲートの例、第７
圓は本発明の一実施例による複数のゲートへ出力するゲ
ートの許容論理の計算例、第８図は本発明の一実施例の
許容論理による回路の変換例、第９図および第１０図は
本発明の一実施例に係る遅延改善処理のフローを示す。

許容論理の計算は、第４図に示す処理■〜■のように行
われる。

■　まず１回路の出力に対する許容論理を計算する。

■　次に、許容論理の計算されたゲートを１つ選ぶ。

■　ゲートの入力の許容論理を計算する。

■　入力元のゲートの許容論理を計算する。

■　以上の処理をすべてのゲートの許容論理の計算が終
わるまで繰り返し、すべての計算が終了したならば、許
容論理の計算を終了する。

この計算では、まず出力の許容論理は実際の出力論理と
なる。次に、出力に接続しているゲートの各人力の許容
論理を計算する。以後、説明で論理を表すために、［、
、、、］というベクタ表現を用いる。これは、ベクタの
各要素が入力の組合せに対する論理値に対応したもので
ある。すなわち、入力の回路の場合、２″個の要素を持
つベクタとなる。

例えば、２人力のＡＮＤゲートで実現される論理は［０
，０，０，１ｊとなり、２人力のＸＯＲゲートで実現さ
れる論理は［０，１、■、０コとなる。

ゲートの入力の許容論理の計算例を、第５図に従って説
明する。

ゲートの入力ａの論理が［０，１，１，０］ゲートのも
う一方の入力すの論理が［０、■、Ｉ、１］であり、ゲ
ートの出力Ｃの許容論理が［０、＊、１．０］であるも
のとする。

今、ａの許容論理を求めるものとすると　ベクタの各要
素ごとに次のように計算を行っていく。

・第１要素 Ｃの許容論理が０であるが、ｂの論理が。であり、ａの
値に関わらすＣの論理は０となり、ａの値は伝播されな
い。そこで、ａの許容論理は＊となる。

第２要素 Ｃの許容論理が水であるので、ａの値はＣを通って伝播
されることはない。そこで、ａの許容論理は＊となる。

・第３要素 Ｃの許容論理がｌ、ｂの論理も１であるのでＣに１を伝
えるために、ａもｌとなる。

第４要素 Ｃの許容論理力司、ｂの論理が１であるのでＣにＯを伝
えるために、ａは０となる。

結局、ａの許容論理は［＊、本、１．０］となる。

次に、今計算したゲートの入力となっているゲートの許
容論理を計算する。

例えば第６図に示すように、ゲートａがただ１つのゲー
トｂにのみ出方している場合には、他に伝播しようがな
いので、ゲートａの許容論理は。

ゲートｂの入力Ｃの許容論理番こ等しくなる。

しかし、第７図に示すように、２つ以上のゲートに出力
している場合には、すべての出力光の許容論理の共通部
分をゲートの許容論理とする。

第７図に示す例で２ゲートｂの入力ｄの許容論理が［ｌ
、０、＊、＊］、ゲートＣの入力ｅの許容論理が［１、
＊、水、Ｏ］のとき、ゲートａの許容論理は［１、Ｏ１
＊、Ｏ］となる。

以上のように計算された許容論理を用いて　ゲートに対
して新たな入力の追加および既存の入力の削除を行う。

第８図は、その新たな入力の追加／既存の入力の削除に
よる回路の変換例を示している。

第８図（イ）に示す回路におけるＡＮＤゲー←ｈの実現
する論理関数は、第８図（ロ）に示すようムこ、　　［
０，０，０，０，１，０，Ｏ１１］であり、その許容論
理は［ｏ、ｏ、ｏ、＊−、ｏ、ｏ、１］とする（ゲート
ｈの出力光に何らかの回路があり、その結果として、こ
のような許容論理が定まっているものとする）。

この場合、ゲートｈに新たな入力としてｂを加えると、
ゲートｈの論理は［０，Ｏ，Ｏ，Ｏ，０，０，０，１コ
となるが、これは許容論理に含まれるので、この入力の
追加により２回路の機能は変化しない。

次に、ゲー）ｈから人力の削除を行う。まずゲートｈか
らゲートｄの出力を取り除くと、その論理は［０，Ｑ、
０．１．Ｏ，Ｏ，Ｏ２１〕となる。これは許容論理に含
まれるので２回路の機能は変化しない。

同様に、ゲー）ｇの出力を削除することが可能である。

結果として、第８図（イ）に示す回路は、第８図（ハ）
に示すように変更される。さらに、ゲートｈに対して、
新たな人力としてＣを加えても論理は変化せず１代わり
にゲートｒの出力を削除することができる。

以上により、最終的な回路は、第８図（ニ）に示すよう
になる。図から明らかなように、　　ｂ、　　ｃからゲ
ー）ｈに至る経路が短縮されている。

このような許容論理による遅延改善処理の全体的な流れ
を、第９図および第１０図に従って説明する。

まず１回路上で与えられた遅延時間の制約条件に違反す
る経路、すなわちクリティカルパスの検出を行う（第９
図■）。クリティカルバスが存在しなければ、処理を終
わる（第９図■）。

そうでなければ２回路中の全ゲートの実現している論理
関数の計算を行う（第９図■）。この耐算は１人力に近
いゲートから順に行うことができる。この論理関数をも
とに、各ゲートの許容論理を、出力に近いゲートから順
に計算していく（第９図■）。

次に、クリティカルバス上のゲートを出力側から１つず
つ選び、すべてのゲートについて失敗するか、または改
善が成功するまで、第１０図に示す処理を行う（第９図
■〜■）。成功したならば処理■へ戻り、同様に処理を
繰り返す。

遅延改善のための追加／削除処理は、第１０図に示すよ
うに行う。

まず　注目しているゲートがｔ肯たさなければならない
信号伝播の時間制約を計算する（第１０図■）。これは
、そのゲートから出力方向にクリティカルパスをたどり
、その経路上の信号伝播に要する時間を２時間制約から
引いたものである。

次に、注目ゲートの時間制約よりも早く信号が到達する
ゲートのうち、その出力が注目ゲートに追加可能なもの
を選ぶ（第１０図＠）。追加可能かどうかは前述の許容
論理を用いて判断する。１つも追加できないときは、制
御を戻して次のゲートを選ぶ。追加可能なものがあれば
、それらを注目ゲートに追加する（第１０図■）。

追加できた場合には、信号の到達時間の遅いゲートの出
力の削除を試みる（第１０図０）。削除可能かどうかも
許容論理を用いて判断する。

注目ゲートの時間制約より遅れて信号の到達するゲート
の出力がすべて削除された場合には、この注目ゲートを
含むクリティカルパスの遅延時間が全体の制約時間以下
になるので、第９図に示す呼び出し元へ成功を通知する
。そうでなければ呼び出し元へ失敗を通知し、第９図に
示す■により１次のゲートを選んで処理する。

〔発明の効果〕

以上説明したように１本発明によれば、変換パターンに
よらずに１回路を大局的に変更することによって、最大
遅延時間の改善を行うことが可能となる。また、−度５
論理式の形に戻して変更を行うのではなく、実際に用い
るゲートのままで回路の変更を行うので、ゲートの特性
等を考慮した細かな調整が可能である。

【図面の簡単な説明】

第１図は本発明の原理説明図 第２図は許容論理の例 第３図は遅延時間改善処理の原理間 第４図は本発明の一実施例による許容論理の計算の処理
。 第５図は本発明の一実施例によるゲートの入力の許容論
理の計算例 第６図は本発明の一実施例を説明するためのただ１つの
ゲートにのみ出力するゲートの例。 第７図は本発明の一実施例による複数のゲートへ出力す
るゲートの許容論理の計算例。 第８図は本発明の一実施例の許容論理による回路の変換
例。 第９図および第１０図は本発明の一実施例に係る遅延改
善処理のフロー 第１１図は本発明に関連する一般的な論理合成処理の流
れ 第１２図は従来技術の説明図を示す。 図中、１０は処理装置、１１は自動合成処理部。 ＰＩ、Ｐ２は本発明に係る処理過程を表す。

Claims (1)

1. 【特許請求の範囲】 計算機を用いてＬＳＩの組合せ回路を自動合成するＬＳ
   Ｉの組合せ回路自動合成処理方法において、 与えられた回路に対して回路各部が満たさなければなら
   ない許容論理を計算する処理過程（Ｐ１）と、許容論理
   を参照しながら、遅延時間の制約を満たしていない経路
   上のゲートに対して、信号伝播時刻の早いゲートからの
   接続を追加し、信号伝播時刻の遅れたゲートからの接続
   を削除する回路の変更を行う処理過程（Ｐ２）とを含み
   、 回路の遅延時間の最大値を、与えられた制約値以下に抑
   えるようにしたことを特徴とするＬＳＩの組合せ回路自
   動合成処理方法。