JP3071882B2 - 論理回路合成装置 - Google Patents
論理回路合成装置Info
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- JP3071882B2 JP3071882B2 JP3211686A JP21168691A JP3071882B2 JP 3071882 B2 JP3071882 B2 JP 3071882B2 JP 3211686 A JP3211686 A JP 3211686A JP 21168691 A JP21168691 A JP 21168691A JP 3071882 B2 JP3071882 B2 JP 3071882B2
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- Japan
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- logic circuit
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/12—Improving ICE efficiencies
Description
【０００１】
【産業上の利用分野】本発明は、動作機能記述とインタ
ーフェイス情報を入力として、最適ビット幅を自動的に
計算することのできる論理回路合成装置に関する。
ーフェイス情報を入力として、最適ビット幅を自動的に
計算することのできる論理回路合成装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩが大規模化するのに伴い、
ＬＳＩ設計の期間短縮のため、論理回路の設計を自動的
に行う論理回路合成装置が使用されてきている。論理回
路合成装置を用いて論理回路を設計する際には、機能記
述言語により設計対象の動作を記述する必要がある。
ＬＳＩ設計の期間短縮のため、論理回路の設計を自動的
に行う論理回路合成装置が使用されてきている。論理回
路合成装置を用いて論理回路を設計する際には、機能記
述言語により設計対象の動作を記述する必要がある。
【０００３】この機能記述言語はレジスタ転送レベルの
言語であり、設計対象のレジスタ、演算器等のハードウ
エア構成及び各クロックサイクル毎のレジスタ間のデー
タの加工と転送に関する動作内容とを記述するものであ
る。この言語を用いて機能を記述するためには、ハード
ウエアに関する専門知識が必要である。
言語であり、設計対象のレジスタ、演算器等のハードウ
エア構成及び各クロックサイクル毎のレジスタ間のデー
タの加工と転送に関する動作内容とを記述するものであ
る。この言語を用いて機能を記述するためには、ハード
ウエアに関する専門知識が必要である。
【０００４】このため最近では機能記述言語に対し、ハ
ードウエアの専門知識を必要とせず、設計対象となる論
理回路の動作のみを記述する動作機能レベル言語から合
成を行う高位合成装置が開発されている。この動作機能
レベル言語は、論理回路の動作をプログラムと同様にア
ルゴリズミックに記述する言語である。
ードウエアの専門知識を必要とせず、設計対象となる論
理回路の動作のみを記述する動作機能レベル言語から合
成を行う高位合成装置が開発されている。この動作機能
レベル言語は、論理回路の動作をプログラムと同様にア
ルゴリズミックに記述する言語である。
【０００５】従来の高位合成装置では、合成される論理
回路の構成要素である演算器、記憶素子、データバスの
ビット幅に関する情報を動作機能記述から得ることがで
きない。これにより、それらのビット幅の値を設計者が
経験に基づいて設定する方法や、予め使用可能な演算
器、記憶素子をライブラリに登録し、これらのビット幅
をライブラリに登録されたものに限って用いる方法がと
られてきた。
回路の構成要素である演算器、記憶素子、データバスの
ビット幅に関する情報を動作機能記述から得ることがで
きない。これにより、それらのビット幅の値を設計者が
経験に基づいて設定する方法や、予め使用可能な演算
器、記憶素子をライブラリに登録し、これらのビット幅
をライブラリに登録されたものに限って用いる方法がと
られてきた。
【０００６】前者の方法としては、例えば、T.Mano, F.
Maruyama, K.Hayashi, T.Kakuda, N.Kawato,and T.Ueha
ra,“OCCAM to CMOS Experimental Logic Design Suppo
rt System,”7th Computer Hardware DescriptionLangu
age and their Applications(CHDL 85), pp.381-390が
あり、後者の方法としては、例えば、
Maruyama, K.Hayashi, T.Kakuda, N.Kawato,and T.Ueha
ra,“OCCAM to CMOS Experimental Logic Design Suppo
rt System,”7th Computer Hardware DescriptionLangu
age and their Applications(CHDL 85), pp.381-390が
あり、後者の方法としては、例えば、
【０００７】
【外１】
【０００８】“Experience with the ADAM Synthesis S
ystem,”Proceedings of the 26th Design Automation
Conference, ACM/IEEE, 1989がある。
ystem,”Proceedings of the 26th Design Automation
Conference, ACM/IEEE, 1989がある。
【０００９】高位合成装置は、これらの方法を用いて得
られた演算器、記憶素子、データバスのビット幅を基に
して、論理回路を合成する。その技法としては、例え
ば、P.G.Paulin, J.P.Knight, and E.F.Girczyc,“HAL:
A Multi-Paradigm Approach to Automatic Data Path S
ynthesis,”Proceedings of the 23rd Design Automati
on Conference, ACM/IEEE, 1986がある。
られた演算器、記憶素子、データバスのビット幅を基に
して、論理回路を合成する。その技法としては、例え
ば、P.G.Paulin, J.P.Knight, and E.F.Girczyc,“HAL:
A Multi-Paradigm Approach to Automatic Data Path S
ynthesis,”Proceedings of the 23rd Design Automati
on Conference, ACM/IEEE, 1986がある。
【００１０】しかしながら、演算器、記憶素子、データ
バスのビット幅を得る方法のうち、前者の方法では、合
成される論理回路が大規模になった場合、設計者がビッ
ト幅を設定するのに非常に手間が掛かり設計期間が長く
なるという欠点があった。また、後者の方法では、演算
器、記憶素子のビット幅がライブラリに登録されたもの
に限定されるため、必要以上のビット幅の論理回路が合
成され、合成された論理回路が冗長になるという欠点が
あった。
バスのビット幅を得る方法のうち、前者の方法では、合
成される論理回路が大規模になった場合、設計者がビッ
ト幅を設定するのに非常に手間が掛かり設計期間が長く
なるという欠点があった。また、後者の方法では、演算
器、記憶素子のビット幅がライブラリに登録されたもの
に限定されるため、必要以上のビット幅の論理回路が合
成され、合成された論理回路が冗長になるという欠点が
あった。
【００１１】
【発明が解決しようとする課題】このように従来の高位
合成装置においては、演算器、記憶素子、データバスの
ビット幅を設計者が設定しなければならないために設計
期間が長くなるという問題や、ビット幅をライブラリに
登録されたものに限るために最適なビット幅が得られ
ず、合成された論理回路が冗長になるという問題があっ
た。
合成装置においては、演算器、記憶素子、データバスの
ビット幅を設計者が設定しなければならないために設計
期間が長くなるという問題や、ビット幅をライブラリに
登録されたものに限るために最適なビット幅が得られ
ず、合成された論理回路が冗長になるという問題があっ
た。
【００１２】本発明は上記のような従来の欠点を除去す
るもので、その目的とするところは、設計者がビット幅
を設定する手間を省くことによって設計期間を短縮させ
るとともに、合成後に冗長でない論理回路を得ることが
できる論理回路合成装置を提供することにある。
るもので、その目的とするところは、設計者がビット幅
を設定する手間を省くことによって設計期間を短縮させ
るとともに、合成後に冗長でない論理回路を得ることが
できる論理回路合成装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の論理回路合成装置は、動作機能記述言語に
よって記述された、論理回路の構成要素である演算器、
記憶素子、データバスの、演算によって変化するビット
幅を計算するビット幅計算部と、このビット幅計算部に
よって計算されたビット幅と入出力に関するインターフ
ェイス情報および動作機能記述によって予め設定された
記憶素子のビット幅に関する情報とを比較し、前記ビッ
ト幅計算部によって計算されたビット幅の方が大きい場
合、予め設定されたビット幅に最適化するビット幅最適
化部とから構成される。
め、本発明の論理回路合成装置は、動作機能記述言語に
よって記述された、論理回路の構成要素である演算器、
記憶素子、データバスの、演算によって変化するビット
幅を計算するビット幅計算部と、このビット幅計算部に
よって計算されたビット幅と入出力に関するインターフ
ェイス情報および動作機能記述によって予め設定された
記憶素子のビット幅に関する情報とを比較し、前記ビッ
ト幅計算部によって計算されたビット幅の方が大きい場
合、予め設定されたビット幅に最適化するビット幅最適
化部とから構成される。
【００１４】
【作用】上記構成によって、本発明は、動作機能記述お
よび入力に関するインターフェイス情報を基にして、動
作機能記述中のループ部分の繰り返しなどによって変化
する、演算器、記憶素子、データバスのビット幅をビッ
ト幅計算部で計算する。さらに、ビット幅最適化部にお
いて、出力に関するインターフェイス情報および動作機
能記述によって予め設定された記憶素子のビット幅に関
する情報を基にして、ビット幅計算部で計算された演算
器、記憶素子、データバスのビット幅の調整を行い、最
適なビット幅を計算している。
よび入力に関するインターフェイス情報を基にして、動
作機能記述中のループ部分の繰り返しなどによって変化
する、演算器、記憶素子、データバスのビット幅をビッ
ト幅計算部で計算する。さらに、ビット幅最適化部にお
いて、出力に関するインターフェイス情報および動作機
能記述によって予め設定された記憶素子のビット幅に関
する情報を基にして、ビット幅計算部で計算された演算
器、記憶素子、データバスのビット幅の調整を行い、最
適なビット幅を計算している。
【００１５】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１に本発明の論理回路合成装置の構成図を示
す。動作機能記述記憶部１は、設計者により入力された
動作機能記述言語による記述を記憶する。インターフェ
イス情報記憶部２は、設計対象となる論理回路の入出力
に関するインターフェイス情報を記憶する。
する。図１に本発明の論理回路合成装置の構成図を示
す。動作機能記述記憶部１は、設計者により入力された
動作機能記述言語による記述を記憶する。インターフェ
イス情報記憶部２は、設計対象となる論理回路の入出力
に関するインターフェイス情報を記憶する。
【００１６】また、ビット幅計算部３は、動作機能記述
記憶部１に記憶された動作機能記述およびインターフェ
イス情報記憶部２に記憶された入力に関する情報に基づ
き、ビット幅計算ルールライブラリ４に予め登録された
ビット幅の計算ルールに従って、演算器、記憶素子、デ
ータバスのビット幅の計算を実行する。特に、動作機能
記述中のループ部分の繰り返しなどのように、ビット幅
が変化する部分において、この部分で使用される演算
器、記憶素子、データバスのビット幅の変化の情報に基
づいて、ビット幅の最適値を計算する。
記憶部１に記憶された動作機能記述およびインターフェ
イス情報記憶部２に記憶された入力に関する情報に基づ
き、ビット幅計算ルールライブラリ４に予め登録された
ビット幅の計算ルールに従って、演算器、記憶素子、デ
ータバスのビット幅の計算を実行する。特に、動作機能
記述中のループ部分の繰り返しなどのように、ビット幅
が変化する部分において、この部分で使用される演算
器、記憶素子、データバスのビット幅の変化の情報に基
づいて、ビット幅の最適値を計算する。
【００１７】さらに、ビット幅最適化部５は、ビット幅
計算部３によって得られたビット幅と、インターフェイ
ス情報記憶部２に記憶された出力に関するインターフェ
イス情報および動作機能記述によって予め設定された記
憶素子のビット幅に関する情報とを比較する。この結
果、ビット幅計算部３で得られたビット幅のほうが大き
い場合、演算器、記憶素子、データバスのビット幅を、
予め設定されたビット幅に最適化する。
計算部３によって得られたビット幅と、インターフェイ
ス情報記憶部２に記憶された出力に関するインターフェ
イス情報および動作機能記述によって予め設定された記
憶素子のビット幅に関する情報とを比較する。この結
果、ビット幅計算部３で得られたビット幅のほうが大き
い場合、演算器、記憶素子、データバスのビット幅を、
予め設定されたビット幅に最適化する。
【００１８】合成部６は、このようにして得られた演算
器、記憶素子、データバスの最適なビット幅を用いて論
理回路を合成する。次に、ビット幅計算部３における、
ループ部分の最適なビット幅の計算方法を説明する。図
２は、この計算手順を示すフローチャートである。
器、記憶素子、データバスの最適なビット幅を用いて論
理回路を合成する。次に、ビット幅計算部３における、
ループ部分の最適なビット幅の計算方法を説明する。図
２は、この計算手順を示すフローチャートである。
【００１９】まず、ループ部分の先頭からビット幅を計
算する（ステップ１０１）。この計算結果を基にして同
一ループ部分のビット幅の計算を再実行する（ステップ
１０２）。この結果、ビット幅が変化しなければ、その
値を最適ビット幅とする（ステップ１０３否定，１０
４）。
算する（ステップ１０１）。この計算結果を基にして同
一ループ部分のビット幅の計算を再実行する（ステップ
１０２）。この結果、ビット幅が変化しなければ、その
値を最適ビット幅とする（ステップ１０３否定，１０
４）。
【００２０】一方、再実行の結果、ビット幅が増加した
場合、ループ部分の繰り返し回数の見積りが可能であれ
ば、見積もった値に応じてビット幅の増加の計算を実行
し、最適ビット幅とする（ステップ１０３，１０５，１
０６，１０８）。繰り返し回数の見積りが不可能であれ
ば、ビット幅を初期設定されているデフォルト値とする
（ステップ１０７）。
場合、ループ部分の繰り返し回数の見積りが可能であれ
ば、見積もった値に応じてビット幅の増加の計算を実行
し、最適ビット幅とする（ステップ１０３，１０５，１
０６，１０８）。繰り返し回数の見積りが不可能であれ
ば、ビット幅を初期設定されているデフォルト値とする
（ステップ１０７）。
【００２１】ビット幅計算部３における簡単な計算例を
図３のコントロール・データ・フローグラフを用いて説
明する。同図は、動作機能記述言語によって記述された
データの流れを表しており、点線で囲まれた部分がルー
プ部分である。
図３のコントロール・データ・フローグラフを用いて説
明する。同図は、動作機能記述言語によって記述された
データの流れを表しており、点線で囲まれた部分がルー
プ部分である。
【００２２】このループ部分は、加算器７，８、記憶素
子ｉ，ｓｕｍ、およびデータバス（実線）から構成され
ている。加算器７は、２つの入力ビット幅のうち大きい
方のビット幅に１ビット加えて出力するものである。加
算器８は、入力ビット幅に１ビット加えて出力するもの
である。
子ｉ，ｓｕｍ、およびデータバス（実線）から構成され
ている。加算器７は、２つの入力ビット幅のうち大きい
方のビット幅に１ビット加えて出力するものである。加
算器８は、入力ビット幅に１ビット加えて出力するもの
である。
【００２３】このループ部分以前の動作機能記述部分に
おけるビット幅の計算によって記憶素子ｉ、ｓｕｍのビ
ット幅がそれぞれ３ビット、４ビットと得られたとす
る。ループ部分の先頭におけるビット幅の計算では、加
算器７，８での演算後の記憶素子ｉ、ｓｕｍのビット幅
はそれぞれ４ビット、５ビットとなる（ステップ１０
１）。
おけるビット幅の計算によって記憶素子ｉ、ｓｕｍのビ
ット幅がそれぞれ３ビット、４ビットと得られたとす
る。ループ部分の先頭におけるビット幅の計算では、加
算器７，８での演算後の記憶素子ｉ、ｓｕｍのビット幅
はそれぞれ４ビット、５ビットとなる（ステップ１０
１）。
【００２４】この結果に基づいて再計算を実行すると、
記憶素子ｉ、ｓｕｍのビット幅はそれぞれ５ビット、６
ビットとなる（ステップ１０２）。つまり、ループ部分
を１回繰り返すことによってビット幅が１ビットづつ増
加することがわかる（ステップ１０３否定）。ループ部
分の繰り返し回数の見積りが可能な場合には、例えば８
回繰り返されると見積もられたとすると、記憶素子ｉ、
ｓｕｍの最適ビット幅として、それぞれ１１ビット、１
２ビットが得られる（ステップ１０５，１０６，１０
８）。
記憶素子ｉ、ｓｕｍのビット幅はそれぞれ５ビット、６
ビットとなる（ステップ１０２）。つまり、ループ部分
を１回繰り返すことによってビット幅が１ビットづつ増
加することがわかる（ステップ１０３否定）。ループ部
分の繰り返し回数の見積りが可能な場合には、例えば８
回繰り返されると見積もられたとすると、記憶素子ｉ、
ｓｕｍの最適ビット幅として、それぞれ１１ビット、１
２ビットが得られる（ステップ１０５，１０６，１０
８）。
【００２５】次に、ビット幅最適化部５における、ビッ
ト幅の最適化方法を説明する。その最適化のフローチャ
ートを図４に示す。まず、ビット幅計算部３で計算され
たビット幅とインターフェイス情報記憶部２から得られ
る出力に関する情報とを比較する（ステップ１１１）。
ビット幅の最適化が必要な場合、出力から入力側へビッ
ト幅の最適化を実行する（ステップ１１２肯定，１１
３）。
ト幅の最適化方法を説明する。その最適化のフローチャ
ートを図４に示す。まず、ビット幅計算部３で計算され
たビット幅とインターフェイス情報記憶部２から得られ
る出力に関する情報とを比較する（ステップ１１１）。
ビット幅の最適化が必要な場合、出力から入力側へビッ
ト幅の最適化を実行する（ステップ１１２肯定，１１
３）。
【００２６】次に、ビット幅計算部３で計算されたビッ
ト幅と動作機能記述中の予め設定された記憶素子のビッ
ト幅に関する情報とを比較する（ステップ１１４）。こ
の結果、最適化が必要な場合には、記憶素子から入力側
へ最適化する（ステップ１１５肯定，１１６）。
ト幅と動作機能記述中の予め設定された記憶素子のビッ
ト幅に関する情報とを比較する（ステップ１１４）。こ
の結果、最適化が必要な場合には、記憶素子から入力側
へ最適化する（ステップ１１５肯定，１１６）。
【００２７】この最適化処理の簡単な例を図５のコント
ロール・データ・フローグラフを用いて説明する。図５
（ａ）に示されているビット幅は、ビット幅計算部３に
よって計算されたビット幅を表している。つまり、ビッ
ト幅計算部３で計算された各入力変数のビット幅、５ビ
ット、６ビット、５ビットが与えられて、出力のビット
幅が乗算器９と加算器７によって１１ビットとなること
を表している。
ロール・データ・フローグラフを用いて説明する。図５
（ａ）に示されているビット幅は、ビット幅計算部３に
よって計算されたビット幅を表している。つまり、ビッ
ト幅計算部３で計算された各入力変数のビット幅、５ビ
ット、６ビット、５ビットが与えられて、出力のビット
幅が乗算器９と加算器７によって１１ビットとなること
を表している。
【００２８】ビット幅最適化部５では、この出力のビッ
ト幅とインターフェイス情報記憶部２に記憶された出力
に関する情報とを比較する（ステップ１１１）。これに
より、出力のビット幅が５ビットで良いことが分かった
とする（ステップ１１２）。そこで出力から入力側へビ
ット幅の最適化を行う（ステップ１１３）。その結果が
図５（ｂ）である。
ト幅とインターフェイス情報記憶部２に記憶された出力
に関する情報とを比較する（ステップ１１１）。これに
より、出力のビット幅が５ビットで良いことが分かった
とする（ステップ１１２）。そこで出力から入力側へビ
ット幅の最適化を行う（ステップ１１３）。その結果が
図５（ｂ）である。
【００２９】ここで、出力から入力側へ最適化を行う際
のルールの一例を図６を用いて説明する。この例では、
加算器７が１個、入力変数ｘ，ｙ、出力変数ｚの場合を
考える。入力変数ｘのビット幅ａ、ｙのビット幅ｂを用
いて出力変数ｚのビット幅をビット幅計算部３で計算し
た結果、ｃという値が得られたとする。インターフェイ
ス情報から得られる出力変数ｚのビット幅がｄであると
する。ｄがｃより小さい場合に、出力変数ｚのビット幅
がｄに最適化される。さらに、入力変数ｘ，ｙのビット
幅が下式のように最適化される。
のルールの一例を図６を用いて説明する。この例では、
加算器７が１個、入力変数ｘ，ｙ、出力変数ｚの場合を
考える。入力変数ｘのビット幅ａ、ｙのビット幅ｂを用
いて出力変数ｚのビット幅をビット幅計算部３で計算し
た結果、ｃという値が得られたとする。インターフェイ
ス情報から得られる出力変数ｚのビット幅がｄであると
する。ｄがｃより小さい場合に、出力変数ｚのビット幅
がｄに最適化される。さらに、入力変数ｘ，ｙのビット
幅が下式のように最適化される。
【００３０】
【数１】
【００３１】
【発明の効果】以上説明したように、本発明によれば、
動作機能記述中のビット幅が変化する部分において、演
算器、記憶素子、データバスのビット幅を、ビット幅の
変化に関する情報、予め記憶された入出力に関するイン
ターフェイス情報、および動作機能記述によって予め設
定された記憶素子のビット幅に関する情報を比較するこ
とにより、演算器、記憶素子、データバスの最適なビッ
ト幅を計算することが可能となる。これにより、設計期
間を短縮することができ、合成後に冗長でない論理回路
が得られる。
動作機能記述中のビット幅が変化する部分において、演
算器、記憶素子、データバスのビット幅を、ビット幅の
変化に関する情報、予め記憶された入出力に関するイン
ターフェイス情報、および動作機能記述によって予め設
定された記憶素子のビット幅に関する情報を比較するこ
とにより、演算器、記憶素子、データバスの最適なビッ
ト幅を計算することが可能となる。これにより、設計期
間を短縮することができ、合成後に冗長でない論理回路
が得られる。
【図１】本発明の論理回路合成装置の構成図である。
【図２】図１で示したビット幅計算部３における計算手
順を示すフローチャートである。
順を示すフローチャートである。
【図３】ビット幅計算部３における計算例を説明するた
めのコントロール・データ・フローグラフである。
めのコントロール・データ・フローグラフである。
【図４】図１で示したビット幅最適化部５における最適
化手順を示すフローチャートである。
化手順を示すフローチャートである。
【図５】ビット幅最適化部５における最適化の一例を説
明するためのコントロール・データ・フローグラフであ
る。
明するためのコントロール・データ・フローグラフであ
る。
【図６】ビット幅最適化ルールの一例を示すコントロー
ル・データ・フローグラフである。
ル・データ・フローグラフである。
１ 動作機能記述記憶部 ２ インターフェイス情報記憶部 ３ ビット幅計算部 ４ ビット幅計算ルールライブラリ ５ ビット幅最適化部 ６ 合成部
Claims (1)
- 【請求項１】 動作機能記述言語によって記述された、
論理回路の構成要素である演算器、記憶素子、データバ
スの、演算によって変化するビット幅を計算するビット
幅計算部と、このビット幅計算部によって計算されたビ
ット幅と入出力に関するインターフェイス情報および動
作機能記述によって予め設定された記憶素子のビット幅
に関する情報とを比較し、前記ビット幅計算部によって
計算されたビット幅の方が大きい場合、予め設定された
ビット幅に最適化するビット幅最適化部とを備えたこと
を特徴とする論理回路合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211686A JP3071882B2 (ja) | 1991-08-23 | 1991-08-23 | 論理回路合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211686A JP3071882B2 (ja) | 1991-08-23 | 1991-08-23 | 論理回路合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554098A JPH0554098A (ja) | 1993-03-05 |
| JP3071882B2 true JP3071882B2 (ja) | 2000-07-31 |
Family
ID=16609910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211686A Expired - Fee Related JP3071882B2 (ja) | 1991-08-23 | 1991-08-23 | 論理回路合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071882B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010204720A (ja) * | 2009-02-27 | 2010-09-16 | Nec Corp | 回路設計支援システム、回路設計支援方法及びプログラム |
-
1991
- 1991-08-23 JP JP3211686A patent/JP3071882B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0554098A (ja) | 1993-03-05 |
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