JP2001229217A

JP2001229217A - 高位合成方法およびその実施に使用される記録媒体

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Publication number: JP2001229217A
Application number: JP2000042083A
Authority: JP
Inventors: Kazuhisa Okada; 和久岡田; Koichi Nishida; 浩一西田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-02-18
Filing date: 2000-02-18
Publication date: 2001-08-24
Anticipated expiration: 2020-02-18
Also published as: US20010016936A1; US6604232B2; GB2367159A; JP3722351B2; GB0103907D0; GB2367159B

Abstract

(57)【要約】【課題】高位合成に必要な処理時間を短くし、高位合
成時において、遅延時間の見積り精度を高めることがで
き、高位合成した回路の動作速度を速くすることがで
き、さらに、高位合成した回路の規模を小さくすること
ができる。【解決手段】処理の動作のみを記述した動作記述を、
演算を示す節点とデータの流れを示す入出力枝とによっ
て構成されるコントロールデータフローグラフ（ＣＤＦ
Ｇ）に変換する際に、ＣＤＦＧに含まれる部分ＣＤＦＧ
を、予め論理合成し、論理合成して得られる回路を１つ
の節点として扱う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＬＳＩの動作記述か
らディジタル回路を自動合成する高位合成方法およびそ
の実施に使用される記録媒体に関する。

【０００２】

【従来の技術】従来から、ＡＳＩＣ（Ａｐｐｌｉｃａｔ
ｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣ
ｉｒｃｕｉｔｓ：特定用途向けＩＣ）の設計等、短期間
の設計を要求される場合に、高位合成方法が特に有効な
技術として知られている。

【０００３】高位合成とは、ハードウェアの構造に関す
る情報を含まずに、処理のアルゴリズムのみを記述した
動作記述から、回路を自動的に合成する技術である。な
お、高位合成技術の詳細を記した文献としては、「Ｋｌ
ｕｗｅｒＡｃａｄｅｍｉｃＰｕｂｌｉｓｈｅｒｓ」に
よる「ＨｉｇｈＬｅｖｅｌＳｙｎｔｈｅｓｉｓ」等
がある。

【０００４】以下、例えば、次の（１）式に示す動作記
述から回路を自動的に高位合成する方法について説明す
る。

【０００５】ｘ＝（ａ＋ｂ）＊（ｂ＋ｃ） …（１）高位合成方法は、通常、図１に示すフローチャートの手
順に従って実施され、まず、動作記述の実行の制御の流
れと、データの流れとを解析し、ＣＤＦＧ（Ｃｏｎｔｒ
ｏｌＤａｔａＦｌｏｗＧｒａｐｈ）と呼ばれるモ
デルに変換する（図１のステップＳ１参照）。ＣＤＦＧ
とは、プログラムのフローチャートに類似したグラフで
ある。ＣＤＦＧは、節点と入出力枝とによって構成され
る。入出力枝は、データまたはコントロール信号を表
し、節点は演算を表わす。演算の入出力は、節点の入出
力枝に対応する。

【０００６】例えば、（１）式に示す動作記述は、図２
に示すＣＤＦＧで表わされる。図２のＣＤＦＧは、加算
を表わす２つの第１および第２の加算節点１１および１
２と、乗算を表わす１つの乗算節点１３を含み、入力
「ａ」および「ｂ」を加算した結果と、入力「ｂ」およ
び「ｃ」を加算した結果とを乗算し、その結果が出力
「ｘ」であることを表している。

【０００７】（１）式に示す動作記述が図２に示すＣＤ
ＦＧに変換されると、スケジューリングが実施される
（図１のステップＳ２参照）。スケジューリングとは、
ＣＤＦＧの節点に対応する演算をいつ実行するか、すな
わち、どのクロックステップで実行するかを決定するこ
とである。この場合に、各演算の遅延時間を考慮して、
全ての節点がクロック周期内に収まるようにする必要が
ある。

【０００８】図２のＣＤＦＧをスケジューリングした一
例を図３に示す。図３のスケジューリング結果では、２
つの加算と１つの乗算を、１つのクロックステップ（ｓ
ｔｅｐ１）で実行するようスケジューリングされてい
る。この場合、データ依存関係にある演算の遅延時間の
合計は、１つのクロックステップのステップ周期を超え
ないようにスケジューリングされる。例えば、加算器の
遅延時間が５（ｎｓｅｃ）、乗算器の遅延時間が６０
（ｎｓｅｃ）の場合、クロック周期が６５（ｎｓｅｃ）
以上の場合には、図３に示すように、１つのクロックス
テップ（ｓｔｅｐ１）に全ての演算をスケジューリング
することができる。

【０００９】また、異なるクロックステップにそれぞれ
スケジューリングされた同一の演算は、1つの演算器に
よって実行することができる。このために、図５に示す
ように、第１の加算を示す第１の加算節点１１と、第２
の加算を示す第２の加算節点１２とを、異なるクロスス
テップｓｔｅｐ１およびにｓｔｅｐ２にてスケジューリ
ングして、1つの加算器を生成することもできる。この
場合、前述したように、クロック周期が６５（ｎｓｅ
ｃ）以上であれば、遅延時間が５（ｎｓｅｃ）の第２の
加算と、遅延時間が６０（ｎｓｅｃ）の乗算とを、第２
のクロスステップｓｔｅｐ２にスケジューリングしても
問題はない。

【００１０】動作記述がスケジューリングされると、ア
ロケーションが実行される（図１のステップＳ３参
照）。アロケーションとは、スケジューリングされたＣ
ＤＦＧの実行に必要な演算器およびレジスタをそれぞれ
生成して、ＣＤＦＧの演算に演算器を割り当て、また、
隣接するクロックステップの境界を横切る入出力枝に、
レジスタ、セレクタ等を割り当てる処理である。そし
て、アロケーション処理することによって、（１）式に
示す動作記述を実行する回路が生成される（図１のステ
ップＳ４参照）。

【００１１】図３のスケジューリング結果は、図４に示
すように、第１および第２の加算に対して、第１の加算
器１４および１５がそれぞれ生成されて、第１および第
２の加算節点１１および１２に割り当てられるととも
に、乗算に対して乗算器１６が生成されて、乗算節点１
３に割り当てられる。この場合、隣接するクロックステ
ップの境界を横切る入出力枝が存在しないために、レジ
スタおよびセレクタは生成されない。

【００１２】これに対して、図５のスケジューリング結
果では、図６に示すように、異なるクロックステップｓ
ｔｅｐ１および２に、第１および第２の加算に対する第
１および第２の加算節点１１および１２がそれぞれスケ
ジューリングされているために、これらの加算節点１１
および１２に対して、１つの加算器１４のみが生成され
る。また、クロックステップｓｔｅｐ１およびｓｔｅｐ
２の境界を横切る入出力枝２１および２２が存在するた
めに、各入出力枝２１および２２に対して、セレクタ
（図において「ｓｅｌ」で示す）２３およびレジスタ
（図においては、「ｒｅｇ」で示す）２４がそれぞれ生
成される。

【００１３】図６に示す回路では、入力「ａ」および
「ｂ」がセレクタ２３にそれぞれ入力されて、セレクタ
２３の出力が加算器１４に与えられている。加算器１４
には、入力「ｂ」も与えられており、加算器１４の出力
が、レジスタ２４および乗算器１６にそれぞれ与えられ
ている。この場合、生成されたセレクタ２３およびレジ
スタ２４それぞれに対するコントロール信号を生成する
コントローラ（図において「ｃｏｎｔｒｏｌｌｅｒ」で
示す）２５が生成される。コントローラ２５は、セレク
タ２３に対してセレクタ信号ｋ１を出力し、セレクタ２
３は、セレクト信号ｋ１が「１」の場合に入力「ａ」
を、セレクト信号ｋ１が「０」の場合に入力「ｂ」をそ
れぞれ出力する。また、コントローラ２５は、レジスタ
２４に対してイネーブル信号ｋ２を出力し、レジスタ２
４は、イネーブル信号ｋ２が「１」の場合に、クロック
が立ち上がる瞬間の入力の値を記憶し、イネーブル信号
ｋ２が「０」の場合には、記憶している値を保持して、
その保持された値を出力する。

【００１４】図６の回路の動作を説明する。クロックス
テップｓｔｅｐ１では、セレクト信号ｋ１とイネーブル
信号ｋ２は、共に「１」とされ、セレクタ２３は、入力
「ａ」を選択して加算器１４に出力する。これにより、
加算器１４は、各入力「ａ」および「ｂ」の加算値「ａ
＋ｂ」をレジスタ２４に出力する。レジスタ２４は、イ
ネーブル信号ｋ２が「１」であるために、レジスタ２４
の出力「ａ＋ｂ」が記憶される。

【００１５】クロックステップｓｔｅｐ２では、セレク
ト信号ｋ１およびイネーブル信号ｋ２は、共に「０」と
され、セレクタ２３は、入力「ｃ」を選択して加算器１
４に出力する。これにより、加算器１４は、各入力
「ｃ」および「ｂ」の加算値「ｃ＋ｂ」を乗算器２４に
出力する。この場合、レジスタ２４に対するイネーブル
信号ｋ２が「０」になっているために、保持されている
値「ａ＋ｂ」を乗算器１６に出力する。乗算器１６は、
与えられる値「ｃ＋ｂ」および「ａ＋ｂ」を乗算して、
その積をｘとして出力する。

【００１６】図４に示す回路では、１クロックステップ
（たとえば１００ｎｓｅｃ内）によって動作記述の処理
が終了するが、２つの加算器１４および１５が２つ必要
である。これに対して、図６に示す回路では、２クロッ
クステップ（たとえば２００ｎｓｅｃ）が必要である
が、１つの加算器１４を使用するだけでよい。このよう
に、高位合成方法では、高速な回路が必要な場合には、
図４に示す回路、小面積な回路が必要な場合には、図６
に示す回路がそれぞれ生成される。

【００１７】図５に示すスケジューリング結果では、２
つの加算を１つの加算器で実行できることが理解され
る。しかしながら、演算が多くなると、どの演算とどの
演算を１つの演算器で実行するかを決定する手順が必要
になる。この手順がアロケーションである。スケジュー
リング、アロケーションは、高位合成の分野では周知で
ある（前述の「ＨｉｇｈＬｅｖｅｌＳｙｎｔｈｅｓ
ｉｓ」参照）。

【００１８】次に、動作記述が条件分岐を含む場合につ
いて説明する。条件分岐を含む動作記述を高位合成する
方法は、条件分岐を制御するためのコントロール信号を
生成する必要があるが、基本的には、条件分岐を含まな
い図１の高位合成方法と同様である。この方法として
は、例えば、特開平１１−２５０１１２号公報に開示さ
れている。

【００１９】以下、図７に示す条件分岐を含む動作記述
の高位合成方法について説明する。図７に示す動作記述
では、条件（ｉｆ）「ｄ＞ｅ」の場合は、ｘ＝ａ−ｂで
あり、その他の条件の場合（ｅｌｓｅ）は、ｘ＝ａ＊
（ｂ−ｃ）である。この場合のＣＤＦＧをスケジューリ
ングすると、図８に示すように、条件分岐としてＩＦ節
点３２を含むものとなる。

【００２０】図８に示すように、クロックステップｓｔ
ｅｐ１には、比較を示す比較節点３１がスケジューリン
グされており、クロックステップｓｔｅｐ２には、ＩＦ
節点３２がスケジューリングされている。比較節点３１
には、入力「ｄ」および「ｅ」からの入出力枝が接続さ
れており、また、コントロール信号ｋを与えるコントロ
ール入出力枝３３が接続されている。図８では、コント
ロール入出力枝３３を点線で表している。

【００２１】また、クロックステップｓｔｅｐ２にスケ
ジューリングされたＩＦ節点３２は、内部に第１および
第２の副ＣＤＦＧ３４および３５を有している。第１の
副ＣＤＦＧ３４は、ＩＦ節点を含むことができる。第１
の副ＣＤＦＧ３４は、コントロール信号ｋが「１」
（真）の時に実行され（「ｔｒｕｅ」で表す）、第２の
副ＣＤＦＧ３５は、コントロール信号ｋが「０」（偽）
の時に実行される（「ｆａｌｓｅ」で表す）。このよう
に、比較節点３１およびＩＦ節点３２は、コントローラ
が必要になるために、それぞれ異なるクロックステップ
にスケジューリングされている。

【００２２】「ｔｒｕｅ」で表された副ＣＤＦＧ３４
は、入力「ａ」および「ｂ」が入力される第１の減算節
点３６が設けられており、「ｆａｌｓｅ」で表される副
ＣＤＦＧ３５には、第２の減算節点３７および乗算節点
３８がそれぞれ設けられている。第２の減算節点３７に
は、入力「ｂ」および「ｃ」からの入出力枝が接続され
ており、乗算節点３８には、入力「ａ」および第１の減
算節点３７からの入出力枝が接続されいる。各副ＣＤＦ
Ｇ３４および３５は、同時に実行されないため、それぞ
れに設けられた第１および第２の各減算節点３６および
３７に対して１つの減算器４５（図９参照）がアロケー
ションされる。

【００２３】図８に示すスケジューリング結果を実行す
る回路は、図９のようになる。図９に示す回路では、比
較節点３１として、比較器４１がアロケーションされて
おり、入力「ａ」および「ｂ」に対しては第１のセレク
タ４３が、また、入力「ｂ」および「ｃ」に対しては、
第２のセレクタ４４が割り当てられている。また、第１
および第２の減算節点３６および３７に対して、１つの
減算器４５が割り当てられており、乗算節点３８に対し
て乗算器４６が割り当てられている。そして、減算器４
５および乗算器４６の出力に対して第３のセレクタ４７
が割り当てられている。第１〜第３の各セレクタ４３、
４４、４７は、コントローラ４２からのコントロール信
号ｋによって、それぞれ制御される。コントロール信号
ｋが値「１」の場合には、第１のセレクタ４３は、入力
「ａ」、第２のセレクタ４４は、入力「ｂ」、第３のセ
レクタ４７は、減算器４５の出力を、それぞれ選択す
る。

【００２４】このような回路の動作について説明する。
クロックステップｓｔｅｐ１において、入力「ｄ」およ
び「ｅ」が、比較器４１により比較され、その結果が、
コントローラ４２に入力される。コントローラ４２は、
比較器４１から入力される比較結果に基づいて、コント
ロール信号ｋを生成し、次のクロックステップｓｔｅｐ
２において出力する。コントロール信号ｋは、比較器４
１の比較結果が、「ｄ＜ｅ」の場合には、値「１」
（真）を出力し、それ以外の場合には、値「０」（偽）
を出力する。クロックステップｓｔｅｐ２において、コ
ントロール信号ｋが値「１」の場合には、第１および第
２のセレクタ４１および４２は、それぞれ、入力「ａ」
および「ｂ」を選択するために、減算器４５は、「ａ−
ｂ」の減算を実行し、第３のセレクタ４７は、減算器４
５の出力を選択して、減算器４５による減算結果「ａ−
ｂ」が出力「ｘ」とされる。

【００２５】これに対して、コントロール信号ｋの値が
「０」の場合には、第１および第２のセレクタ４３およ
び４４は、入力「ｂ」および「ｃ」をそれぞれ選択し
て、減算器４５は、「ｂ−ｃ」の減算を実行する。そし
て、この減算結果が、乗算器４６に与えられて、乗算器
は、減算器４５による減算結果と、入力「ａ」との乗算
結果を第３のセレクタ４７に出力する。第３のセレクタ
４７は、乗算器４６の出力を選択して、乗算器４６によ
る乗算「ａ＊（ｂ−ｃ）」が出力「ｘ」とされる。

【００２６】

【発明が解決しようとする課題】高位合成方法における
スケジューリングおよびアロケーションは、非常に複雑
な処理である。このため、１つの動作記述が多数の演算
を含む場合、ＣＤＦＧ中の節点数が多数になり、計算機
を用いて高位合成を行う場合に、非常に長い処理時間が
必要になる。

【００２７】また、高位合成に際しては、ＣＤＦＧ中の
各節点の遅延時間に対応する演算器の遅延時間に基づい
て、演算時間が算出される。例えば、図１０に示すよう
に、クロック周期の時間が、例えば１０（ｎｓｅｃ）内
に、遅延時間が２（ｎｓｅｃ）の第１および第２の「Ｎ
ＯＴ」節点５１および５２と、遅延時間が８（ｎｓｅ
ｃ）の「ＡＮＤ」節点５３がスケジューリングされてい
る場合に、このスケジューリング結果に対応する回路
は、図１１（ａ）のように、「ＮＯＴ」節点５１および
５２に対して「ＮＯＴ」演算器５４および５５がそれぞ
れ割り当てられるとともに、「ＡＮＤ」節点５３に、
「ＡＮＤ」演算器５６が割り当てられる。

【００２８】この場合、論理合成によって、図１１
（ｂ）に示すように、一対の「ＮＯＴ」演算器５１およ
び５２と、１つの「ＡＮＤ」演算器とが、１つの「ＮＯ
Ｒ」演算器５７に最適化される可能性がある。その結
果、１つの「ＮＯＲ」演算器５７の遅延時間は６（ｎｓ
ｅｃ）になり、高位合成時において見積もられた遅延時
間１０（ｎｓｅｃ）とは誤差が生じることになる。すな
わち、高位合成時においては、遅延時間を必要以上に大
きく見積ることになり、ＣＤＦＧ全体をスケジューリン
グした際に、必要なステップ数が必要以上に増加するこ
とになり、生成される回路の動作が遅くなる可能性があ
る。

【００２９】さらに、高位合成では、図６に示すよう
に、演算器である加算器１４の前にセレクタ２３が挿入
される可能性があるが、このように、セレクタ２３が加
算器１４等の演算器の前に挿入されることにより、遅延
時間が増加して、回路が正常に動作しなくなるおそれが
ある。

【００３０】また、図７に示すように、条件分岐を含む
動作記述を高位合成する場合に、条件分岐節点の入出力
枝が多数になっていると、図９に示すように、合成した
回路が多数のセレクタを含むことになり、回路規模が大
きくなるという問題もある。

【００３１】さらにまた、図９に示すように、条件分岐
のコントロール信号をコントローラ４２で生成する場合
は、コントローラ４２は、通常、クロックに同期して動
作するため、条件分岐本体を実行する前のクロックステ
ップにおいて、条件を決定しておく必要がある。従っ
て、条件分岐のコントロール信号を生成するクロックス
テップと、条件分岐本体を実行するクロックステップと
を、図８に示すように、別にする必要がある。その結
果、回路動作を高速化することができなくなるおそれも
ある。

【００３２】本発明は、このような問題を解決するもの
であり、その目的は、高位合成に必要な処理時間を短く
することができるとともに、高位合成時において、遅延
時間の見積り精度を高めることができ、また、高位合成
した回路の動作速度を速くすることができるとともに、
高位合成した回路の規模を小さくすることができる高位
合成方法を提供することにある。

【００３３】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明の請求項１記載の高位合成方法は、処理の
動作のみを記述した動作記述を、演算を示す節点とデー
タの流れを示す入出力枝とによって構成されるコントロ
ールデータフローグラフ（ＣＤＦＧ）に変換するＣＤＦ
Ｇ変換工程と、該ＣＤＦＧ変換工程にて得られたＣＤＦ
Ｇをスケジューリング工程と、該スケジューリング工程
にてスケジューリングされたＣＤＦＧの実行に必要な演
算器、セレクタ等をそれぞれ割り当てるアロケーション
工程とを包含する高位合成方法であって、前記ＣＤＦＧ
変換工程において、ＣＤＦＧに含まれる部分ＣＤＦＧ
を、予め論理合成し、論理合成して得られる回路を１つ
の節点として扱うことを特徴とする。

【００３４】本発明の請求項２記載の高位合成方法で
は、前記部分ＣＤＦＧは、条件分岐に対応したものであ
る。

【００３５】本発明の請求項３記載の高位合成方法で
は、前記部分ＣＤＦＧは、条件が成立する場合としない
場合の処理が同一のクロック周期で終了するものであ
る。

【００３６】本発明の請求項４記載の高位合成方法で
は、前記部分ＣＤＦＧに含まれる特定の節点を、条件分
岐に対応するＣＤＦＧの外部に配置する。

【００３７】本発明の請求項５記載の高位合成方法で
は、前記部分ＣＤＦＧを分割することによって、その部
分ＣＤＦＧに含まれる特定の節点を、該部分ＣＤＦＧの
外部に配置する。

【００３８】本発明の請求項６記載の高位合成方法で
は、前記アロケーション工程において前記部分ＣＤＦＧ
に同一の演算器が複数割り当てられる場合に、その１つ
の演算器の面積がセレクタの面積の定数倍以上の場合
に、その演算器に対応する節点を、条件分岐に対応する
ＣＤＦＧの外部に配置する。

【００３９】本発明の請求項７記載の記録媒体は、請求
項１に記載の高位合成方法の手順がプログラムされてい
ることを特徴とする。

【００４０】

【発明の実施の形態】本発明の実施の一形態について図
面に基づいて説明する。

【００４１】＜実施の形態１＞本実施の形態の高位合成
方法は、図１２に示すフローチャートの手順に従って実
施される。以下、図７に示す動作記述に基づいて高位合
成を行なう場合について説明する。図７に示す動作記述
は、条件（ｉｆ）「ｄ＞ｅ」の場合は、ｘ＝ａ−ｂであ
り、その他の条件の場合（ｅｌｓｅ）は、ｘ＝ａ＊（ｂ
−ｃ）である。

【００４２】本実施の形態の高位合成方法では、まず、
このような動作記述の制御の流れと、データの流れとを
解析して、動作記述を、ＣＤＦＧ（ＣｏｎｔｒｏｌＤ
ａｔａＦｌｏｗＧｒａｐｈ）と呼ばれるモデルに変
換する（図１２のステップＳ１１参照、以下同様）。そ
して、ＣＤＦＧの一部を論理合成することによって（ス
テップＳ１２）、ＣＤＦＧを変更する（ステップＳ１
３）。その後は、従来の高位合成方法と同様に、変更さ
れたＣＤＦＧをスケジューリングし（ステップＳ１
４）、その後にアロケーションすることによって（ステ
ップＳ１５）、回路を生成する（ステップＳ１６）。

【００４３】図７に示す動作記述のＣＤＦＧをスケジュ
ーリングすると、図８に示すように、条件分岐としてＩ
Ｆ節点３２を含むものとなる。図８に示すスケジューリ
ング結果は、従来技術において説明した通りであるの
で、その説明を省略する。

【００４４】本実施の形態では、図８に示すスケジュー
リング結果において、ＣＤＦＧの一部であるＩＦ節点３
２内を論理合成して組合せ論理回路を生成する。図１３
は、ＩＦ節点３２において、論理合成して生成された組
合せ論理回路を示している。

【００４５】図１３に示す第１の部分回路６１は、ＩＦ
節点３２の条件が「真」の場合に実行される副ＣＤＦＧ
３４（図８参照）を、組合せ論理回路で実現したもので
ある。この第１の部分回路６１には、第１の減算器６３
が設けられており、第１の減算器６３に、入力「ａ」お
よび「ｂ」がそれぞれ入力されている。

【００４６】また、図１３に示す第２の部分回路６２
は、ＩＦ節点３２の条件が「偽」の場合に実行される副
ＣＤＦＧ３５（図８参照）を、組合せ論理回路で実現し
たものである。この第２の部分回路６２には、第２の減
算器６４および乗算器６５がそれぞれ設けられており、
第２の減算器６４に、入力「ｂ」および「ｃ」が入力さ
れている。乗算器６５には、入力「ａ」と第２減算器６
４の出力とが、入力されている。

【００４７】また、第１の減算器６３の出力は、第１の
部分回路６１の出力になっており、乗算器６５の出力
は、第２の部分回路６２の出力になっている。そして、
第１および第２の部分回路６１および６２の出力が、セ
レクタ６６に入力されており、セレクタ６６の出力が回
路全体の出力とされている。セレクタ６６のセレクト信
号ｋは、ＩＦ節点３２のコントロール入力が、コントロ
ーラを介することなく直接セレクト６６に入力されてい
る。

【００４８】次に、ＩＦ節点３２内を論理合成して得ら
れる組合せ論理回路に対応する節点を準備する。図１３
に示すＩＦ節点３２は、図１４に示すように、ＣＩＦ
（ＣｏｍｂｉｎａｔｉｏｎａｌＩＦ）節点６７とされ
る。このＣＩＦ節点６７は、ＩＦ節点３２の組合せ論理
回路における４つの入力「ｋ」、「ａ」、「ｂ」「ｃ」
と１つの出力「ｘ」に対応して、４つの入力枝と１つの
出力枝が設けられる。

【００４９】図１３に示す回路は、組合せ論理回路であ
るため、ＣＤＦＧにおいては、加算や減算などの演算と
同様に扱うことができる。

【００５０】図８に示すＣＤＦＧのＩＦ節点３２を、図
１４に示すＣＩＦ節点６７に置き換えると、図１５に示
すＣＤＦＧとなる。図８のＣＤＦＧは、比較の節点３
１、２つの減算節点３６および３７、乗算節点３８、お
よび、ＩＦ節点３１の合計５つの節点を含むのに対し
て、ＩＦ節点３２をＣＩＦ節点６７に置き換えることに
よって、図１５に示すＣＤＦＧでは、比較節点３１とＣ
ＩＦ節点６７の２つの節点しか含まない。このように、
本実施の形態によりＣＤＦＧに含まれる節点数が減少
し、高位合成時のスケジューリング、アロケーションな
どの処理に必要な時間を短くすることができる。

【００５１】また、図１５に示すＣＩＦ節点６７に対応
する回路は既に論理合成されているため、図１３に示す
回路における各入力「ａ」、「ｂ」、「ｃ」、「ｋ」か
ら出力「ｘ」への遅延時間として、セレクタ６６の遅延
時間も含めて、論理最適化後の最終的な値が求まる。よ
って、図１４に示すＣＩＦ節点６７の遅延時間は正確な
ものであり、図１５において，１クロックステップにス
ケジューリングされた節点の遅延時間の合計が、クロッ
ク周期よりも大きくなって回路が誤作動するおそれがな
く、反対に、クロック周期よりも小さくなり過ぎること
によって、回路の動作に無駄が生じて、回路の動作が遅
くなるおそれもない。

【００５２】さらに、図８に示すＣＤＦＧのＩＦ節点３
２には、コントロール入力枝３３が設けられているため
に、ＩＦ節点３２のコントロール信号ｋを生成する比較
節点３１とＩＦ節点３２とは別のクロックステップにス
ケジューリングする必要がある。これに対して、図１４
に示すＣＩＦ節点６７では、コントロール信号ｋがコン
トロールを介さない通常の入力枝３３によって与えられ
るため、加算や乗算などの通常の演算の節点と同じよう
にスケジューリングすることができる。このため、図１
５に示すように、コントロール信号ｋを生成する比較節
点３１とＣＩＦ節点６７とを同一のクロックステップに
スケジューリングすることができる。これにより、生成
される回路の動作が高速化される。

【００５３】図１５に示すスケジューリング結果から、
図１６に示す回路が得られる。図１６において、点線で
示す回路６８は、図１４に示すＣＩＦ節点６７に対応す
る組合せ論理回路（図１３のＩＦ節点３２に対応）であ
る。

【００５４】本実施の形態の高位合成方法では、ＣＩＦ
節点６７に対応する回路を予め論理合成するため、ＣＩ
Ｆ節点６７内で使われる演算器を他の演算で用いられる
演算器と共通化することはできない。しかし、本実施の
形態の高位合成方法では、ＣＩＦ節点６７に対応する組
合せ論理回路がセレクタを必要としないため、演算器を
共通化できないことによって回路規模が大きくなること
よりも、セレクタを減少させることによって回路規模が
小さくなることが有利になる場合には、好適である。

【００５５】例えば、従来の高位合成方法によって得ら
れる図９に示す回路構成では、１つの減算器４５のみが
設けられているが、３つのセレクタ４３、４４、４７を
必要とする。これに対して、図１６に示す回路構成で
は、２つの減算器６３および６４が必要であるが、１つ
のセレクタ６６のみでよいために、２つセレクタの回路
規模が、１つの減算器の回路規模よりも小さい場合は、
本実施の形態の高位合成方法により、図１６に示す回路
構成とすることによって、図９に示す回路構成よりも、
全体の回路規模を小さくすることができる。

【００５６】また、図１６に示す回路構成では、図９に
示すコントローラ４２が不要となるために、これによっ
ても、全体の回路規模を小さくすることができる。

【００５７】＜実施の形態２＞次に、本発明の高位合成
方法の実施の形態の他の例を、図１７の動作記述に基づ
いて説明する。図１７に示す動作記述は、図７に示す動
作記述、すなわち、条件（ｉｆ）「ｄ＞ｅ」の場合、ｘ
＝ａ−ｂ、その他の条件の場合（ｅｌｓｅ）、ｘ＝ａ＊
（ｂ−ｃ）という動作記述に、条件（ｉｆ）「ｆ＞ｇ」
の場合、ｎ＝ｙ−ｘ、その他の条件の場合（ｅｌｓ
ｅ）、ｎ＝ｘ＊ｙ＊ｚという動作記述が加えられてい
る。

【００５８】図１７に示す動作記述は、ＣＤＦＧに変換
されて、図１８に示すようにスケジューリングされる。
クロックステップｓｔｅｐ１およびｓｔｅｐ２には、図
１７に示す動作記述において、図７に示す動作記述と同
様の部分が、図８と同様にスケジューリングされてお
り、その説明については省略する。

【００５９】クロックステップｓｔｅｐ２には、比較を
示す比較節点７１もスケジューリングされており、クロ
ックステップｓｔｅｐ３には、ＩＦ節点７２がスケジュ
ーリングされている。比較を示す比較節点７１には、入
力「ｆ」および「ｇ」からの入出力枝がそれぞれ接続さ
れている。比較節点７１からの入出力枝は、コントロー
ル信号ｋ２を与える制御入出力枝として、第２のＩＦ節
点７２に接続されている。

【００６０】第２のＩＦ節点７２の内部には、第１およ
び第２の副ＣＤＦＧ７４および７５が設けられている。
第１の副ＣＤＦＧ７４は、コントロール信号ｋ２が
「１」（真）の場合に実行され（「ｔｒｕｅ」で表
す）、第２の副ＣＤＦＧ７５は、コントロール信号ｋ２
が「０」（偽）の場合に実行される（「ｆａｌｓｅ」で
表す）。

【００６１】「ｔｒｕｅ」で表された副ＣＤＦＧ７４
は、入力「ｙ」および「ｚ」からのそれぞれの入出力枝
が接続された減算節点７６が設けられており、「ｆａｌ
ｓｅ」で表される副ＣＤＦＧ７５には、第１の乗算節点
７７および第２の乗算節点７８がそれぞれ設けられてい
る。第１の乗算節点７７には、入力「ｚ」および「ｘ」
からのそれぞれの入出力枝が接続されており、第２の乗
算節点７８には、入力「ｙ」からの入出力枝および第１
の乗算節点７７からの入出力枝がそれぞれ接続されてい
る。

【００６２】このようなスケジューリング結果におい
て、アロケーションされる加算器と減算器と比較器の遅
延時間を、それぞれ５（ｎｓｅｃ）、乗算器の遅延時間
を６０（ｎｓｅｃ）、クロック周期を１００（ｎｓｅ
ｃ）とすると、第１のＩＦ節点３２において、条件が
「ｔｒｕｅ」の場合に実行される副ＣＤＦＧ３４の遅延
時間は５（ｎｓｅｃ）、条件が「ｆａｌｓｅ」の場合に
実行される副ＣＤＦＧ３５の遅延時間は６５（ｎｓｅ
ｃ）となり、条件の成立如何にかかわらず、１つのクロ
ックステップで終了する。これに対して、第２のＩＦ節
点７２は、条件が「ｔｒｕｅ」の場合に実行される副Ｃ
ＤＦＧ７４の遅延時間は５（ｎｓｅｃ）であり、１クロ
ックステップで終了するが、条件「ｆａｌｓｅ」の場合
に実行される副ＣＤＦＧ７５の遅延時間は１２０（ｎｓ
ｅｃ）となり、クロック周期を超えるために、２つのク
ロックステップが必要となる。このため、回路全体とし
ては、条件によっては３つのクロックステップ、または
４つのクロックステップが必要になる。

【００６３】図１９は、図１８の第１のＩＦ節点３２と
第２のＩＦ節点７２とを、予め論理合成し、それぞれの
組合せ論理回路に対応する節点を、第１のＣＩＦ節点３
９と第２のＣＩＦ節点７９とによって示したものであ
る。この場合、第１および第２のＣＩＦ節点３９および
７９の遅延時間は、第１および第２のＩＦ節点３２およ
び７２それぞれにおける副ＣＤＦＧ３４および３５と、
副ＣＤＦＧ７４および７５との長い方の遅延時間とな
り、第１のＣＩＦ節点３９の遅延時間は、６５（ｎｓｅ
ｃ）、第２のＣＩＦ節点７９の遅延時間は、１２０（ｎ
ｓｅｃ）となる。このため、第２ＣＩＦ節点７９は、２
つのクロックステップに跨ることになる。よって、図１
９におけるスケジューリング結果では、全体として３ク
ロックステップが必要になる。

【００６４】しかしながら、この場合に、条件が成立す
るとき（「ｔｒｕｅ」）と、条件が成立しないとき
（「ｆａｓｌｅ」）とにおいて、同一のクロックステッ
プで終了するＩＦ節点のみを予め論理合成すると、図１
９に示すＣＤＦＧは、第１のＩＦ節点３２のみが、ＣＩ
Ｆ節点３９に変換されて、図２０に示すＣＤＦＧとな
る。図２０に示すＣＤＦＧでは、第２のＩＦ節点７２に
おいて、条件が成立する場合と条件が成立しない場合と
によって、回路全体のクロック数は、それぞれ２つのク
ロックステップと３つのクロックステップとなる。図１
９に示すＣＤＦＧの場合には、条件に関わらず、３つの
クロックステップを必要とるすために、図２０に示すＣ
ＤＦＧでは、演算処理をより高速化することができる。

【００６５】＜実施の形態３＞次に、本発明の高位合成
方法の実施の形態のさらに他の例を、図２１の動作記述
に基づいて説明する。図２１に示す動作記述において、
関数「ｓｅｎｄ（ｘ）」は、変数ｘを通信路へ送信し、
通信が完了するまで待機する動作を表す。すなわち、図
２１の動作記述は、条件（ｉｆ）「ｄ＞ｅ」の場合、
「ｘ＝ａ−ｂ」を通信路に転送し、その他の条件の場合
（ｅｌｓｅ）、「ｘ＝ａ＊（ｂ−ｃ）」を通信路に転送
することを表す。

【００６６】図２１の動作記述に対するＣＤＦＧの一例
を図２２に示す。クロックステップｓｔｅｐ１には、比
較を示す比較節点８１がスケジューリングされており、
クロックステップｓｔｅｐ２には、ＩＦ節点８２がスケ
ジューリングされている。比較を示す比較節点８１に
は、入力「ｄ」および「ｅ」からの入出力枝がそれぞれ
接続されている。比較節点８１からの入出力枝によっ
て、コントロール信号ｋ１がＩＦ節点８２に与えられて
いる。

【００６７】ＩＦ節点８２の内部には、第１および第２
の副ＣＤＦＧ８４および８５が設けられている。第１の
副ＣＤＦＧ８４は、コントロール信号ｋ１が「１」
（真）の場合に実行され（「ｔｒｕｅ」で表す）、第２
の副ＣＤＦＧ８５は、コントロール信号ｋ１が「０」
（偽）の場合に実行される（「ｆａｌｓｅ」で表す）。

【００６８】「ｔｒｕｅ」で表された副ＣＤＦＧ８４
は、入力「ａ」および「ｂ」からの入出力枝が接続され
る減算節点８６が設けられている。

【００６９】「ｆａｌｓｅ」で表される副ＣＤＦＧ８５
には、入力「ｂ」および「ｃ」からの入出力枝がそれぞ
れ接続された第２の減算節点８７と、第２の減算節点８
７からの入出力枝が接続される乗算節点８８がそれぞれ
設けられている。乗算節点８７には、入力「ａ」からの
入出力枝も接続されている。

【００７０】クロックステップ３以降のクロスステップ
には、動作記述中の「ｓｅｎｄ（ｘ）」に対応する第１
および第２のｓｅｎｄ節点９１および９２がスケジュー
リングされている。第１のｓｅｎｄ節点９１には、減算
節点８６からの入出力枝が接続されており、第２のｓｅ
ｎｄ節点９２には、乗算節点８８からの入出力枝が接続
されている。各ｓｅｎｄ節点９１および９２には、それ
ぞれ、１つのコントロール入出力枝が接続されている。

【００７１】このように、通信を行うために、コントロ
ーラの制御が必要な第１および第２のｓｅｎｄ節点９１
および９２を、ＩＦ節点８２の外部に取り出すことによ
り、ＩＦ節点８２を、組合せ論理回路で実現することが
できる。従って、前記実施の形態１および２で説明した
ように、ＩＦ節点８２を、予め論理合成しておくことが
できる。

【００７２】ｓｅｎｄ節点には、通常、１つのデータ入
出力枝と、１つのコントロール入出力枝がそれぞれ接続
されている。データ入出力枝には、通信路に転送するデ
ータが入力される。コントロール入出力枝からは、デー
タ転送が終了したことを示すコントロール信号が出力さ
れる。このために、図２１に示される動作記述は、図２
３に示すようにスケジューリングされて、第１および第
２のｓｅｎｄ節点９１および９２は、ＩＦ節点８２内に
おける第１および第２の副ＣＤＦＧ８４および８５にそ
れぞれ配置される。各ｓｅｎｄ節点９１および９２は、
データ転送が終了するまで待機状態になるために、クロ
ックステップｓｔｅｐ３以降の複数のクロックステップ
にわたってデータの転送を実行する。

【００７３】このように、各ｓｅｎｄ節点９１および９
２の動作が、コントローラによるコントロール信号によ
って制御されるために、ｓｅｎｄ節点９１および９２を
含むＣＤＦＧ８２は、コントローラとの間にてコントロ
ール信号を送受する必要があり、組合せ論理回路のみで
は構成することができず、ｓｅｎｄ節点９１および９２
を有するＩＦ節点８２を、予め論理合成することはでき
ない。

【００７４】しかしながら、図２２に示すように、各ｓ
ｅｎｄ節点９１および９２をＩＦ節点８２の外部に取り
出すことにより、ＩＦ節点８２を、組合せ論理回路で実
現することができ、ＩＦ節点８２を、予め論理合成して
おくことが可能になる。

【００７５】なお、このように、各ｓｅｎｄ節点９１お
よび９２をＩＦ節点８２の外部に取り出す場合には、図
２４に示すように、ＩＦ節点８２の外部に取り出された
各ｓｅｎｄ節点９１および９２が同一機能であれば、１
つのｓｅｎｄ節点９３のみを設けるようにしてもよい。

【００７６】図２５は、図２４に示すＩＦ節点８２を、
図１３に示すように論理合成して組合せ回路とし、図１
５と同様に、対応するＣＩＦ節点９４に入れ換えた場合
のスケジューリング結果である。図２５に示すスケジュ
ーリング結果では、図２３に示すスケジューリング結果
よりも、クロックステップ数が１つ少なくなり、処理速
度をより高速化することができる。

【００７７】なお、組合せ論理回路で表すことができな
い節点が、ＩＦ節点における副ＣＤＦＧの最上位にある
場合には、その節点を、ＩＦ節点の上側に取り出すよう
にしてもよい。

【００７８】＜実施の形態４＞本発明の高位合成方法の
実施の形態のさらに他の例を、図２６の動作記述に基づ
いて説明する。図２６に示す動作記述では、条件（ｉ
ｆ）「ｄ＞ｅ」の場合は、ｘ＝（ａ＋ｂ−ｃ）＊ｃ＋ａ
であり、その他の条件の場合（ｅｌｓｅ）は、ｘ＝（ｂ
＋ｃ）＊ｃ＋（ｂ＋ｃ）＋ａである。

【００７９】この動作記述をＣＤＦＧ変換してスケジュ
ーリングした一例を図２７に示す。図２７に示すよう
に、クロックステップｓｔｅｐ１には、比較を示す比較
節点１０１がスケジューリングされており、クロックス
テップｓｔｅｐ２には、ＩＦ節点１０２がスケジューリ
ングされている。比較節点１０１には、入力「ｄ」およ
び「ｅ」からの入出力枝が接続されるとともに、コント
ロール信号ｋを与えるコントロール入出力枝１７３が接
続されている。

【００８０】また、クロックステップｓｔｅｐ２にスケ
ジューリングされたＩＦ節点１０２は、内部に第１およ
び第２の副ＣＤＦＧ１０４および１０５が設けられてい
る。第１の副ＣＤＦＧ１０４は、ＩＦ節点を含むことが
できる。第１の副ＣＤＦＧ１０４は、コントロール信号
ｋが「１」（真）の場合に実行され（「ｔｒｕｅ」で表
す）、第２の副ＣＤＦＧ１０５は、コントロール信号ｋ
が「０」（偽）の場合に実行される（「ｆａｌｓｅ」で
表す）。

【００８１】「ｔｒｕｅ」で表された副ＣＤＦＧ１０４
には、入力「ａ」および「ｂ」からの入出力枝が接続さ
れた第１の加算節点１０６が設けられており、第１の加
算節点１０６の入出力枝は、第１の減算節点１０７に接
続されている。第１の減算節点１０７には、入力「ｃ」
からの入出力枝が接続されている。第１の減算節点１０
７の入出力枝は、第１の乗算節点１０８に接続されてお
り、第１の乗算節点１０８に、入力「ｃ」からの入出力
枝が接続されている。第１の乗算節点１０８の入出力枝
は、第２の加算節点１０９に接続されており、第２の加
算節点１０９に、入力「ａ」からの入出力枝が接続され
ている。そして、第２の加算節点１０９からの入出力枝
がＩＦ節点１０２の入出力枝に接続されている。

【００８２】「ｆａｌｓｅ」で表される副ＣＤＦＧ１０
５には、第３の加算節点１１１が設けられており、第３
の加算節点１１１には、入力「ｂ」および「ｃ」からの
入出力枝が接続されている。第３の加算節点１１１から
の入出力枝は、第２の乗算節点１１２および第２の減算
節点１１３に接続されている。第２の乗算節点１１２に
は、入力「ｃ」からの入出力枝が接続されており、第２
の乗算節点１１２からの入出力枝は、第２の減算節点１
１３に接続されている。第２の減算節点１１３からの入
出力枝は、第４の加算節点１１４に接続されている。そ
して、第４の加算節点１１４からの入出力枝がＩＦ節点
１０２の入出力枝に接続されている。

【００８３】図２７に示すＣＤＦＧも、実施の形態１お
よび２と同様に、条件が成立する場合（「ｔｒｕｅ」）
と、条件が成立しない場合（「ｆａｓｌｅ」）とにおい
て、同一のクロックステップにおいて終了するＩＦ節点
のみを予め論理合成することにより、図２８に示す回路
とされる。この回路は、比較節点１０１に対して比較器
１２１が割り当てられており、また、ＩＦ節点１０２組
合せ回路に対して、ＣＩＦ節点１２０が割り当てられて
いる。

【００８４】しかしながら、図２７に示す回路構成で
は、ＩＦ節点の条件が成立した場合に実行される副ＣＤ
ＦＧ１０４と、条件が成立しなかった場合に実行される
副ＣＤＦＧ１０５の両方に、乗算節点１０８および１１
２を含む場合には、図２８に示すように論理合成する
と、２つの乗算器１２２および１２３を含む組合せ論理
回路が生成される。通常、乗算器は、加算器および減算
器に比べて面積が大きいため、生成される回路全体の面
積が増加することになる。

【００８５】このような回路規模の増大を防止するため
には、次の方法が実施される。この方法では、ＩＦ節点
を、指定された節点の上側および下側において分割し、
指定された節点をＩＦ節点の外部に配置するようになっ
ている。これにより、ＩＦ節点を予め論理合成した場合
に、回路全体の面積が増加することが防止される。ま
た、コントローラによる制御が必要なために組合せ論理
回路を構成できない演算の節点を指定してＩＦ節点の外
部に配置することにより、コントローラによる制御が必
要な節点を含むＩＦ節点についても、予め論理合成して
組合せ論理回路にすることができる。

【００８６】この方法を、図２９に示すフローチャート
に基づいて説明する。まず、通常の方法によって、動作
記述をＣＤＦＧに変換し（図２９のステップＳ２１参
照、以下同様）、変換されたＣＤＦＧに含まれる節点
を、特定された節点の上側と下側において、それぞれグ
ループに分割する（ステップＳ２２）。

【００８７】節点をグループ化する方法について、図３
０に示すＣＤＦＧに基づいて説明する。図３０に示すＣ
ＤＦＧは、２つの入力枝が接続された第１の加算節点１
３１からの出力枝が、第１の減算節点１３２に接続され
ている。第１の減算節点１３２には、さらに、１つの入
力枝が接続されており、出力枝が乗算節点１３３に接続
されている。乗算節点１３３からの２つの出力枝が、そ
れぞれ、第２の加算節点１３５および第３の加算節点１
３６に接続されている。第１の加算節点１３１からの他
の出力枝は、第２の減算節点１３４に接続されており、
第２の減算節点１３４からの出力枝が第２の加算節点１
３５に接続されている。

【００８８】このようなＣＤＦＧにおいて、回路面積が
大きい乗算節点１３３を、ＩＦ節点の外部に出すことに
よって、回路規模が増大することを防止できる。この場
合、まず、図３０に示すように、ＣＤＦＧに含まれる節
点をグループ化する。節点をグループ化する際には、Ｉ
Ｆ節点の外部に出す乗算節点１３３を指定して、その上
側および下側において、各節点をグループ化する。乗算
節点１３３の上側のグループＡは、それぞれの出力が乗
算節点１３３に直接的または間接的に入力される節点の
集合であり、第１加算節点１３１および第１減算節点１
３２が含まれている。第１加算節点１３１のように、そ
の出力が、第１減算節点１３２を経て、乗算節点１３３
の入力になるものも含む。

【００８９】乗算節点１３３よりも下側のグループＣに
含まれる節点は、乗算節点１３３の出力を入力とする節
点の集合であり、第３加算節点１３５および第４加算節
点１３６が含まれる。この場合も、乗算節点１３３の出
力が他の節点を経て入力される節点があれば、その節点
も含まれる。グループＢは、グループＡにもグループＣ
にも含まれない節点の集合であり、乗算節点１３３の演
算と無関係な節点である。グループＢには、第２減算節
点１３４が含まれる。このようにして、ＩＦ節点におけ
る節点がグループ化される。

【００９０】このようにして、節点がグループ化される
と、各グループに基づいて、ＩＦ節点を分割し、指定さ
れた節点をＩＦ節点の外部に配置する（図２９のステッ
プＳ２３）。その後、外部に配置された節点の共通化
と、不要な入出力枝を削除することにより、ＣＤＦＧを
簡単化する（ステップＳ２４）。その後は、前述した高
位合成方法と同様に、変更されたＣＤＦＧをスケジュー
リングして、アロケーションすることにより、回路を生
成する。

【００９１】このような高位合成方法を、図２７のＣＤ
ＦＧに基づいて説明する。図２７に示すＣＤＦＧにおい
ても、前述したように、まず、ＩＦ節点１０２に含まれ
る節点をグループ化する。この場合、ＩＦ節点１０２に
おける「ｔｒｕｅ」で表される副ＣＤＦＧ１０４、およ
び、「ｆａｌｓｅ」で表される副ＣＤＦＧ１０５のそれ
ぞれに関して、回路規模の大きな第１の乗算節点１０８
および第２の乗算節点１１２を中心として、それぞれ、
節点のグループ化が実施される。

【００９２】従って、第１の乗算節点１０８に関して、
それよりも上側のグループＡには、第１乗算節点１０８
にそれぞれの出力が入力される第１加算節点１０６およ
び第１減算節点１０７が含まれ、第１乗算節点１０８よ
りも下側のグループＣには、第１乗算節点１０８からの
出力が入力される第２加算節点１０９が含まれる。

【００９３】同様に、第２の乗算節点１１２に関して、
それよりも上側のグループＡには、第２乗算節点１１２
に出力が入力される第３加算節点１１１が含まれ、第２
乗算節点１１２よりも下側のグループＣには、第２乗算
節点１１２からの出力がそれぞれ入力される第２減算節
点１１３および第４減算節点１１４が含まれる。

【００９４】このように、ＩＦ節点１０２内に含まれる
節点がグループ化されると、図３１に示すように、ＩＦ
節点１０２を、グループＡに含まれる各節点にて構成さ
れる第１のＩＦ節点（図に「ＩＦ１」にて示す）１４１
と、グループＣに含まれる各節点にて構成される第２の
ＩＦ節点（図に「ＩＦ２」にて示す）１４２の２つに分
割する。

【００９５】この場合、第１および第２の乗算節点１０
８および１１２とは無関係の節点のグループＢがあれ
ば、グループＡに含まれる節点数がグループＣに含まれ
る節点数よりも少ない場合は、グループＢに含まれる節
点が、グループＡにて構成される第１のＩＦ節点１４１
に含められ、そうでない場合は、第２のＩＦ節点１４２
に含められる。第１および第２の乗算節点１０８および
１１２は、グループＡ，Ｂ，Ｃのいずれにも含まれない
ため、第１のＩＦ節点１４１と第２のＩＦ節点１４２の
間に配置されることになり、図３１に示すように、第１
ＩＦ節点１４１および第２ＩＦ節点１４２の外部に配置
される。

【００９６】このようなＣＤＦＧが得られると、得られ
たＣＤＦＧが簡単化される。ＣＤＦＧの簡単化は、前述
したように、ＩＦ節点の外部に配置された複数の節点の
演算が同一な場合に、それらの節点を１つの節点にて共
通化すること、および、不要な入出力枝の削除で実施さ
れる。

【００９７】図３１に示すＣＤＦＧが得られると、第１
および第２のＩＦ節点１４１および１４２の外部に配置
された第１および第２の乗算節点１０８および１１２
は、図３２に示すように、１つの乗算節点１４３によっ
て共通化する。これにより、２つの乗算節点１０８およ
び１１２に対して、１つの乗算器が割り当てられること
になる。この時、当然に、共通化される２つの節点は同
一の演算器で行うことができる必要がある。２つの演算
が異なる種類の場合には、節点同士の共通化は行われな
い。

【００９８】次に、不要な入出力枝を削除する。不要な
入出力枝は、各ＩＦ節点１４１および１４２内を、いず
れの節点にも接続されることなく、すなわち演算に関係
することなく通過する入出力枝であり、図３２において
は、第１ＩＦ回路１４１内の入出力枝１４４〜１４７で
ある。これらの入出力枝１４４〜１４７が削除されるこ
とにより、図３３に示すように、簡単化されたＣＤＦＧ
が得られる。

【００９９】このようにして、分割された第１のＩＦ節
点１４１および第２のＩＦ節点１４２が得られると、第
１のＩＦ節点１４１および第２のＩＦ節点１４２を、そ
れぞれ、前述したようにして論理合成して、図３４
（ａ）に示すように、第２ＩＦ節点１４１に対応する第
１のＣＩＦ節点１５１と、図３４（ｂ）に示すように、
第２のＩＦ節点１４２に対応する第２のＣＩＦ節点１５
２とを、それぞれ生成する。

【０１００】この場合、第１のＣＩＦ節点１５１には、
第１および第２の加算器１５３および１５４と、第１の
減算器１５５と、第１のセレクタ１５６とが設けられて
いる。第１の加算器１５３には、入力「ａ」および
「ｂ」が入力されており、第２の加算器１５４には、入
力「ｂ」および「ｃ」が入力されている。第１の減算器
１５５には、第１の加算器１５３の出力と入力「ｃ」と
が入力されている。そして、セレクタ１５６には、第１
の減算器１５５の出力と第２の加算器１５４の出力が入
力されており、コントロール信号ｋによって、第１の減
算器１５５の出力、第２の加算器１５４の出力のいずれ
かが出力される。従って、セレクタ１５３からは、演算
「ａ＋ｂ−ｃ」または「ｂ＋ｃ」のいずれかの結果が出
力される。

【０１０１】第２のＣＩＦ１５２には、第３および第４
の加算器１５７および１５８と、第２の減算器１５９
と、第２のセレクタ１６０とが設けられている。第３の
加算器１５３には、入力「ａ」と、セレクタ１５３から
の出力である「（ａ＋ｂ−ｃ）＊ｃ」または「（ｂ＋
ｃ）＊ｃ」のいずれかとが入力されており、第２の減算
器１５９には、乗算器１４３からの出力である「（ａ＋
ｂ−ｃ）＊ｃ」または「（ｂ＋ｃ）＊ｃ」のいずれか
と、第１ＣＩＦ節点１５１の出力「ｂ＋ｃ」とが入力さ
れている。第２の加算器１５８には、入力「ａ」と、第
２減算器の出力とが入力されている。第２のセレクタ１
６０には、第３の加算器１５７の出力と第４の加算器１
５４の出力が入力されており、コントロール信号ｋによ
って、第３の加算器１５７の出力、第４の加算器１５８
の出力のいずれかが「ｘ」として出力される。

【０１０２】各ＣＩＦ１５１および１５２において、そ
れぞれの加算器と減算器の遅延時間をそれぞれ５（ｎｓ
ｅｃ）、乗算器の遅延時間を６０（ｎｓｅｃ）とする
と、第１ＣＩＦ節点１２１の遅延時間は１０（ｎｓｅ
ｃ）、第２ＣＩＦ節点１５２の遅延時間も１０（ｎｓｅ
ｃ）となる。

【０１０３】第１のＣＩＦ節点１５１および第２のＣＩ
Ｆ節点１５２を用いたＣＤＦＧを、図３５に示す。この
ＣＤＦＧの最大遅延パスは、比較節点１０１、第１のＣ
ＩＦ節点１５１、乗算節点１４３、第２のＣＩＦ節点１
５２を通るパスであり、クロック周期が１００（ｎｓｅ
ｃ）、比較器の遅延時間が５（ｎｓｅｃ）であるとする
と、最大遅延時間は８５（ｎｓｅｃ）となり、クロック
周期を超えることがなく、１クロックにおいて実行する
ことが可能である。

【０１０４】図２７に示すＣＤＦＧは、ＩＦ節点も含め
ると１０個の節点より構成されているのに対して、図３
５に示すＣＤＦＧは４つの節点しか含まれず、高位合成
を高速で行うことが可能である。

【０１０５】また、図２７に示すＣＤＦＧの実行には、
２クロック周期が必要であるのに対して、図３５に示す
ＣＤＦＧは、１クロック周期で実行することができ、高
速処理が可能になる。最終的には、図３５に示すＣＤＦ
Ｇから、図３６に示す回路を得ることができる。図２７
に示すＣＤＦＧから生成された図２８に示す回路では、
２つの乗算器１２２を含むのに対して、図２７に示すＣ
ＤＦＧから生成された図３６に示す回路では、１つ乗算
器１６１しか含まず、回路の面積が小さくなっている。

【０１０６】＜実施の形態５＞次に、本発明の高位合成
方法の実施形態の他の例について説明する。まず、図３
７に示す動作記述を前述した実施の形態１および２と同
様にして高位合成した場合について説明する。図３７に
示す動作記述では、条件（ｉｆ）「ｄ＞ｅ」の場合は、
ｘ＝（ａ＋ｂ）＊ｂ＋ａであり、その他の条件の場合
（ｅｌｓｅ）は、ｘ＝（ｂ＋ｃ）＊ａ−（ａ＋ｃ）であ
る。

【０１０７】この動作記述をＣＤＦＧ変換してスケジュ
ーリングした一例を図３８に示す。図３８に示すよう
に、クロックステップｓｔｅｐ１には、比較を示す比較
節点１７１がスケジューリングされており、クロックス
テップｓｔｅｐ２には、ＩＦ節点１７２がスケジューリ
ングされている。比較節点１７１には、入力「ｄ」およ
び「ｅ」からの出力枝が接続されるとともに、コントロ
ール信号ｋを与えるコントロール出力枝１７３が接続さ
れている。

【０１０８】また、クロックステップｓｔｅｐ２にスケ
ジューリングされたＩＦ節点１７２は、内部に第１およ
び第２の副ＣＤＦＧ１７４および１７５が設けられてい
る。第１の副ＣＤＦＧ１７４は、コントロール信号ｋが
「１」（真）の場合に実行され（「ｔｒｕｅ」で表
す）、第２の副ＣＤＦＧ１７５は、コントロール信号ｋ
が「０」（偽）の場合に実行される（「ｆａｌｓｅ」で
表す）。

【０１０９】「ｔｒｕｅ」で表された副ＣＤＦＧ１７４
には、入力「ａ」および「ｂ」からの入出力枝が接続さ
れた第１の減算節点１７６が設けられており、第１の加
算節点１７６からの出力枝は、第１の乗算節点１７７に
接続されている。第１の乗算節点１７７には、入力
「ｂ」からの出力枝が接続されている。第１の乗算節点
１７７の入出力枝は、第１の加算節点１７８に接続され
ており、第１の加算節点１７８に、入力「ａ」からの出
力枝が接続されている。第１の加算節点１７８からの出
力枝がＩＦ節点１７２の出力枝に接続されている。

【０１１０】「ｆａｌｓｅ」で表される副ＣＤＦＧ１７
５には、第２の加算節点１８１が設けられており、第２
の加算節点１８１には、入力「ｂ」および「ｃ」からの
出力枝が接続されている。第２の加算節点１８１からの
出力枝は、第２の乗算節点１８２および第２の減算節点
１８３に接続されている。第２の乗算節点１８２には、
入力「ａ」からの出力枝が接続されており、第２の乗算
節点１８２からの出力枝は、第２の減算節点１８３に接
続されている。第２の減算節点１８３からの出力枝がＩ
Ｆ節点１７２の出力枝に接続されている。

【０１１１】このようなＣＤＦＧのＩＦ節点１７２は、
前述したようにして論理合成することにより、図３９に
示すように、ＣＩＦ節点１８４とされる。このようなＣ
ＤＦＧによって、図４０に示す回路が得られる。この回
路は、入力「ａ」および「ｂ」が入力される第１減算器
１９１を有しており、第１減算器１９１の出力が第１乗
算器１９２に入力されている。第１乗算器１９２には、
入力「ｂ」も入力されており、第１乗算器１９２の出力
が第１加算器１９３に入力されている。第１加算器１９
３には、入力「ａ」も入力されている。第１加算器１９
３の出力は、セレクタ１９７に与えられている。

【０１１２】また、この回路には、第２加算器１９４入
力「ａ」および「ｂ」が入力される第２加算着１９４が
設けられており、第２加算器１９４の出力が第２乗算器
１９５に入力されている。第１乗算器１９５の出力は、
第２減算器１９６に入力されている。第２減算器１９６
には、第２加算器１９４の出力が入力されており、第２
減算器１９６の出力がセレクタ１９７に与えられてい
る。セレクタ１９７は、比較器１９８からのコントロー
ル信号ｋに基づいて、第１加算器１９３の出力、第２減
算器１９６の出力のいずれかを出力する。

【０１１３】また、このような回路においては、次の
（２）式を満足する演算器があれば、その演算器に関す
る節点をＩＦ節点の外部に配置することによって、回路
面積をさらに低減することができる。。

【０１１４】（演算器の入力数）×（セレクタの面積）≦（演算器の面積）・・・（２）すなわち、ＩＦ節点に含まれる副ＣＤＦＧを構成する節
点に対応する演算器において、同一の演算器が複数存在
する場合には、その演算器の１つの面積が、セレクタの
面積に対して、演算器の入力数倍以上であれば、その演
算器に対応する節点をＩＦ節点の外部に配置する。

【０１１５】例えば、図４０に示す回路において、乗算
器１９２および１９５に対して、「ｔｒｕｅ」と「ｆａ
ｌｓｅ」の２通りの入力を与えるために、各乗算器１９
２および１９５の入力の個数分（２個分）のセレクタが
必要になるが、このような個数のセレクタを増加するこ
とによって、一方の乗算器を削除することができるため
に、必要とされるセレクタの全面積に対して、削除され
る乗算器の面積が大きければ、乗算器を削除することに
よって、セレクタが増加するにもかかわらず、全体の回
路面積を低減させることができる。

【０１１６】図４０に示す回路において、乗算器の面積
が１０、加算器および減算器の面積が２、セレクタの面
積が２の割合にそれぞれなっているものとすると、図３
８に示すＩＦ節点１７２の副ＣＤＦＧ１７４および１７
５に含まれる各節点に対応するそれぞれの演算器におい
て、前記（２）式を満たすものは、図４０に示す乗算器
１９２および１９５である。

【０１１７】このために、各乗算器１９２および１９５
に対応する乗算節点１７７および１８２を、実施の形態
３で説明したようにして、ＩＦ節点１７２の外部に配置
する。

【０１１８】図４１は、図３８に示すＩＦ節点１７２を
分割したＣＤＦＧである。このＣＤＦＧは、第１および
第２の乗算節点１７７および１８２を指定して、各乗算
節点１７７および１８２の上側の節点のグループと、下
側の節点のグループとに分割することによってＩＦ節点
１７２を分割して、第１ＩＦ節点２０１および第２ＩＦ
節点２０２とする。これにより、各乗算節点１７７およ
び１８２が、第１ＩＦ節点２０１および第２ＩＦ節点２
０２の外部に配置される。そして、外部に配置された各
乗算節点１７７および１８２を１つの乗算節点２０３に
よって共通化し、不要な入出力枝を削除することによ
り、図４１に示すＣＤＦＧが得られる。

【０１１９】このように、必要とされるセレクタの面積
に対して、削除された乗算器の面積が大きいことによ
り、回路面積を低減させることができる。

【０１２０】図４２は、図４１に示すＣＤＦＧにおける
第１のＩＦ節点２０１と第２のＩＦ節点２０２とを、前
述したように、組合せ論理回路である第１ＣＩＦ２０３
と、第２ＣＩＦとに置き換えたＣＤＦＧのスケジューリ
ング結果を示す。また、図４３は、図４２に示すスケジ
ューリング結果を回路化したものである。

【０１２１】図４３に示す回路では、第１のＣＩＦ２０
４に対応する第１の組合せ論理回路２２１および第２の
ＣＩＦに対応する第２の組合せ論理回路２２２と、両組
合せ論理回路２２１および２２２の間に配置された乗算
器２１２とが設けられている。第１の組合せ論理回路２
２１には、入力「ａ」および「ｂ」がそれぞれ入力され
る第１の減算器２１１および第１の加算器２１４が設け
られており、第１減算器２１１および第１の加算器２１
４の出力が、それぞれ、第１のセレクタ２１７に入力さ
れるとともに、第２のセレクタ２１８に入力されてい
る。

【０１２２】第１および第２のセレクタ２１７および２
１８は、比較器２２３からのコントロール信号ｋによっ
て、それぞれ、第１減算器２１１および第１の加算器２
１４の出力のいずれかを選択して出力する。第１のセレ
クタ２１７および第２のセレクタ２１８の出力は、それ
ぞれ乗算器２１２に与えられている。

【０１２３】乗算器２１２の出力は、第２の組合せ論理
回路２２２に設けられた第２の加算器２１３および第２
の減算器２１６にそれぞれ与えられており、第２の加算
器２１３および第２の減算器２１６の出力が第３のセレ
クタ２１９に与えられている。第３のセレクタ２１９
は、比較器２２３からのコントロール信号ｋによって、
それぞれ、第２の加算器２１３および第２の減算器２１
６の出力のいずれかを選択して出力する。そして、第３
セレクタ２１９の出力が、演算結果の出力「ｘ」にな
る。

【０１２４】図４３に示す回路を、図４０に示す回路と
比較すると、図４０に示す回路は、２つの乗算器１９２
および１９５が設けられているが、１つのセレクタ１９
７しか設けられていない。これに対して、図４３に示す
回路では、１つの乗算器２１２しか設けられていないが
３つのセレクタ２１７〜２１９が設けられている。この
場合、１つの乗算器の面積は、増加するセレクタの面積
よりも大きく、前記（２）式を満たしているため、回路
全体では、図４３に示す回路の面積が、図４０に示す回
路の面積よりも小さくなる。

【０１２５】（２）式を満たす節点が「ｔｒｕｅ」また
は「ｆａｌｓｅ」の副ＣＤＦＧに複数ある場合は、その
節点の演算を実行する演算器の面積が最も大きい演算を
ＩＦ節点が外部に配置されるように、上記方法を適用す
る。そして、分割して得られる２つのＩＦ節点につい
て、再度上記方法を適用する。

【０１２６】ＩＦ節点の外部に配置された節点（図４２
の場合は乗算節点２０３）と別の節点が、同一の演算器
を共通化するような場合には、図４０に示す回路の面積
がさらに小さくなる。この場合、演算器の面積が（２）
式を満たす程度に大きくなっていなくても、面積削減の
効果が現れる。このような可能性を考慮して、条件を、
次の（３）式のようにしてもよい。ここで、定数は１よ
り小さい数値で、回路によって実験的に求められる値で
ある。

【０１２７】（演算器の入力数）×（セレクタの面積）×（定数）≦（演算器の面積）・・・（３）

【０１２８】

【発明の効果】本発明の請求項１記載の高位合成方法で
は、ＣＤＦＧの一部である複数の節点が、１つの節点と
して扱われるため、ＣＤＦＧが含む節点が少なくなり、
高位合成に必要な処理時間が短くなる。また、節点のＣ
ＤＦＧの一部を予め論理合成して最適化しているため、
置き換えられた１つの節点の遅延時間には、最終的な回
路における遅延時間を用いることができ、遅延時間の見
積り精度が良くなる。

【０１２９】本発明の請求項２記載の高位合成方法で
は、条件分岐に対応するＣＤＦＧの部分は、条件分岐の
コントロール信号も含めて予め論理合成されるため、高
位合成に必要な処理時間が短くなり、遅延の見積り精度
が向上する。また、合成した回路が含むセレクタが減少
することによって、回路規模を小さくすることができ
る。さらに、コントローラによって条件分岐の制御を行
う信号を生成する必要がなくなるために、回路規模を小
さくすることができる。また、条件分岐の条件判定と、
条件分岐自体の動作を同一クロックステップで実行でき
るために、高位合成によって得られる回路の動作を高速
化することもできる。

【０１３０】本発明の請求項３記載の高位合成方法で
は、分岐条件が真でも偽でも無駄なクロックステップが
発生するおそれがなく、高位合成によって得られる回路
の動作を高速化することができる。

【０１３１】本発明の請求項４記載の高位合成方法で
は、ＣＤＦＧがコントローラとの信号の送受に関する演
算を含むため、予め論理合成して組合せ論理回路にでき
ない場合、あるいは、ＣＤＦＧが大規模な演算器を含む
ために、予め論理合成して組合せ論理回路とすると回路
規模が不必要に大きくなるような場合においても、回路
規模の縮小および生成される回路動作の高速化が可能に
なる。

【０１３２】本発明の請求項５記載の高位合成方法も、
ＣＤＦＧがコントローラとの信号の送受に関する演算を
含むため、予め論理合成して組合せ論理回路にできない
場合、あるいは、ＣＤＦＧが大規模な演算器を含むため
に、予め論理合成して組合せ論理回路とすると回路規模
が不必要に大きくなるような場合においても、回路規模
の縮小および生成される回路動作の高速化が可能にな
る。

【０１３３】本発明の請求項６記載の高位合成方法で
は、面積が大きい演算器を含む動作記述についても、回
路規模の縮小および生成される回路動作の高速化が可能
になる。

【０１３４】本発明の請求項７記載の記録媒体では、こ
のような高位合成方法を容易に実行することができる。

【図面の簡単な説明】

【図１】高位合成の手順を示すフローチャートである。

【図２】（１）式の動作記述のＣＤＦＧの一例を示す模
式図である。

【図３】図２のＣＤＦＧのスケジューリング結果の一例
を示す模式図である。

【図４】図３に示すスケジューリング結果に対応した回
路の構成を示す模式図である。

【図５】（１）式の動作記述のＣＤＦＧをスケジューリ
ングした結果の他の例を示す模式図である。

【図６】図５に示すスケジューリング結果に対応した回
路の構成を示す模式図である。

【図７】動作記述の他の例である。

【図８】図７の動作記述のＣＤＦＧをスケジューリング
した結果を示す模式図である。

【図９】図８に示すスケジューリング結果に対応した回
路の構成を示す模式図である。

【図１０】高位合成における遅延時間の説明図である。

【図１１】（ａ）および（ｂ）は、それぞれ、論理合成
において最適化した回路を示す模式図である。

【図１２】本発明の高位合成方法の実施の形態の一例を
示すフローチャートである。

【図１３】その高位合成方法において、ＣＤＦＧに含ま
れるＩＦ節点を、論理合成して生成された組合せ論理回
路を示す模式図である。

【図１４】図１３の組合せ論理回路を示す節点である。

【図１５】図１４に示す節点を用いたＣＤＦＧである。

【図１６】図１５に示すＣＤＦＧに対応した回路を示す
模式図である。

【図１７】動作記述の一例を示す式である。

【図１８】図１７に示す動作記述のＣＤＦＧの一例を示
す模式図である。

【図１９】そのＣＤＦＧをＣＩＦ節点に置き換えたＣＤ
ＦＧの一例を示す模式図である。

【図２０】そのＣＤＦＧのＩＦ節点をＣＩＦ節点に置き
換えたＣＤＦＧの他の例を示す模式図である。

【図２１】動作記述の他の例を示す式である。

【図２２】図２１に示す動作記述のＣＤＦＧの一例を示
す模式図である。

【図２３】そのＣＤＦＧにおける節点をＩＦ節点の外部
に配置したＣＤＦＧの一例を示す模式図である。

【図２４】図２３のＣＤＦＧを最適化したＣＤＦＧを示
す模式図である。

【図２５】そのＣＤＦＧのＩＦ節点をＣＩＦ節点に置き
換えたＣＤＦＧの一例を示す模式図である。

【図２６】動作記述の他の例を示す式である。

【図２７】図２６に示す動作記述のＣＤＦＧの一例を示
す模式図である。

【図２８】図２７に示すＣＤＦＧに対応した回路を示す
模式図である。

【図２９】本発明の高位合成方法の実施の形態の他の例
を示すフローチャートである。

【図３０】節点をグループ分けする場合を説明するため
の模式図である。

【図３１】図２６に示すＣＤＦＧを分割したＣＤＦＧを
示す模式図である。

【図３２】図３１に示すＣＤＦＧを最適化したＣＤＦＧ
を示す模式図である。

【図３３】図３２に示すＣＤＦＨを簡単化したＣＤＦＧ
を示す模式図である。

【図３４】（ａ）および（ｂ）は、それぞれ、図３３に
示すＣＩＦ節点に対応した回路を示す模式図である。

【図３５】そのＣＤＦＧをＣＩＦ節点に置き換えたＣＤ
ＦＧの一例を示す模式図である。

【図３６】図２７に示すＣＤＦＧに対応した回路を示す
模式図である。

【図３７】動作記述の他の例を示す式である。

【図３８】図３７に示す動作記述のＣＤＦＧの一例を示
す模式図である。

【図３９】そのＣＤＦＧをＣＩＦ節点に置き換えたＣＤ
ＦＧの一例を示す模式図である。

【図４０】図３９に示すＣＤＦＧに対応した回路を示す
模式図である。

【図４１】図３８に示すＣＤＦＧを分割したＣＤＦＧの
一例を示す模式図である。

【図４２】そのＣＤＦＧをＣＩＦ節点に置き換えたＣＤ
ＦＧの一例を示す模式図である。

【図４３】図３９に示すＣＤＦＧに対応した回路を示す
模式図である。

【符号の説明】

６１、６２部分回路６３、６４、１５９減算器６５、１６１乗算器６６、１５６セレクタ６７、７９、９４、１５１、１５２、１８４ＣＩＦ
節点７１、８１、１７１、１９８比較節点７２、８２、１０２、１４１、１４２、２０１、２０２
ＩＦ節点７４、７５、８４、８５、１０４、１０５、１７４、１
７５副ＣＤＦＧ７６、８６、８７、１０７、１１３、１３４、１７６、
１８３、１９１、１９６減算節点７７、７８、８８、１０８、１１２、１３２、１３３、
１７７、１８２、１９２、１９５乗算節点９１、９２、９３ｓｅｎｄ節点１０６、１０９、１１１、１１４、１３１、１３５、１
３６、１５３、１５４、１５７、１５８、１７８、１８
１、１９３、１９４加算器

Claims

【特許請求の範囲】

【請求項１】処理の動作のみを記述した動作記述を、
演算を示す節点とデータの流れを示す入出力枝とによっ
て構成されるコントロールデータフローグラフ（ＣＤＦ
Ｇ）に変換するＣＤＦＧ変換工程と、該ＣＤＦＧ変換工程にて得られたＣＤＦＧをスケジュー
リング工程と、該スケジューリング工程にてスケジューリングされたＣ
ＤＦＧの実行に必要な演算器、セレクタ等をそれぞれ割
り当てるアロケーション工程とを包含する高位合成方法
であって、前記ＣＤＦＧ変換工程において、ＣＤＦＧに含まれる部
分ＣＤＦＧを、予め論理合成し、論理合成して得られる
回路を１つの節点として扱うことを特徴とする高位合成
方法。
【請求項２】前記部分ＣＤＦＧは、条件分岐に対応し
たものである請求項１に記載の高位合成方法。
【請求項３】前記部分ＣＤＦＧは、条件が成立する場
合としない場合の処理が同一のクロック周期で終了する
ものである請求項２に記載の高位合成方法。
【請求項４】前記部分ＣＤＦＧに含まれる特定の節点
を、条件分岐に対応するＣＤＦＧの外部に配置する請求
項２に記載の高位合成方法。
【請求項５】前記部分ＣＤＦＧを分割することによっ
て、その部分ＣＤＦＧに含まれる特定の節点を、該部分
ＣＤＦＧの外部に配置する請求項２記載の高位合成方
法。
【請求項６】前記アロケーション工程において前記部
分ＣＤＦＧに同一の演算器が複数割り当てられる場合
に、その１つの演算器の面積がセレクタの面積の定数倍
以上の場合に、その演算器に対応する節点を、条件分岐
に対応するＣＤＦＧの外部に配置する請求項４または請
求項５に記載の高位合成方法。
【請求項７】請求項１に記載の高位合成方法の手順が
プログラムされていることを特徴とする記録媒体。