JP3602697B2 - 論理回路設計支援システム - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、動作記述から論理回路を合成する論理回路設計方法に関し、特に動作記述から生成されたC/DFG (Control Data Flow Graph) を入力とし、C/DFG 中の各演算子を実行するコントロールステップを決定するスケジユーリング方法に関するものである。
【0002】
【従来の技術】
LSIの集積度の向上により、大規模な集積回路をより短期間に設計できる論理回路設計支援システムが求められている。現在では、RTL(Register Transfer Level)記述から論理回路のネツトリストを合成する論理合成システムが一般的であるが、次世代の論理回路設計支援システムとして、動作記述からRTL 記述を合成する高位合成( 動作合成などと呼ばれることもある) システムが注目されている。
【0003】
動作仕様からの論理設計では、まず動作仕様から演算列即ち制御とデータの流れを抽出し、C/DFG を生成し、次に、C/DFG の中の各演算の実行順序を決定するスケジューリングを行い、最後に、スケジューリング結果に基づいて演算に回路素子を割り付けて論理回路を合成するという手順を踏む (The High‐Leve1 Synthesis of Digital Systems :MICHAEL C. McFARLAND, ALICE C. PARKER, RAUL CAMPOSANO : Proceeding of the IEEE, Vo1.78,N0.2 ,1990) 。
【0004】
スケジューリングでは、同時に使用できる演算器の個数制約のもとで演算列の実行が早く行われるように演算と回路素子の利用期間の対応関係を決定する作業を行う。
【0005】
【発明が解決しようとする課題】
しかし、従来のスケジューリング方法では、使用できる演算器の個数制約だけでスケジューリングを行っており、回路素子の割り付けの段階において合成される回路の構造がより簡単になるようには考慮されていなかった。また、設計者から合成したい回路の基本的な回路構造の情報が与えられた際に、この情報に基づいて合成される回路の構造がより簡単になるようには考慮されていなかった。
【0006】
例えば、高位合成システム0SCAR (Built ‐in Chaining: Introducing Complex Components into Architectura1 Synthesis,Proc.of Asia and South Pacific Design Automation Conference 1997 , PP .599−605 )では、セルライブラリに存在する複合コンポーネントで実行可能な演算チェインに対して、演算チェインに含まれる演算をできるだけ同一のコントロールステップに割り付けるようにスケジューリングを行つている。
【0007】
しかし、このような方法では、セルライブラリにより決定される特定の演算チェインだけを優先の対象とするという問題点がある。さらに、タイミング制約、リソース制約などの他の制約との兼ね合いによって、必ずしも目的の演算チェインが同一のコントロールステップに割り付けられるとは限らないという問題点がある。
【0008】
本発明の目的は、品質のよい論理回路を得ることができる論理回路設計方法を提案する事である。
【0009】
本発明の他の目的は、スケジューリングにかかる処理時間を減少させることができる論理回路設計方法を提案する事である。
【0010】
本発明の他の目的は、動作の高速化の可能な論理回路設計方法を提案する事である。
【0011】
【課題を解決するための手段】
上記目的を達成するため本発明による論理回路設計支援システムは、前記論理回路の動作を記述した動作記述を入力し、複数の演算ノードとそれら複数の演算ノード間の接続関係を表現したコントロールデータフローグラフ(C/DFG)を生成する動作記述入力部と、演算チェインの長さ、使用できる演算器の種類および個数からなる制約条件を読み込む制約条件入力部と、前記制約条件入力部から入力された制約条件を満たす演算チェインを前記コントロールデータフローグラフから抽出する演算チェイン抽出部と、前記動作記述から合成される論理回路の概略を与える基本回路構造を読み込み、その基本回路構造からすべての組み合わせの演算器チェインを抽出する基本回路構造入力部と、前記抽出された演算チェインを種類別に分類しその出現頻度を計算し、前記演算チェインの出現頻度と前記基本回路構造の演算器チェインに基づいて各演算チェインの優先度を計算する優先度計算部と、前記コントロールデータフローグラフ内の演算ノードの内で前記優先度計算部で計算された優先度の高い演算チェインに含まれる複数の演算ノードをグループ化するグループ化部と、前記制約条件を満たしながら、前記グループ化部においてグループ化した前記コントロールデータフローグラフ内の演算ノードを同一のコントロールステップに割り付けるコントロールステップ割り付け部と、前記コントロールステップ割り付け部によってコントロールステップの割り付けられた前記コントロールデータフローグラフ内の演算ノードに回路素子を割り当てて論理回路を合成して出力するアロケーション部と、を備えたことを特徴とする。
【0014】
更に、好適な実施例では、前記演算の各々に優先度を設定し、前記優先度計算処理において、この演算毎に設定された優先度を付加することを特徴とする。
【0015】
即ち、本発明による論理回路設計方法では、セルライブラリの複合コンポーネントとは無関係に、C/DFG 内の演算チェインの出現頻度など考慮して優先すべき演算チェインを自動的に決定し、決定した演算チェインを単位としてC/DFG 内のノードをグループ化した後にスケジューリングが行われる。
【0016】
又、演算チェインを自動的に決定することで、C/DFG の特性に適合するスケジューリングが行えるようになり、結果として品質のよい論理回路を得ることができる。また、C/DFG のノードをグループ化しておくことによって、同じグループ内の演算は必ず同一のコントロールステップに割り付けることができるようになる。
【0017】
さらにグループ化によってスケジューリング対象となるC/DFG のノード数を削減できるので、スケジューリングにかかる処理時間を減少させることも可能となる。
【0018】
【発明の実施の形態】
本発明によるスケジューリング方法の一実施形態を図1および図2を参照して説明する。図1はこのスケジューリング方法の全体構成を示す図である。図2はこのスケジューリング方法の全体的な動作を示すフローチャートである。
【0019】
図1に示すように、本発明の一実施形態は、論理回路の動作を記述した動作記述を入力する動作記述入力部101と、演算チェインの長さや使用できる演算器の最大個数などの制約条件を入力する制約条件入力部102と、スケジューリング結果のC/DFG (コントロールデータフローグラフ)の各ノードに回路素子を割り付けて論理回路を合成するアロケーション部103と、C/DFG 、制約条件、基本回路構造、演算器チェイン、演算チェイン、演算チェインの優先度、などを保持する記憶部104と、動作記述から合成される論理回路の概略を与える基本回路構造を入力する基本回路構造入力部105と、C/DFG から演算チェインを抽出する演算チェイン抽出部106と、抽出された演算チェインの優先度を計算する優先度計算部107と、C/DFG を演算チェインを単位としてグループ化するグループ化部108と、グループ化されたC/DFG の各ノードにコントロールステップを割り付けるコントロールステップ割り付け部109より構成される。
【0020】
次に図2を参照して本発明の一実施形態の全体的な動作を説明する。まず、動作記述入力部101において、動作記述入力処理201により、論理回路の動作仕様を記述した動作記述209を読み込みC/DFG 210を生成し、記憶部104に保持する。次に、制約条件入力部102において、制約条件入力処理202により、演算チェインの長さ、使用できる演算器の種類および個数、などの制約条件211を読み込み、記憶部104に保持する。次に、基本回路構造入力部105において、基本回路構造入力処理203により、アロケーション処理208により合成される論理回路の一部を指定する基本回路構造212を読み込み、記憶部104に保持する。同時に、基本回路構造からすべての組み合わせの演算器チェイン213を抽出し、記憶部104に保持する。次に、演算チェイン抽出部106において、演算チェイン抽出処理204を行い、C/DFG 210から記憶部104に保持された制約条件を満たすすべての演算チェイン214を抽出し、記憶部104に保持する。次に、優先度計算部107において、優先度計算処理205を行い、演算チェイン214の種類ごとの優先度215を求め、記憶部104に保持する。優先度215の計算は、(1)演算チェイン214を種類別に分類した場合の出現頻度、(2)演算器チェイン213との適合度、(3)記憶部104に保持された制約条件のうち優先度計算に関する制約、に基づいて行われる。次に、グループ化部108において、グループ化処理206により、記憶部104に保持されたC/DFG を優先度215に基づいてグループ化し、記憶部104に保持する。次にコントロールステップ割り付け部109において、コントロールステップ割り付け処理207により、グループ化されたC/DFG 210の各ノードにコントロールステップを割り付けて、記憶部104に保持する。最後に、アロケーション部103において、アロケーション処理208により、コントロールステップの割り付けられたC/DFG の各ノードに回路素子を割り当てて論理回路を合成し、論理回路216を出力する。
【0021】
ここで、本発明の特徴とするところは、演算チェイン抽出部106において、制約条件入力部102から入力された演算チェインの長さに関する制約を満たす演算チェインC/DFG から抜き出す処理と、基本回路構造入力部105において、入力された基本回路構造から演算器チェインを抽出する処理と、優先度計算部107において、抽出された演算チェインを種類別に分類しその出現頻度を計算し、演算チェインの出現頻度と基本回路構造の演算器チェインを考慮して各演算チェインの優先度を計算する処理と、グループ化部108において、C/DFG の演算ノードをグループ化する処理と、コントロールステップ割り付け部109において、制約条件入力部102から入力された演算器の個数などの制約を満たしながら、グループ化部108において決定した演算チェインを同一のコントロールステップに割り付ける処理と、を備えたところにある。
【0022】
以下、図3から図12を用いて本発明の一実施形態の具体的な動作を説明する。
【0023】
まず、図3に示す動作記述を入力として動作記述入力処理201を行う。201は図4に示すC/DFG を生成し記憶部104に保持する。動作記述は回路の入力がin1 ,in2 ,in3 ,in4 ,in5 であること、回路の出力がout1,0ut2 であること、算術式で記述された演算が回路内で行われること、を表している。C/DFG は、in1,in2を入力として乗算401が行われること、乗算401は加算404よりも先に計算されることなどを表している。
【0024】
次に、制約条件211として、
(制約1)演算チェインの長さ=2
(制約2)加算器=2,乗算器=1
(制約3)加算の優先度=10、乗算の優先度=20
を入力として、制約条件入力処理処理202を行うと、これらの制約条件が内部形式に変換され、記憶部104に保持される。(制約1)は、演算チェイン抽出処理204において長さが2である演算チェインを抽出することを、(制約2)は、コントロールステップ割り付け処理207において加算器が2個、乗算器が1個が同一のコントロールステップで使用できることを、(制約3)は、優先度計算処理205において、加算の優先度が10であること、乗算の優先度が20であることを、それぞれ表している。
【0025】
次に、図5に示す基本回路構造を入力として基本回路構造入力処理203を行うと、これを内部形式に変換して記憶部104に保持する。基本回路構造は、入力501、入力502、乗算器503、加算器504、レジスタ506が図に示されたように接続されていることを表している。さらに、基本回路構造入力処理203は、基本回路構造に対して、(1)入力からレジスタに至る経路、(2)レジスタからレジスタに至る経路、(3)レジスタから出力に至る経路、のそれぞれを探索し、図6に示す演算器のチェインを見つけ出し記憶部104に保持する。演算器チェインは、入力501→乗算器503→加算器504→レジスタ505の経路、および、レジスタ505→乗算器503→加算器504→レジスタ505の経路において発見される。
【0026】
次に、C/DFG を入力として演算チェイン抽出処理204を行う。(制約1)演算チェインの長さ=2を満足するすべての演算チェインを探索し、図7に示す演算チェイン710を発見する。図7では、演算チェインを種類別に分類されており、701に示すように乗算→加算の演算チェインが3個、702に示すように加算→加算の演算チェインが4個、703に示すように加算→乗算の演算チェインが2個、それぞれ存在する。
【0027】
次に、演算器チェイン、演算チェイン710を入力として優先度計算処理205を行う。優先度の計算は演算チェインの種類ごとに行う。優先度の計算の一実施形態として以下に示した(式1)を用いる場合について説明する。
【0028】
Figure 0003602697
<演算の優先度の総和>は、あらかじめ各演算に与えられた優先度に基づいて、演算チェインに含まれるすべての演算の優先度の総和を求めたものである。(制約3)加算の優先度=10、乗算の優先度=20とすると、演算チェイン701、702、703の<演算の優先度の総和>はそれぞれ、20+10=30、10+10=20、10+20=30となる。
【0029】
Figure 0003602697
により求める。ここで<一致度>は<演算チェインの長さ>/<演算チェインを実行できる演算器チェインの長さ>、<K1>は任意の定数である。演算チェイン701の長さは2、701を実行できる演算器チェインの長さは2、<K1>を100とすると、演算チェイン701の<演算器チェインによる加算>は、(2/2)*100=100となる。演算チェイン702、703には、実行できる演算器チェインがないので、<演算器チェインによる加算>はともに0とする。
【0030】
Figure 0003602697
により求める。ここで、<K2>は任意の定数である。各種類ごとの演算チェインの出現回数は701が3、702が4、7 0 3が2、<すべての演算チェインの出現回数>は、3+4+2=9なので、<K2>を1とするときの、演算チェイン701、702、703の<出現頻度による加算>は、それぞれ3/9*1=0.33、4/9*1=0.45、2/9*1=0.22となる。
【0031】
以上より、演算チェイン701、702、703の優先度は、それぞれ、
701:30+100+0.33=130.3
702:20+0+0.45=20.45
703:30+0+0.22=30.22
となる。(式1)(式2)(式3)において、<K1>と<K2>の値の与え方により
(1)演算器の優先度を最優先(K1=K2=0)
(2)演算器チェインを最優先(K1=非常に大きな値、K2=0)
(3)出現頻度を最優先(K1=0,K2=非常に大きな値)
などの方針で優先度を計算することができる。
【0032】
次に、C/DFG 210と優先度215を入力としてグループ化処理206を行う。この処理では、優先度計算処理205により決定された優先演算チェインに含まれる複数のノードを1つの複合演算ノードヘとマージする。優先度計算処理205において、<K1>=100、<K2>=1とした場合に、最高の優先度となる演算チェイン701だけをグループ化の候補とする場合には、C/DFG を入力すると図8に示すC/DFG が得られる。図8では、乗算401と加算404が複合演算ノード801に、乗算406と加算408が複合演算ノード802に乗算407と加算409が複合演算ノード803に、それぞれマージされている。
【0033】
次に、グループ化されたC/DFG 210を入力としてコントロールステップ割り付け処理207を行う。この処理では、制約条件211のうち演算器の資源制約を満たすようにC/DFG の各演算ノードを実行するコントロールステップを決定する。C/DFG を入力として、(制約2)加算器=2,乗算器=1のもとで処理207を行うと、図9に示す結果が得られる。図9は、加算402、加算403が第1コントロールステップで実行されること、複合演算801(乗算401、加算404)が第2コントロールステップで実行されることなどを表している。
【0034】
最後に、基本回路構造212とコントロールステップが割り付けられたC/DFG 210を入力としてアロケーション処理208を行う。この処理では、C/DFG を動作させるために必要となる演算器や結線を基本回路構造に付加していき最終的な論理回路を合成する。基本回路構造とC/DFG を入力とすると、図10に示す論理回路が合成される。
【0035】
【発明の効果】
本発明の有効性を示すために、C/DFG を入力として、演算チェイン抽出処理204、優先度計算処理205、グループ化処理206を行わないでコントロールステップ割り当て処理207および、(制約2)のもとでアロケーション処理208を行つた結果を図11、図12に示す。グループ化処理206を行わない図11では、演算ノードが10個であるが、グループ化処理206を行った図9では7個となっている。演算ノードの個数を減らすことにより、コントロールステップ割り付けの計算量を減少させることができる。また、グループ化処理206を行わない図12では、乗算器が1個、加算器が2個、レジスタが3個、太線で表されたマルチプレクサが6個含まれており、これらを接続している結線が33本となっている。グループ化処理206を行った図10では、乗算器が1個、加算器が2個、レジスタが2個、マルチプレクサが6個含まれており、これらを接続している結線が29本となっている。両者を比較すると、レジスタが1個、結線が4本少なくなっている。以上の結果より、本発明が有用な効果を持っていることがわかる。
【図面の簡単な説明】
【図1】本発明の一実施形態によるスケジューリング方法の構成図。
【図2】本発明の一実施形態によるスケジューリング方法のフローチャート。
【図3】本発明の一実施形態によるスケジューリング方法の動作記述。
【図4】本発明の一実施形態によるスケジューリング方法のC/DFG 。
【図5】本発明の一実施形態によるスケジューリング方法の基本回路構造を示す図。
【図6】本発明の一実施形態によるスケジューリング方法の演算器チェインを示す図。
【図7】本発明の一実施形態によるスケジューリング方法の演算チェインを示す図。
【図8】本発明の一実施形態によるスケジューリング方法のグループ化されたC/DFG を示す図。
【図9】本発明の一実施形態によるスケジューリング方法のコントロールステップ割付されたC/DFG を示す図。
【図10】本発明の一実施形態によるスケジューリング方法で合成された論理回路を示す図。
【図11】従来技術によるスケジューリング方法を説明する図。
【図12】別の従来技術によるスケジューリング方法を説明する図。
【符号の説明】
101 動作記述入力部
102 制約条件入力部
103 アロケーション部
104 記憶部
105 基本回路構造入力部
106 演算チェイン抽出部
107 優先度計算部
108 グループ化部
109 コントロールステップ割り付け部
201 動作記述入力処理
202 制約条件入力処理
202 制約条件入力処理処理
203 基本回路構造入力処理
204 演算チェイン抽出処理
205 優先度計算処理
206 グループ化処理
207 コントロールステップ割り付け処理
208 アロケーション処理
209 動作記述
211 制約条件
212 基本回路構造
213 演算器チェイン
214 演算チェイン
215 優先度
216 論理回路
301 動作記述
503 乗算器
504 加算器
505、506 レジスタ
510 基本回路構造
701 演算チェイン
701、702、703、710 演算チェイン
801、802、803 複合演算ノード

Claims (2)

  1. 論理回路の動作記述から論理回路を合成する論理回路設計支援システムであって、
    前記論理回路の動作を記述した動作記述を入力し、複数の演算ノードとそれら複数の演算ノード間の接続関係を表現したコントロールデータフローグラフ(C/DFG)を生成する動作記述入力部と、
    演算チェインの長さ、使用できる演算器の種類および個数からなる制約条件を読み込む制約条件入力部と、
    前記制約条件入力部から入力された制約条件を満たす演算チェインを前記コントロールデータフローグラフから抽出する演算チェイン抽出部と、
    前記動作記述から合成される論理回路の概略を与える基本回路構造を読み込み、その基本回路構造からすべての組み合わせの演算器チェインを抽出する基本回路構造入力部と、
    前記抽出された演算チェインを種類別に分類しその出現頻度を計算し、前記演算チェインの出現頻度と前記基本回路構造の演算器チェインに基づいて各演算チェインの優先度を計算する優先度計算部と、
    前記コントロールデータフローグラフ内の演算ノードの内で前記優先度計算部で計算された優先度の高い演算チェインに含まれる複数の演算ノードをグループ化するグループ化部と、
    前記制約条件を満たしながら、前記グループ化部においてグループ化した前記コントロールデータフローグラフ内の演算ノードを同一のコントロールステップに割り付けるコントロールステップ割り付け部と、
    前記コントロールステップ割り付け部によってコントロールステップの割り付けられた前記コントロールデータフローグラフ内の演算ノードに回路素子を割り当てて論理回路を合成して出力するアロケーション部と、を備えたことを特徴とする論理回路設計支援システム。
  2. 前記優先度計算において、前記演算チェイン抽出によって抽出された前記演算チェインの夫々の出現頻度を解析し、その出現頻度が高い程、優先度が高くなるように優先度を計算することを特徴とした請求項1に記載の論理回路設計支援システム。
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