JPH1196203A

JPH1196203A - 論理回路設計方法

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Publication number: JPH1196203A
Application number: JP9253797A
Authority: JP
Inventors: Yoshinori Shigeta; 良則繁田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-18
Filing date: 1997-09-18
Publication date: 1999-04-09
Anticipated expiration: 2017-09-18
Also published as: JP3602697B2

Abstract

(57)【要約】【課題】アロケーションにより合成される論理回路の
構造の簡単化や動作の高速化の技術を提案する。【解決手段】論理回路設計方法において、１クロツク
サイクル内で複数の演算が実行できる場合に、特定の演
算チェイン（演算の繋がり）を優先的に同一のコントロ
ールステップに割り付けるスケジューリングを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動作記述から論理
回路を合成する論理回路設計方法に関し、特に動作記述
から生成されたC/DFG (Control Data Flow Graph) を入
力とし、C/DFG 中の各演算子を実行するコントロールス
テップを決定するスケジユーリング方法に関するもので
ある。

【０００２】

【従来の技術】ＬＳＩの集積度の向上により、大規模な
集積回路をより短期間に設計できる論理回路設計支援シ
ステムが求められている。現在では、RTL(Register Tra
nsferLevel)記述から論理回路のネツトリストを合成す
る論理合成システムが一般的であるが、次世代の論理回
路設計支援システムとして、動作記述からRTL 記述を合
成する高位合成( 動作合成などと呼ばれることもある)
システムが注目されている。

【０００３】動作仕様からの論理設計では、まず動作仕
様から演算列即ち制御とデータの流れを抽出し、C/DFG
を生成し、次に、C/DFG の中の各演算の実行順序を決定
するスケジューリングを行い、最後に、スケジューリン
グ結果に基づいて演算に回路素子を割り付けて論理回路
を合成するという手順を踏む (The High‐Leve1 Synthe
sis of Digital Systems ：MICHAEL C. McFARLAND, AL
ICE C. PARKER, RAULCAMPOSANO : Proceeding of the I
EEE， Vo1．78，N0．2 ，1990) 。

【０００４】スケジューリングでは、同時に使用できる
演算器の個数制約のもとで演算列の実行が早く行われる
ように演算と回路素子の利用期間の対応関係を決定する
作業を行う。

【０００５】

【発明が解決しようとする課題】しかし、従来のスケジ
ューリング方法では、使用できる演算器の個数制約だけ
でスケジューリングを行っており、回路素子の割り付け
の段階において合成される回路の構造がより簡単になる
ようには考慮されていなかった。また、設計者から合成
したい回路の基本的な回路構造の情報が与えられた際
に、この情報に基づいて合成される回路の構造がより簡
単になるようには考慮されていなかった。

【０００６】例えば、高位合成システム0SCAR （Built
‐in Chaining: Introducing Complex Components into
Architectura1 Synthesis，Proc．of Asia and South
Pacific Design Automation Conference 1997 ， PP ．
599-605 ）では、セルライブラリに存在する複合コンポ
ーネントで実行可能な演算チェインに対して、演算チェ
インに含まれる演算をできるだけ同一のコントロールス
テップに割り付けるようにスケジューリングを行つてい
る。

【０００７】しかし、このような方法では、セルライブ
ラリにより決定される特定の演算チェインだけを優先の
対象とするという問題点がある。さらに、タイミング制
約、リソース制約などの他の制約との兼ね合いによっ
て、必ずしも目的の演算チェインが同一のコントロール
ステップに割り付けられるとは限らないという問題点が
ある。

【０００８】本発明の目的は、品質のよい論理回路を得
ることができる論理回路設計方法を提案する事である。

【０００９】本発明の他の目的は、スケジューリングに
かかる処理時間を減少させることができる論理回路設計
方法を提案する事である。

【００１０】本発明の他の目的は、動作の高速化の可能
な論理回路設計方法を提案する事である。

【００１１】

【課題を解決するための手段】上記目的を達成するため
本発明による論理回路設計方法は、動作記述を読み込み
コントロールデータフローグラフを生成する処理と、合
成の制約条件を設定する処理と、前記コントロールデー
タフローグラフから複数の演算からなる演算チェインを
抽出する処理と、前記演算チェインの夫々の優先度を計
算する処理と、前記演算チェインの優先度に基づいて前
記コントロールデータフローグラフをグループ化する処
理と、グループ化された前記コントロールデータフロー
グラフにコントロールステップを割り付ける処理と、コ
ントロールステップの割り付けられた前記コントロール
データフローグラフから論理回路を合成する処理とを備
えたことを特徴とする。

【００１２】又、好適な実施例では、前記優先度計算処
理において、前記演算チェイン抽出処理によって前記コ
ントロールデータフローグラフから抽出された前記演算
器チェインの夫々の出現頻度を解析し、その出現頻度を
考慮して優先度を計算することを特徴とする。

【００１３】更に、好適な実施例では、基本回路構造を
読み込む処理と、相互に接続した演算器からなる演算器
チェインを抽出する処理と、前記優先度計算処理におい
て、前記演算器チェインを考慮して優先度を計算するこ
とを特徴とする。

【００１４】更に、好適な実施例では、前記演算の各々
に優先度を設定し、前記優先度計算処理において、この
演算毎に設定された優先度を付加することを特徴とす
る。

【００１５】即ち、本発明による論理回路設計方法で
は、セルライブラリの複合コンポーネントとは無関係
に、C/DFG 内の演算チェインの出現頻度など考慮して優
先すべき演算チェインを自動的に決定し、決定した演算
チェインを単位としてC/DFG 内のノードをグループ化し
た後にスケジューリングが行われる。

【００１６】又、演算チェインを自動的に決定すること
で、C/DFG の特性に適合するスケジューリングが行える
ようになり、結果として品質のよい論理回路を得ること
ができる。また、C/DFG のノードをグループ化しておく
ことによって、同じグループ内の演算は必ず同一のコン
トロールステップに割り付けることができるようにな
る。

【００１７】さらにグループ化によってスケジューリン
グ対象となるC/DFG のノード数を削減できるので、スケ
ジューリングにかかる処理時間を減少させることも可能
となる。

【００１８】

【発明の実施の形態】本発明によるスケジューリング方
法の一実施形態を図１および図２を参照して説明する。
図１はこのスケジューリング方法の全体構成を示す図で
ある。図２はこのスケジューリング方法の全体的な動作
を示すフローチャートである。

【００１９】図１に示すように、本発明の一実施形態
は、論理回路の動作を記述した動作記述を入力する動作
記述入力部１０１と、演算チェインの長さや使用できる
演算器の最大個数などの制約条件を入力する制約条件入
力部１０２と、スケジューリング結果のC/DFG の各ノー
ドに回路素子を割り付けて論理回路を合成するアロケー
ション部１０３と、C/DFG 、制約条件、基本回路構造、
演算器チェイン、演算チェイン、演算チェインの優先
度、などを保持する記憶部１０４と、動作記述から合成
される論理回路の概略を与える基本回路構造を入力する
基本回路構造入力部１０５と、C/DFG から演算チェイン
を抽出する演算チェイン抽出部１０６と、抽出された演
算チェインの優先度を計算する優先度計算部１０７と、
C/DFG を演算チェインを単位としてグループ化するグル
ープ化部１０８と、グループ化されたC/DFG の各ノード
にコントロールステップを割り付けるコントロールステ
ップ割り付け部１０９より構成される。

【００２０】次に図２を参照して本発明の一実施形態の
全体的な動作を説明する。まず、動作記述入力部１０１
において、動作記述入力処理２０１により、論理回路の
動作仕様を記述した動作記述２０９を読み込みC/DFG ２
１０を生成し、記憶部１０４に保持する。次に、制約条
件入力部１０２において、制約条件入力処理２０２によ
り、演算チェインの長さ、使用できる演算器の種類およ
び個数、などの制約条件２１１を読み込み、記憶部１０
４に保持する。次に、基本回路構造入力部１０５におい
て、基本回路構造入力処理２０３により、アロケーショ
ン処理２０８により合成される論理回路の一部を指定す
る基本回路構造２１２を読み込み、記憶部１０４に保持
する。同時に、基本回路構造からすべての組み合わせの
演算器チェイン２１３を抽出し、記憶部１０４に保持す
る。次に、演算チェイン抽出部１０６において、演算チ
ェイン抽出処理２０４を行い、C/DFG ２１０から記憶部
１０４に保持された制約条件を満たすすべての演算チェ
イン２１４を抽出し、記憶部１０４に保持する。次に、
優先度計算部１０７において、優先度計算処理２０５を
行い、演算チェイン２１４の種類ごとの優先度２１５を
求め、記憶部１０４に保持する。優先度２１５の計算
は、（１）演算チェイン２１４を種類別に分類した場合
の出現頻度、（２）演算器チェイン２１３との適合度、
（３）記憶部１０４に保持された制約条件のうち優先度
計算に関する制約、に基づいて行われる。次に、グルー
プ化部１０８において、グループ化処理２０６により、
記憶部１０４に保持されたC/DFG を優先度２１５に基づ
いてグループ化し、記憶部１０４に保持する。次にコン
トロールステップ割り付け部１０９において、コントロ
ールステップ割り付け処理２０７により、グループ化さ
れたC/DFG ２１０の各ノードにコントロールステップを
割り付けて、記憶部１０４に保持する。最後に、アロケ
ーション部１０３において、アロケーション処理２０８
により、コントロールステップの割り付けられたC/DFG
の各ノードに回路素子を割り当てて論理回路を合成し、
論理回路２１６を出力する。

【００２１】ここで、本発明の特徴とするところは、演
算チェイン抽出部１０６において、制約条件入力部１０
２から入力された演算チェインの長さに関する制約を満
たす演算チェインC/DFG から抜き出す処理と、基本回路
構造入力部１０５において、入力された基本回路構造か
ら演算器チェインを抽出する処理と、優先度計算部１０
７において、抽出された演算チェインを種類別に分類し
その出現頻度を計算し、演算チェインの出現頻度と基本
回路構造の演算器チェインを考慮して各演算チェインの
優先度を計算する処理と、グループ化部１０８におい
て、C/DFG の演算ノードをグループ化する処理と、コン
トロールステップ割り付け部１０９において、制約条件
入力部１０２から入力された演算器の個数などの制約を
満たしながら、グループ化部１０８において決定した演
算チェインを同一のコントロールステップに割り付ける
処理と、を備えたところにある。

【００２２】以下、図３から図１２を用いて本発明の一
実施形態の具体的な動作を説明する。

【００２３】まず、図３に示す動作記述を入力として動
作記述入力処理２０１を行う。２０１は図４に示すC/DF
G を生成し記憶部１０４に保持する。動作記述は回路の
入力がin1 ，in2 ，in3 ，in4 ，in5 であること、回路
の出力がout1，0ut2 であること、算術式で記述された
演算が回路内で行われること、を表している。C/DFG
は、in１，in２を入力として乗算４０１が行われるこ
と、乗算４０１は加算４０４よりも先に計算されること
などを表している。

【００２４】次に、制約条件２１１として、（制約１）演算チェインの長さ＝２（制約２）加算器＝２，乗算器＝１（制約３）加算の優先度＝１０、乗算の優先度＝２０を入力として、制約条件入力処理処理２０２を行うと、
これらの制約条件が内部形式に変換され、記憶部１０４
に保持される。（制約１）は、演算チェイン抽出処理２
０４において長さが２である演算チェインを抽出するこ
とを、（制約２）は、コントロールステップ割り付け処
理２０７において加算器が２個、乗算器が１個が同一の
コントロールステップで使用できることを、（制約３）
は、優先度計算処理２０５において、加算の優先度が１
０であること、乗算の優先度が２０であることを、それ
ぞれ表している。

【００２５】次に、図５に示す基本回路構造を入力とし
て基本回路構造入力処理２０３を行うと、これを内部形
式に変換して記憶部１０４に保持する。基本回路構造
は、入力５０１、入力５０２、乗算器５０３、加算器５
０４、レジスタ５０６が図に示されたように接続されて
いることを表している。さらに、基本回路構造入力処理
２０３は、基本回路構造に対して、（１）入力からレジ
スタに至る経路、（２）レジスタからレジスタに至る経
路、（３）レジスタから出力に至る経路、のそれぞれを
探索し、図６に示す演算器のチェインを見つけ出し記憶
部１０４に保持する。演算器チェインは、入力５０１→
乗算器５０３→加算器５０４→レジスタ５０５の経路、
および、レジスタ５０５→乗算器５０３→加算器５０４
→レジスタ５０５の経路において発見される。

【００２６】次に、C/DFG を入力として演算チェイン抽
出処理２０４を行う。（制約１）演算チェインの長さ＝
２を満足するすべての演算チェインを探索し、図７に示
す演算チェイン７１０を発見する。図７では、演算チェ
インを種類別に分類されており、７０１に示すように乗
算→加算の演算チェインが３個、７０２に示すように加
算→加算の演算チェインが４個、７０３に示すように加
算→乗算の演算チェインが２個、それぞれ存在する。

【００２７】次に、演算器チェイン、演算チェイン７１
０を入力として優先度計算処理２０５を行う。優先度の
計算は演算チェインの種類ごとに行う。優先度の計算の
一実施形態として以下に示した（式１）を用いる場合に
ついて説明する。

【００２８】優先度＝＜演算の優先度の総和＞＋＜演算器チェインによる加算＞＋＜出現頻度による加算＞．．．．．（式１）＜演算の優先度の総和＞は、あらかじめ各演算に与えら
れた優先度に基づいて、演算チェインに含まれるすべて
の演算の優先度の総和を求めたものである。（制約３）
加算の優先度＝１０、乗算の優先度＝２０とすると、演
算チェイン７０１、７０２、７０３の＜演算の優先度の
総和＞はそれぞれ、２０＋１０＝３０、１０＋１０＝２
０、１０＋２０＝３０となる。

【００２９】＜演算器チェインによる加算＞は、＜演算器チェインによる加算＞＝＜一致度＞＊＜Ｋ１＞．．．．．（式２）により求める。ここで＜一致度＞は＜演算チェインの長
さ＞／＜演算チェインを実行できる演算器チェインの長
さ＞、＜Ｋ１＞は任意の定数である。演算チェイン７０
１の長さは２、７０１を実行できる演算器チェインの長
さは２、＜Ｋ１＞を１００とすると、演算チェイン７０
１の＜演算器チェインによる加算＞は、（２／２）＊１
００＝１００となる。演算チェイン７０２、７０３に
は、実行できる演算器チェインがないので、＜演算器チ
ェインによる加算＞はともに０とする。

【００３０】＜出現頻度による加算＞は、＜出現頻度による加算＞＝＜各種類ごとの演算チェインの出現回数＞／＜すべての演算チェインの出現回数＞＊＜Ｋ２＞．．．．．（式３）により求める。ここで、＜Ｋ２＞は任意の定数である。
各種類ごとの演算チェインの出現回数は７０１が３、７
０２が４、７０３が２、＜すべての演算チェインの
出現回数＞は、３＋４＋２＝９なので、＜Ｋ２＞を１と
するときの、演算チェイン７０１、７０２、７０３の＜
出現頻度による加算＞は、それぞれ３／９＊１＝０．３
３、４／９＊１＝０．４５、２／９＊１＝０．２２とな
る。

【００３１】以上より、演算チェイン７０１、７０２、
７０３の優先度は、それぞれ、７０１：３０＋１００＋０．３３＝１３０．３７０２：２０＋０＋０．４５＝２０．４５７０３：３０＋０＋０．２２＝３０．２２となる。（式１）（式２）（式３）において、＜Ｋ１＞
と＜Ｋ２＞の値の与え方により（１）演算器の優先度を最優先（Ｋ１＝Ｋ２＝０）（２）演算器チェインを最優先（Ｋ１＝非常に大きな
値、Ｋ２＝０）（３）出現頻度を最優先（Ｋ１＝０，Ｋ２＝非常に大き
な値）などの方針で優先度を計算することができる。

【００３２】次に、C/DFG ２１０と優先度２１５を入力
としてグループ化処理２０６を行う。この処理では、優
先度計算処理２０５により決定された優先演算チェイン
に含まれる複数のノードを１つの複合演算ノードヘとマ
ージする。優先度計算処理２０５において、＜Ｋ１＞＝
１００、＜Ｋ２＞＝１とした場合に、最高の優先度とな
る演算チェイン７０１だけをグループ化の候補とする場
合には、C/DFG を入力すると図８に示すC/DFG が得られ
る。図８では、乗算４０１と加算４０４が複合演算ノー
ド８０１に、乗算４０６と加算４０８が複合演算ノード
８０２に乗算４０７と加算４０９が複合演算ノード８０
３に、それぞれマージされている。

【００３３】次に、グループ化されたC/DFG ２１０を入
力としてコントロールステップ割り付け処理２０７を行
う。この処理では、制約条件２１１のうち演算器の資源
制約を満たすようにC/DFG の各演算ノードを実行するコ
ントロールステップを決定する。C/DFG を入力として、
（制約２）加算器＝２，乗算器＝１のもとで処理２０７
を行うと、図９に示す結果が得られる。図９は、加算４
０２、加算４０３が第１コントロールステップで実行さ
れること、複合演算８０１（乗算４０１、加算４０４）
が第２コントロールステップで実行されることなどを表
している。

【００３４】最後に、基本回路構造２１２とコントロー
ルステップが割り付けられたC/DFG２１０を入力として
アロケーション処理２０８を行う。この処理では、C/DF
G を動作させるために必要となる演算器や結線を基本回
路構造に付加していき最終的な論理回路を合成する。基
本回路構造とC/DFG を入力とすると、図１０に示す論理
回路が合成される。

【００３５】

【発明の効果】本発明の有効性を示すために、C/DFG を
入力として、演算チェイン抽出処理２０４、優先度計算
処理２０５、グループ化処理２０６を行わないでコント
ロールステップ割り当て処理２０７および、（制約２）
のもとでアロケーション処理２０８を行つた結果を図１
１、図１２に示す。グループ化処理２０６を行わない図
１１では、演算ノードが１０個であるが、グループ化処
理２０６を行った図９では７個となっている。演算ノー
ドの個数を減らすことにより、コントロールステップ割
り付けの計算量を減少させることができる。また、グル
ープ化処理２０６を行わない図１２では、乗算器が１
個、加算器が２個、レジスタが３個、太線で表されたマ
ルチプレクサが６個含まれており、これらを接続してい
る結線が３３本となっている。グループ化処理２０６を
行った図１０では、乗算器が１個、加算器が２個、レジ
スタが２個、マルチプレクサが６個含まれており、これ
らを接続している結線が２９本となっている。両者を比
較すると、レジスタが１個、結線が４本少なくなってい
る。以上の結果より、本発明が有用な効果を持っている
ことがわかる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるスケジューリング方
法の構成図。

【図２】本発明の一実施形態によるスケジューリング方
法のフローチャート。

【図３】本発明の一実施形態によるスケジューリング方
法の動作記述。

【図４】本発明の一実施形態によるスケジューリング方
法のC/DFG 。

【図５】本発明の一実施形態によるスケジューリング方
法の基本回路構造を示す図。

【図６】本発明の一実施形態によるスケジューリング方
法の演算器チェインを示す図。

【図７】本発明の一実施形態によるスケジューリング方
法の演算チェインを示す図。

【図８】本発明の一実施形態によるスケジューリング方
法のグループ化されたC/DFG を示す図。

【図９】本発明の一実施形態によるスケジューリング方
法のコントロールステップ割付されたC/DFG を示す図。

【図１０】本発明の一実施形態によるスケジューリング
方法で合成された論理回路を示す図。

【図１１】従来技術によるスケジューリング方法を説明
する図。

【図１２】別の従来技術によるスケジューリング方法を
説明する図。

【符号の説明】

１０１動作記述入力部１０２制約条件入力部１０３アロケーション部１０４記憶部１０５基本回路構造入力部１０６演算チェイン抽出部１０７優先度計算部１０８グループ化部１０９コントロールステップ割り付け部２０１動作記述入力処理２０２制約条件入力処理２０２制約条件入力処理処理２０３基本回路構造入力処理２０４演算チェイン抽出処理２０５優先度計算処理２０６グループ化処理２０７コントロールステップ割り付け処理２０８アロケーション処理２０９動作記述２１１制約条件２１２基本回路構造２１３演算器チェイン２１４演算チェイン２１５優先度２１６論理回路３０１動作記述５０３乗算器５０４加算器５０５、５０６レジスタ５１０基本回路構造７０１演算チェイン７０１、７０２、７０３、７１０演算チェイン８０１、８０２、８０３複合演算ノード

Claims

【特許請求の範囲】

【請求項１】論理回路の動作仕様から論理回路を合成
する論理回路設計方法において、動作記述を読み込みコ
ントロールデータフローグラフを生成する処理と、合成
の制約条件を設定する処理と、前記コントロールデータ
フローグラフから複数の演算からなる演算チェインを抽
出する処理と、前記演算チェインの夫々の優先度を計算
する処理と、前記演算チェインの優先度に基づいて前記
コントロールデータフローグラフをグループ化する処理
と、グループ化された前記コントロールデータフローグ
ラフにコントロールステップを割り付ける処理と、コン
トロールステップの割り付けられた前記コントロールデ
ータフローグラフから論理回路を合成する処理とを備え
たことを特徴とする論理回路設計方法。
【請求項２】前記優先度計算処理において、前記演算
チェイン抽出処理によって前記コントロールデータフロ
ーグラフから抽出された前記演算器チェインの夫々の出
現頻度を解析し、その出現頻度を考慮して優先度を計算
することを特徴とした請求項１に記載の論理回路設計方
法。
【請求項３】基本回路構造を読み込む処理と、相互に
接続した演算器からなる演算器チェインを抽出する処理
と、前記優先度計算処理において、前記演算器チェイン
を考慮して優先度を計算することを特徴とした請求項１
に記載の論理回路設計方法。
【請求項４】前記演算の各々に優先度を設定し、前記
優先度計算処理において、この演算毎に設定された優先
度を付加することを特徴とした請求項１に記載の論理回
路設計方法。