JP2009217778A - 動作合成装置、動作合成方法、および、プログラム - Google Patents
動作合成装置、動作合成方法、および、プログラム Download PDFInfo
- Publication number
- JP2009217778A JP2009217778A JP2008063705A JP2008063705A JP2009217778A JP 2009217778 A JP2009217778 A JP 2009217778A JP 2008063705 A JP2008063705 A JP 2008063705A JP 2008063705 A JP2008063705 A JP 2008063705A JP 2009217778 A JP2009217778 A JP 2009217778A
- Authority
- JP
- Japan
- Prior art keywords
- information
- level description
- synthesis
- path
- synthesis constraint
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】動作合成部31は、動作レベル記述を解析して、制御とデータの流れを示したCDFGを作成して、中間レベル記述記憶領域24に記憶する。そして、データフローパス情報解析部32は、作成したCDFGと、ライブラリ記憶領域22に記憶されているライブラリ情報とに基づいて、処理のタイミング毎にパス情報を作成する。そして、合成制約生成部33は、作成したパス情報と、ライブラリ情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成して、合成制約記憶領域23に記憶されている合成制約情報を更新する。
【選択図】図1
Description
動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する動作合成装置であって、
前記合成制約情報を記憶する合成制約情報記憶手段と、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶手段と、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成手段と、
前期中間レベル記述作成手段で作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得手段と、
前期ライブラリ情報記憶手段に記憶されているライブラリ情報と、前期パス情報取得手段で取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成手段と、
前期合成制約情報記憶手段に記憶されている合成制約情報を、前記合成制約情報生成手段で生成した合成制約情報に更新する合成制約情報更新手段と、
を備えることを特徴とする。
動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する動作合成方法であって、
前記合成制約情報を記憶する合成制約情報記憶ステップと、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶ステップと、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成ステップと、
前期中間レベル記述作成ステップで作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得ステップと、
前期ライブラリ情報記憶ステップに記憶されているライブラリ情報と、前期パス情報取得ステップで取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成ステップと、
前期合成制約情報記憶ステップに記憶されている合成制約情報を、前記合成制約情報生成ステップで生成した合成制約情報に更新する合成制約情報更新ステップと、
を備えることを特徴とする。
動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する機能を有するコンピュータを、
前記合成制約情報を記憶する合成制約情報記憶手段と、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶手段と、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成手段と、
前期中間レベル記述作成手段で作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得手段と、
前期ライブラリ情報記憶手段に記憶されているライブラリ情報と、前期パス情報取得手段で取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成手段と、
前期合成制約情報記憶手段に記憶されている合成制約情報を、前記合成制約情報生成手段で生成した合成制約情報に更新する合成制約情報更新手段、
として機能させる。
なお、当該実施形態は本発明の原理の理解を容易にするためのものであり、本発明の範囲は、下記の実施形態に限られるものではなく、当業者が以下の実施形態の構成を適宜置換した他の実施形態も、本発明の範囲に含まれる。
また、このライブラリ情報には、属性情報として、チェイン効果に関する情報も与えられている。チェイン効果とは、回路構成要素を複数個接続して回路を構成すると、回路全体の遅延は、各回路構成要素の遅延の和よりも小さくなる性質のことである。例えば、図3に示すライブラリ情報のライブラリIDがL5の加算器に着目すると、チェイン効果により、L1の加算器からの出力を入力とした場合には、この加算器の遅延は50になることを示している。
パス情報抽出処理が開始されると、まず、データフローパス情報解析部32は、CDFGに含まれる未選択の状態(ステップ)を1つ選択する(ステップS21)。
状態(ステップ)が有ると判別した場合には(ステップS25;Yes)、データフローパス情報解析部32は、ステップS21〜S24までの処理を繰り返す。
図5に示すCDFGを、このパス情報抽出処理の対象とした場合を考える。なお、前提として、ライブラリ記憶領域22と合成制約記憶領域23には、図3と図4に示すようなライブラリ情報と合成制約情報とが記憶されているものとする。
そして、合成制約生成部33は、合成制約記憶領域23に記憶されている合成制約情報を、作成した合成制約情報に更新する(ステップS40)。
以上で、合成制約更新処理は終了する。
なお、前提として、図3に示すようなライブラリ情報がライブラリ記憶領域22に記憶されているものとする。また、ステップS10の処理により、中間レベル記述記憶領域24には、図5に示すようなCDFGが記憶されているものとする。さらに、ステップS20の処理により、パス情報記憶領域25には、図8に示すようなパス情報が記憶されているものとする。
また、合成制約記憶領域23には、図4に示すような、RTレベル記述に含める回路構成要素の数を指定する情報が、合成制約情報として記憶されているものとする。さらに、合成制約記憶領域23には、出力データt2、t3について、遅延が最小になるように、動作合成することを示す指示情報が合成制約情報として記憶されているものとする。さらに、合成制約記憶領域23には、出力データt4について、遅延が150以下の範囲で面積が最小になるように動作合成することを示す指示情報が、合成制約情報として記憶されているものとする。
合成制約生成部33は、図8に示すパス情報を参照して、データt2を出力とするパスP1、P2に含まれる処理種別(演算ノード)を特定する。この場合、演算ノードn1〜n3が特定される。
以上で、新しい合成制約情報の作成は完了し(即ち、RTレベル記述に含めるべき回路構成要素の種類と数とが特定され)、続いて、合成制約生成部33は、合成制約記憶領域23に記憶されている合成制約情報を、図9に示すような作成してきた合成制約情報に更新する。
具体的には、上記実施の形態では、動作合成装置のプログラムが、メモリ等に予め記憶されているものとして説明した。しかし、上述の処理動作を実行させるためのプログラムを、フレキシブルディスク、CD−ROM(Compact Disk Read-Only Memory)、DVD(Digital Versatile Disk)、MO(Magneto-Optical disk)等のコンピュータ読み取り可能な記録媒体に格納して配布し、そのプログラムをコンピュータにインストールすることにより、上述の処理を実行するプログラムプロファイリング装置を構成してもよい。
また、上述の機能を、OS(Operating System)が分担又はOSとアプリケーションの協働により実現する場合等には、OS以外の部分のみを媒体に格納して配布してもよく、また、コンピュータにダウンロード等してもよい。
20 記憶部
21 動作レベル記述記憶領域
22 ライブラリ記憶領域
23 合成制約記憶領域
24 中間レベル記述記憶領域
25 パス情報記憶領域
26 RTレベル記述記憶領域
30 処理部
31 動作合成部
32 データフローパス情報解析部
33 合成制約生成部
40 出力部
100 動作合成装置
Claims (7)
- 動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する動作合成装置であって、
前記合成制約情報を記憶する合成制約情報記憶手段と、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶手段と、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成手段と、
前期中間レベル記述作成手段で作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得手段と、
前期ライブラリ情報記憶手段に記憶されているライブラリ情報と、前期パス情報取得手段で取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成手段と、
前期合成制約情報記憶手段に記憶されている合成制約情報を、前記合成制約情報生成手段で生成した合成制約情報に更新する合成制約情報更新手段と、
を備えることを特徴とする、動作合成装置。 - 前記中間レベル記述には、処理の実行のタイミングを示した情報が含まれている、
ことを特徴とする、請求項1に記載の動作合成装置。 - 前記パス情報取得手段は、中間レベル記述を解析して、処理の実行のタイミング毎に、処理の経路の遅延を示した遅延情報を含んだパス情報を取得し、
前記合成制約情報生成手段は、前記処理の実行のタイミング毎に、経路の遅延が最小となる回路構成要素の種類と数とを示した情報を合成制約情報として生成する、
ことを特徴とする、請求項2に記載の動作合成装置。 - 前記ライブラリ情報記憶手段は、前記レジスタ転送レベル記述に記載可能な回路構成要素を複数接続した場合における、遅延の削減効果に関する情報をさらに記憶しており、
前記合成制約情報生成手段は、前記遅延の削減効果に関する情報に基づいて、遅延が最小となる回路構成要素の種類と数とを示した情報を合成制約情報として生成する、
ことを特徴とする、請求項1乃至3の何れか1項に記載の動作合成装置。 - 前記ライブラリ情報記憶手段は、前記レジスタ転送レベル記述に記載可能な回路構成要素の面積を示す情報をさらに記憶しており、
前記合成制約情報生成手段は、前記パス情報取得手段で取得したパス情報から特定される、処理の経路に含まれる演算に対してあらかじめ設定されている動作周波数を超えない範囲で面積が最小となる回路構成要素の種類と数とを示した情報を合成制約情報として生成する、
ことを特徴とする、請求項1乃至4の何れか1項に記載の動作合成装置。 - 動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する動作合成方法であって、
前記合成制約情報を記憶する合成制約情報記憶ステップと、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶ステップと、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成ステップと、
前期中間レベル記述作成ステップで作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得ステップと、
前期ライブラリ情報記憶ステップに記憶されているライブラリ情報と、前期パス情報取得ステップで取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成ステップと、
前期合成制約情報記憶ステップに記憶されている合成制約情報を、前記合成制約情報生成ステップで生成した合成制約情報に更新する合成制約情報更新ステップと、
を備えることを特徴とする、動作合成方法。 - 動作レベル記述から合成制約情報が示す制約を満たすようにレジスタ転送レベル記述を動作合成する機能を有するコンピュータを、
前記合成制約情報を記憶する合成制約情報記憶手段と、
前記レジスタ転送レベル記述に記載可能な回路構成要素を特定する情報を、ライブラリ情報として記憶するライブラリ情報記憶手段と、
前記動作レベル記述を解析して、該動作レベル記述が示す制御とデータの流れを示した中間レベル記述を作成する中間レベル記述作成手段と、
前期中間レベル記述作成手段で作成した中間レベル記述を解析して、処理の経路と、該経路に含まれる演算種別を特定する情報を含んだパス情報を取得する、パス情報取得手段と、
前期ライブラリ情報記憶手段に記憶されているライブラリ情報と、前期パス情報取得手段で取得したパス情報とに基づいて、回路性能が向上する回路構成要素の種類と数とを示した情報を合成制約情報として生成する、合成制約情報生成手段と、
前期合成制約情報記憶手段に記憶されている合成制約情報を、前記合成制約情報生成手段で生成した合成制約情報に更新する合成制約情報更新手段、
として機能させるプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008063705A JP5228546B2 (ja) | 2008-03-13 | 2008-03-13 | 動作合成装置、および、プログラム |
US12/402,668 US8117572B2 (en) | 2008-03-13 | 2009-03-12 | Data processing device, behavioral synthesis device, data processing method, and recording medium |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008063705A JP5228546B2 (ja) | 2008-03-13 | 2008-03-13 | 動作合成装置、および、プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009217778A true JP2009217778A (ja) | 2009-09-24 |
JP5228546B2 JP5228546B2 (ja) | 2013-07-03 |
Family
ID=41064382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008063705A Active JP5228546B2 (ja) | 2008-03-13 | 2008-03-13 | 動作合成装置、および、プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US8117572B2 (ja) |
JP (1) | JP5228546B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011007640A1 (ja) * | 2009-07-15 | 2011-01-20 | 日本電気株式会社 | 動作合成装置、動作合成方法、ならびに、記録媒体 |
JP2011039636A (ja) * | 2009-08-07 | 2011-02-24 | Nec Corp | 動作合成装置、動作合成方法、ならびに、プログラム |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8739088B1 (en) * | 2009-10-16 | 2014-05-27 | Xilinx, Inc. | Using constraints wtihin a high-level modeling system for circuit design |
CN111258838B (zh) * | 2020-01-17 | 2023-05-23 | 南京芯驰半导体科技有限公司 | 验证组件生成方法、装置、存储介质及验证平台 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334465A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 演算器・記憶装置・データ転送装置必要数計数装置 |
JPH1196203A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 論理回路設計方法 |
JP2001184377A (ja) * | 1999-12-24 | 2001-07-06 | Toshiba Corp | 演算ディレイ計算装置及び方法 |
JP2002222228A (ja) * | 2001-01-26 | 2002-08-09 | Toshiba Corp | 高位合成システム及び高位合成方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7302670B2 (en) * | 2000-12-21 | 2007-11-27 | Bryan Darrell Bowyer | Interactive interface resource allocation in a behavioral synthesis tool |
US7120879B2 (en) * | 2001-04-20 | 2006-10-10 | Peter Pius Gutberlet | Hierarchical presentation techniques for a design tool |
JP2006285865A (ja) * | 2005-04-04 | 2006-10-19 | Nec Electronics Corp | レジスタ転送レベル記述と動作記述間の対応関係特定方法、装置及びプログラム |
JP2007193529A (ja) * | 2006-01-18 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路の高位合成方法 |
JP5157534B2 (ja) * | 2008-03-06 | 2013-03-06 | 日本電気株式会社 | 動作合成装置、および、プログラム |
-
2008
- 2008-03-13 JP JP2008063705A patent/JP5228546B2/ja active Active
-
2009
- 2009-03-12 US US12/402,668 patent/US8117572B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05334465A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 演算器・記憶装置・データ転送装置必要数計数装置 |
JPH1196203A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 論理回路設計方法 |
JP2001184377A (ja) * | 1999-12-24 | 2001-07-06 | Toshiba Corp | 演算ディレイ計算装置及び方法 |
JP2002222228A (ja) * | 2001-01-26 | 2002-08-09 | Toshiba Corp | 高位合成システム及び高位合成方法 |
Non-Patent Citations (6)
Title |
---|
CSNG200500318004; 粟島 亨,戸井 崇雄,中村 典嗣,紙 弘和,加藤 吉之介,若林 一敏,宮澤 義幸,李 京: '動的再構成可能チップDRPのCコンパイラ' 情報処理学会研究報告 Vol.2004, No.5, 20040122, 第23-28頁, 一般社団法人情報処理学会 * |
CSNG200600872050; 貞方 毅,松永 祐介: 'マルチファンクション演算器を考慮した演算のチェイニング手法' 回路とシステム軽井沢ワークショップ論文集 Vol.19, 20060424, 第601-606頁, 電子情報通信学会 * |
CSNG200800193048; 貞方 毅,松永 祐介: '専用演算器と演算のチェイニングのトレードオフを考慮した動作合成手法' 回路とシステム軽井沢ワークショップ論文集 Vol.20, 20070423, 第655-660頁, 電子情報通信学会 * |
JPN6012021857; 貞方 毅,松永 祐介: 'マルチファンクション演算器を考慮した演算のチェイニング手法' 回路とシステム軽井沢ワークショップ論文集 Vol.19, 20060424, 第601-606頁, 電子情報通信学会 * |
JPN6012021860; 貞方 毅,松永 祐介: '専用演算器と演算のチェイニングのトレードオフを考慮した動作合成手法' 回路とシステム軽井沢ワークショップ論文集 Vol.20, 20070423, 第655-660頁, 電子情報通信学会 * |
JPN6012021863; 粟島 亨,戸井 崇雄,中村 典嗣,紙 弘和,加藤 吉之介,若林 一敏,宮澤 義幸,李 京: '動的再構成可能チップDRPのCコンパイラ' 情報処理学会研究報告 Vol.2004, No.5, 20040122, 第23-28頁, 一般社団法人情報処理学会 * |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011007640A1 (ja) * | 2009-07-15 | 2011-01-20 | 日本電気株式会社 | 動作合成装置、動作合成方法、ならびに、記録媒体 |
JP5110206B2 (ja) * | 2009-07-15 | 2012-12-26 | 日本電気株式会社 | 動作合成装置、動作合成方法、ならびに、プログラム |
JP2011039636A (ja) * | 2009-08-07 | 2011-02-24 | Nec Corp | 動作合成装置、動作合成方法、ならびに、プログラム |
Also Published As
Publication number | Publication date |
---|---|
US20090235220A1 (en) | 2009-09-17 |
US8117572B2 (en) | 2012-02-14 |
JP5228546B2 (ja) | 2013-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9075624B2 (en) | Compilation of system designs | |
JP2009520268A5 (ja) | ||
JP5228546B2 (ja) | 動作合成装置、および、プログラム | |
JP2013109438A (ja) | 動作合成方法、動作合成プログラム及び動作合成装置 | |
JP4396987B2 (ja) | 動作合成装置および動作合成方法、ディジタル回路の製造方法、動作合成制御プログラム、可読記録媒体 | |
JP5157534B2 (ja) | 動作合成装置、および、プログラム | |
JP5233355B2 (ja) | プロパティ生成システムおよびプロパティ検証システム | |
JP5229716B2 (ja) | 動作合成システム、動作合成方法および動作合成用プログラム | |
JP2008204111A (ja) | 半導体集積回路の設計支援装置、その設計支援方法、その製造方法、プログラム、及び記録媒体 | |
JP2007018313A (ja) | 回路設計プログラム、回路設計装置、回路設計方法 | |
JP2010026968A (ja) | 回路生成支援プログラム及び回路生成支援方法 | |
JP2002230062A (ja) | 設計支援装置及び設計支援方法並びにシステム設計支援装置 | |
JP7008780B2 (ja) | 状態遷移編集装置および状態遷移編集プログラム | |
JP6807721B2 (ja) | 状態遷移編集装置および状態遷移編集プログラム | |
JP5267376B2 (ja) | 動作合成装置、動作合成方法、ならびに、プログラム | |
JP2006011840A (ja) | 組み込みシステム | |
JP5233354B2 (ja) | プロパティ検証システム、プロパティ検証方法、及びプログラム | |
JP5071189B2 (ja) | プロセッサ合成装置、コンパイル装置、開発システム、プロセッサ合成方法およびプログラム | |
JP2006171913A (ja) | 情報処理装置、情報処理方法、ならびにプログラム、記憶媒体 | |
JP2008123315A (ja) | 情報処理装置およびその方法、並びにプログラム | |
JP2007323606A (ja) | 動作合成装置 | |
JP6435892B2 (ja) | 回路設計方法、回路設計ツール用セル・ライブラリのコンポーネント | |
JP5211776B2 (ja) | 動作合成装置、動作合成方法及びプログラム | |
JP2014095955A (ja) | 半導体集積回路の設計装置及び設計方法 | |
JP6066031B2 (ja) | 情報処理装置、情報処理方法及び情報処理プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120417 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120709 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160329 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5228546 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |