JPH1115865A - 論理回路の合成装置、論理回路の合成方法及び論理回路の合成プログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路を自動合成する場合において、動作
条件の異なる部分を動作条件毎に処理単位を区切って処
理することで、論理回路の合成時間の短縮と合成された
論理回路の内部結線の本数を減少させることを目的とす
る。 【解決手段】 本発明の論理回路の合成装置は、動作記
述を入力する入力手段１００と、動作記述をコントロー
ルデータフローグラフ（Ｃ／ＤＦＧ）に変換するＣ／Ｄ
ＦＧ変換手段２１０と、Ｃ／ＤＦＧを条件毎に分割して
データフローグラフ（ＤＦＧ）を作成する条件分割手段
２２０と、ＤＦＧを実行ステップに分割し、各演算ノー
ドに対して記憶素子を挿入するスケジューリング手段２
３０と、前記ＤＦＧを演算器の共有化と内部結線の共有
化とを考慮して演算器への割り付けを行うハードウェア
割り付け手段２４０とを含む処理手段２００と、合成さ
れた論理回路を出力する出力手段３００とから構成され
ていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路を自動合
成する際の合成時間の短縮と合成された回路の質を向上
させるための論理回路の合成装置、その合成方法及びそ
の合成するプログラムを記録したコンピュータ読み取り
可能な記録媒体に関する。

【０００２】

【従来の技術】従来から論理回路を自動合成する場合に
は、入力データである動作記述をコントロール／データ
フローグラフ（Ｃ／ＤＦＧ）とよばれる制御と動作のフ
ロー図に変換し、Ｃ／ＤＦＧに属する演算ノードや記憶
素子を制御するときの排他性を考慮することによって共
有化する演算器を決定した後に、実際のハードウェア素
子である演算器に割り付けるという処理を行って論理回
路を自動合成していた。

【０００３】まず、従来の論理回路の合成方法を図１７
に基づいて説明する。

【０００４】図１７に示す従来の論理回路の合成方法
は、入力された動作記述をＣ／ＤＦＧに変換するＣ／Ｄ
ＦＧ変換手段１７１と、Ｃ／ＤＦＧを実行ステップに分
割し、この実行ステップ毎に各演算ノードに対して記憶
素子（レジスタ、ラッチ等）を挿入するスケジューリン
グ手段１７２と、Ｃ／ＤＦＧの各演算ノードや記憶素子
を、演算器の共有化について考慮して各演算器へ割り付
けを行うハードウェア割り付け手段１７３とから構成さ
れている。

【０００５】次に、この論理回路の合成方法によって行
われる処理について説明する。

【０００６】まず、図１８に入力する動作記述の例を示
す。この動作記述では前半部分は条件がＴｒｕｅの場合
の情報であり、後半のｅｌｓｅ以下の部分は条件がＦａ
ｌｓｅの場合の情報である。また、この動作記述では本
発明の効果を示すため、条件のかからない演算ノードは
存在していない。

【０００７】この図１８に示した動作記述に対して、Ｃ
／ＤＦＧ変換手段１７１による処理を行うと、図１９に
示したＣ／ＤＦＧに変換することができる。このＣ／Ｄ
ＦＧでは各演算ノードがどのような条件下で動作してい
るのかを演算ノード間の結線で表しており、実線で表さ
れている部分は条件がＴｒｕｅの部分であり、点線で表
されている部分は条件がＦａｌｓｅの部分である。

【０００８】次に、図１９のＣ／ＤＦＧに対して、スケ
ジューリング手段１７２による処理を行う。このスケジ
ューリング手段１７２では、実行ステップ毎に区切り、
記憶素子（ここではレジスタ）を挿入する処理を行う。
スケジューリングを行うときの条件は、１実行ステップ
で実行できる演算ノードの個数は直列で１つとし、並列
にはいくつあっても良いものとして、実行ステップの切
れ目にはレジスタを挿入することとする。この条件のも
とでスケジューリング処理を施したときのＣ／ＤＦＧを
図２０に示す。

【０００９】次に、ハードウェア割り付け手段１７３に
よる処理を行う。ハードウェア割り付け手段では、演算
器の共有化と演算器への割り付けの２つの処理が行われ
る。

【００１０】まず、演算器の共有化について説明する。

【００１１】最終的に論理回路を合成するときには、Ｃ
／ＤＦＧ中の各ノード（演算ノード、レジスタノード）
６０１、６０２、・・・、６２０を実行するための演算
器が論理回路中に存在しなければならない。しかし、そ
の際に各ノードに対してそれぞれ演算器を論理回路中に
設けていたのでは演算器の数が多くなり過ぎてしまい、
論理回路の面積が増大するなどの問題が生じてしまう。
そこで、同時に実行されることのないノードは同一の演
算器で実行する、即ち演算器の共有化を行い、論理回路
中の演算器が増えないようにしている。同時に実行され
ることのないノードとは、異なる実行ステップにある同
種のノード、あるいは異なる条件下にある同種のノード
のことをいい、これらのノードの間で演算器の共有化を
行うことができる。

【００１２】ここで、図２０のＣ／ＤＦＧ中のノードの
共有化の決定について説明する。

【００１３】図２０の加算演算ノード６１１を例にする
と、異なる実行ステップにある同種の演算ノードとは、
実行ステップ２以外の実行ステップにある加算演算ノー
ド６０１，６０４，６１９，６２０であり、異なる条件
下にある同種の演算ノードとは、条件がＦａｌｓｅの加
算演算ノード６０４，６１３，６１４，６２０である。

【００１４】従って、加算演算ノード６１１は、加算演
算ノード６０１，６０４，６１３，６１４，６１９，６
２０と共有化が可能であることが分かる。逆に、加算演
算ノード６１１は、加算演算ノード６１２とは、同一の
実行ステップにあり、同一の動作条件にあるので、共有
化は不可能であることがわかる。このような関係を全て
の加算演算ノードに対して考え、図に表したものが図２
１である。図２１では、共有化が可能な演算ノードの間
を結線で結んでいる。この図２１を見ると、演算ノード
６１１と６１２、演算ノード６１３と６１４は共有化で
きないが、その他の演算ノードについては共有化できる
ことが分かる。そこで、どの演算ノードとどの演算ノー
ドを共有化するかについて、組合せを考えなければなら
ない。しかし、この組合せについての計算量は膨大な量
になるので、従来では最小個の完全グラフについて考え
て共有化する演算ノードを決定していた。図２１で例を
示すと、点線で示したような最小個の完全グラフで覆わ
れた集合が共有化すべき演算ノードの集合を表すことに
なる。

【００１５】従って、図２１では演算ノード６０１，６
０４，６１１，６１４，６１９，６２０の集合と加算演
算ノード６１２，６１３の集合とに分けることができ、
それぞれの集合毎に演算器を共有化することになる。

【００１６】同様に減算演算ノード、レジスタノードに
ついても同様の処理を行うことで、全てのノードに対す
る共有化を決定することができる。

【００１７】図２２には、共有化するノード毎に共通の
ハッチング処理を施したＣ／ＤＦＧを示した。この図２
２をもとに共有化するノードに対して演算器を割り当
て、その演算器の間の結線を作成すると、論理回路を合
成する処理が終了する。

【００１８】この処理の結果を示したものが図２３であ
り、図２３におけるハッチングは図２２のハッチングに
対応している。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の論理回路の合成方法では、共有化を行う際の計
算量が非常に大きくなるという問題点があった。以下こ
の問題点について説明する。

【００２０】図１９のＣ／ＤＦＧでは、動作条件はＴｒ
ｕｅとＦａｌｓｅの２種類であり、動作条件がＴｒｕｅ
の演算ノードは６個、動作条件がＦａｌｓｅの演算ノー
ドは５個であった。しかし、実際の論理回路では条件や
演算ノードの数は非常に大きくなる。そこで、条件がＭ
種類あり、各条件下で動作する演算ノードの数がそれぞ
れＮ個ある場合の計算量について考える。図２４（ａ）
はＭ種類の条件に各Ｎ個の演算ノードが存在する場合の
Ｃ／ＤＦＧを簡略化して表したもので内部結線などは省
略してあり、条件がＭ種類、各条件下の演算ノードがＮ
個あるということだけを示している。

【００２１】ここで、条件１の演算ノード１について考
えてみると、条件１の演算ノード１に対して条件２にあ
るＮ個の演算ノードそれぞれに対して共有化できるかど
うかを試行する。そして、今試行した条件１の演算ノー
ド１と条件２の各演算ノードとの組合せのそれぞれに対
して、さらに条件３の各演算ノードに対して共有化がで
きるかどうかを試行する。

【００２２】これをＭ種類の条件に対して行うと、Ｎ
^M-1個の組合せができ、条件１にはＮ個の演算ノードが
存在するので結局Ｎ^M個の組合せが存在することにな
る。即ち、Ｎ^M回の試行を行わなければならないことに
なる。

【００２３】さらに、共有化をする組み合わせが決定し
論理回路中にある演算器に演算ノードを割り付ける場合
について考える。図２４（ｂ）はＫ個の演算器が存在す
る論理回路を簡略化して表したもので、内部結線などは
省略してあり、演算器がＫ個あるということだけを示し
てある。ここでは、最悪の場合として全ての演算ノード
が異なるタイプの演算ノードだった場合について考える
と、演算ノードの総数ＮＭ個の全てに対して論理回路中
のＫ個の各演算器に割り付けが可能であるか否かを試行
しなければならないので、論理回路にマッピングを行う
ためには、演算ノードの数ＮＭ個に論理回路中の演算器
の個数Ｋ個を掛けたＮＭＫ回の試行をする必要がある。

【００２４】従って、従来の論理回路の合成法方では、
Ｍ種類の条件に各Ｎ個の演算ノードが存在するＣ／ＤＦ
ＧをＫ個の演算器のある論理回路に合成するためには、
最悪の場合Ｎ^M＋ＮＭＫ回の試行を行う必要があるとい
うことになる。

【００２５】このように、従来の論理回路の合成方法で
は共有化を行う際の計算量が、条件の種類が増えると共
に指数関数的に増加してしまうという問題点があった。
従って、最適解に近いものを求めることは困難であり、
使用される演算器の個数自体は最適解に近いものを求め
ることが可能であるが、合成された論理回路内の内部結
線の本数やマルチプレクサの個数を最小にするためには
膨大な計算量が必要になってしまうので、結果として内
部結線の本数やマルチプレクサの個数の多い論理回路し
か合成できないという問題点があった。

【００２６】また、従来の論理回路の合成方法のハード
ウェア割り付け手段で行われている共有化は、演算器の
共有化のみを考慮するものであって、論理回路内の内部
結線の共有化について考慮するものではなかったので、
内部結線の本数やマルチプレクサの個数の多い論理回路
しか合成できないという問題点もあった。

【００２７】本発明は上記事情に鑑みてなされたもので
あり、その目的は論理回路を自動合成する場合におい
て、動作条件の異なる部分を同時に処理せずに動作条件
毎に処理単位を区切り、その処理単位毎に合成すること
で、論理回路の合成時間の短縮と合成された論理回路の
内部結線の本数を減少させることのできる論理回路の合
成装置、論理回路の合成方法及び論理回路の合成プログ
ラムを記録したコンピュータ読み取り可能な記録媒体を
提供することにある。

【００２８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である論理回路の合成装置は、合成しよ
うとする論理回路に関するデータの記述された動作記述
を入力する入力手段と、この入力手段により入力された
前記動作記述をコントロール／データフローグラフに変
換するコントロール／データフローグラフ変換手段と、
このコントロール／データフローグラフ変換手段で作成
された前記コントロール／データフローグラフを動作条
件毎に分割してデータフローグラフを作成する条件分割
手段と、この条件分割手段により作成された前記データ
フローグラフを実行ステップに分割し、前記実行ステッ
プ毎に各演算ノードに対して記憶素子を挿入するスケジ
ューリング手段と、このスケジューリング手段により前
記実行ステップに分割された前記データフローグラフを
演算器の共有化と内部結線の共有化とを考慮して演算器
への割り付けを行うハードウェア割り付け手段とを含む
処理手段と、この処理手段によって合成された論理回路
を出力する出力手段とから構成されていることを特徴と
する。

【００２９】この第１の発明によれば、条件分割手段を
設けたことにより共有化を行う際の試行回数が大幅に減
少し、計算時間を短縮することができると共に、ハード
ウェア割り付け手段において、演算器の共有化と内部結
線の共有化との両方を考慮して演算ノードを演算器に割
り付けるので、演算器の数と内部結線の本数を最少に抑
えることができ、論理回路の面積の削減と遅延時間を短
縮する効果がある。

【００３０】第２の発明である論理回路の合成装置のハ
ードウェア割り付け手段では、スケジューリング手段に
より出力されたデータフローグラフの各ノードに対し
て、前記ノードの実行ステップが登録されていない演算
器の候補を探索し、前記演算器の候補が複数あるときに
はその候補の中から入力の接続あるいは出力の接続を共
有することのできる演算器を選択し、前記演算器の候補
が存在しない場合には演算器を追加して前記ノードを前
記演算器に割り付けることを特徴とする。

【００３１】この第２の発明によれば、第１の発明によ
る論理回路の合成装置のハードウェア割り付け手段にお
いて、演算器の共有化と内部結線の共有化とをより効果
的に実現することができる。

【００３２】第３の発明である論理回路の合成方法は、
入力された動作記述をコントロール／データフローグラ
フに変換するコントロール／データフローグラフ変換ス
テップと、このコントロール／データフローグラフ変換
ステップにより変換された前記コントロール／データフ
ローグラフを条件毎に分割してデータフローグラフを作
成する条件分割ステップと、この条件分割ステップによ
り作成された前記データフローグラフを実行ステップに
分割し、この実行ステップ毎に各演算ノードに対して記
憶素子を挿入するスケジューリングステップと、このス
ケジューリングステップにより前記実行ステップに分割
された前記データフローグラフを演算器の共有化と内部
結線の共有化とを考慮して演算器への割り付けを行うハ
ードウェア割り付けステップとを含み、前記スケジュー
リングステップと前記ハードウェア割り付けステップと
を全ての条件の前記データフローグラフに対して行って
論理回路を合成することを特徴とする。

【００３３】この第３の発明によれば、第１の発明によ
る論理回路の合成装置と同様の効果を発揮する論理回路
の合成方法を実現することができる。

【００３４】第４の発明である論理回路の合成方法のハ
ードウェア割り付けステップでは、入力が全て入力端子
に接続されているノードを１つ取り出すステップと、こ
のステップで取り出された前記ノードの実行ステップが
登録されていない演算器の候補を探索し、前記演算器の
候補が複数あるときにはその候補の中から入力の接続あ
るいは出力の接続を共有することのできる演算器を選択
し、前記演算器の候補が存在しない場合には演算器を追
加する探索ステップと、この探索ステップで選択され、
あるいは追加された演算器に前記ノードの実行ステップ
を登録するステップと、このステップで前記ノードの実
行ステップが登録された演算器の入力の接続を作成する
ステップと、このステップで入力の作成された演算器を
前記ノードを実行する演算器として登録するステップ
と、このステップにより実行する演算器が登録されてい
ないノードの中から入力が決定しているノードが存在す
るか探索し、存在する場合には前記入力が決定している
ノードを１つ取り出して前記探索ステップに戻り、存在
していない場合には論理回路の合成を終了するステップ
とを含んでいることを特徴とする。

【００３５】この第４の発明によれば、第３の発明によ
る論理回路の合成方法のハードウェア割り付けステップ
において、演算器の共有化と内部結線の共有化とをより
効果的に実現することができる。

【００３６】第５の発明である論理回路の合成プログラ
ムを記録したコンピュータ読み取り可能な記録媒体は、
入力された動作記述をコントロール／データフローグラ
フに変換するコントロール／データフローグラフ変換処
理と、このコントロール／データフローグラフ変換処理
により変換された前記コントロール／データフローグラ
フを条件毎に分割してデータフローグラフを作成する条
件分割処理と、この条件分割処理により作成された前記
データフローグラフを実行ステップに分割し、この実行
ステップ毎に各演算ノードに対して記憶素子を挿入する
スケジューリング処理と、このスケジューリング処理に
より前記実行ステップに分割された前記データフローグ
ラフを演算器の共有化と内部結線の共有化とを考慮して
演算器への割り付けを行うハードウェア割り付け処理と
を含み、前記スケジューリング処理と前記ハードウェア
割り付け処理とを全ての前記データフローグラフに対し
て行って論理回路を合成することを特徴とする。

【００３７】この第５の発明によれば、第１の発明によ
る論理回路の合成装置と同様の効果を発揮する論理回路
の設計プログラムを記録したコンピュータ読み取り可能
な記録媒体を実現することができる。

【００３８】第６の発明である論理回路の設計プログラ
ムを記録したコンピュータ読み取り可能な記録媒体のハ
ードウェア割り付け処理では、入力が全て入力端子に接
続されているノードを１つ取り出す処理と、この処理で
取り出された前記ノードの実行ステップが登録されてい
ない演算器の候補を探索し、前記演算器の候補が複数あ
るときにはその候補の中から入力の接続あるいは出力の
接続を共有することのできる演算器を選択し、前記演算
器の候補が存在しない場合には演算器を追加する探索処
理と、この探索処理で選択され、あるいは追加された演
算器に前記ノードの実行ステップを登録する処理と、こ
の処理で前記ノードの実行ステップが登録された演算器
の入力の接続を作成する処理と、この処理で入力の作成
された演算器を前記ノードを実行する演算器として登録
する登録処理と、この登録処理により実行する演算器が
登録されていないノードの中から入力が決定しているノ
ードが存在するか探索し、存在する場合には前記入力が
決定しているノードを１つ取り出して前記探索処理に戻
り、存在していない場合には論理回路の合成を終了する
処理とを含んでいることを特徴とする。

【００３９】この第６の発明によれば、第５の発明によ
る論理回路の設計プログラムを記録したコンピュータ読
み取り可能な記録媒体のハードウェア割り付け処理にお
いて、演算器の共有化と内部結線の共有化とをより効果
的に実現することができる。

【００４０】

【発明の実施の形態】以下、本発明に係る論理回路の合
成装置、その合成方法及び論理回路の合成プログラムを
記録したコンピュータ読み取り可能な記録媒体の実施形
態を図面に基づいて説明する。

【００４１】図１は本実施形態の論理回路の合成装置の
構成を示すブロック図である。

【００４２】図１に示すように、本実施形態の論理回路
の合成装置は、合成しようとする論理回路の入力データ
となる動作記述や各命令を入力する入力手段１００と、
入力された動作記述をＣ／ＤＦＧに変換するＣ／ＤＦＧ
変換手段２１０と、Ｃ／ＤＦＧを動作条件毎に分割し
て、データフローグラフ（ＤＦＧ）を作成する条件分割
手段２２０と、ＤＦＧを実行ステップ毎に分割し、この
実行ステップ毎に各演算ノードに対して記憶素子を挿入
するスケジューリング手段２３０と、演算器の共有化と
内部結線の共有化とを行いながら、ノードを演算器に割
り付けて論理回路を合成するハードウェア割り付け手段
２４０と、合成された論理回路を出力する出力手段３０
０とから構成されている。

【００４３】なお、入力手段１００は、キーボード、マ
ウス、ライトペン、又はフレキシブルディスク装置等が
含まれ、処理手段２００は、各種の処理を行うためのＣ
ＰＵと、この処理の命令を記憶する記憶手段とを含む通
常のコンピュータシステムが含まれ、また、出力手段３
００は、ディスプレイ装置やプリンタ装置等が含まれ
る。上記処理手段２００に含まれるＣ／ＤＦＧ変換手段
２１０、条件分割手段２２０、スケジューリング手段２
３０、ハードウェア割り付け手段２４０の各処理の命令
やタイミング制約は記憶手段に保持されており、必要に
応じてＣＰＵにロードされ、実行がなされる。通常の場
合、実行の制御は、操作者が入力手段１００に対して命
令（コマンド）の入力を行うことにより行われる。

【００４４】次に、本実施形態の論理回路の合成装置の
動作について説明することで、併せて本実施形態の論理
回路の合成方法についても説明する。

【００４５】図２は本実施形態の論理回路の合成装置で
行われる処理を示したフローチャートである。

【００４６】まず、入力手段１００から動作記述が入力
されると、Ｃ／ＤＦＧ変換手段２１０によって動作記述
がＣ／ＤＦＧに変換され（Ｓ２１）、このＣ／ＤＦＧを
条件分割手段２２０によってＤＦＧに分割する（Ｓ２
２）。そして、分割された各ＤＦＧに対してスケジュー
リング手段２３０によって実行ステップ毎に分割し、こ
の実行ステップ毎に各演算ノードに対して記憶素子を挿
入した後（Ｓ２３）、ハードウェア割り付け手段２４０
により演算器の共有化と内部結線の共有化とを行いなが
ら、ノードを演算器に割り付ける（Ｓ２４）。このスケ
ジューリング手段２３０とハードウェア割り付け手段２
４０による処理が全ての条件のＤＦＧに対して行われて
いるかを判断し（Ｓ２５）、行われていない場合にはス
テップＳ２３に戻り、行われている場合には論理回路の
合成は終了し、合成された論理回路が出力手段３００に
より出力される。

【００４７】以下、Ｃ／ＤＦＧ変換手段２１０、条件分
割手段２２０、スケジューリング手段２３０、ハードウ
ェア割り付け手段２４０のそれぞれの手段において行わ
れる処理を図面を参照して詳細に説明する。ここでは、
従来技術との比較のため「従来の技術」で説明した図１
８の動作記述を本実施形態に係る論理回路の合成装置に
入力した場合について説明する。

【００４８】まず、Ｃ／ＤＦＧ変換手段２１０は従来と
同様なので図１８の動作記述を入力すると、図１９のＣ
／ＤＦＧが従来技術と同様に出力される。

【００４９】次に条件分割手段２２０での処理を行う。
条件分割手段２２０ではＣ／ＤＦＧを各条件毎に分割し
てＤＦＧを作成する。図１９のＣ／ＤＦＧでは条件がＴ
ｒｕｅとＦａｌｓｅの２つしかないので条件毎に分割す
ると、図３と図４の２つのＤＦＧに分割される。図３は
条件がＴｒｕｅのＤＦＧであり、図４は条件がＦａｌｓ
ｅのＤＦＧである。動作記述の中のｉｆ文の数が増えた
ような場合には条件の数が増え、従って分割されるＤＦ
Ｇの数も増えることになる。

【００５０】この図３のＤＦＧに対してスケジューリン
グ手段２３０での処理を行う。スケジューリング手段で
は従来と同様に実行ステップ毎に分割し、この実行ステ
ップ毎に各演算ノードに対して記憶素子を挿入する処理
が行われるので、図３のＤＦＧにスケジューリング手段
での処理を行うと図５の処理結果が得られる。同様の処
理を図４のＤＦＧに対して行うと、図６の処理結果が得
られる。

【００５１】次にハードウェア割り付け手段２４０での
処理を図７を参照して説明する。

【００５２】図７は、ハードウェア割り付け手段２４０
で行われる処理を示したフローチャートである。ここで
は、図５に示した条件がＴｒｕｅのＤＦＧをハードウェ
アに割り付ける場合を例にして説明する。

【００５３】まず、図５に示すＤＦＧのノードの中か
ら、入力が全て入力端子（ａ，ｂ，ｃ，ｄ）に接続され
ているノードを１つ取り出す（Ｓ７１）。図５のＤＦＧ
の中では入力が全て入力端子に接続されているノード
は、演算ノード５０１、５０２、５０３があるが、ここ
では演算ノード５０１を取り出す。

【００５４】そして、演算器の共有化と内部結線の共有
化とを考慮して演算ノード５０１を実行できる演算器が
論理回路中に存在するか否かについて探索し（Ｓ７
２）、存在する場合にはその演算器に実行ステップを登
録し（Ｓ７３）、存在しない場合には演算器を追加して
（Ｓ７４）その演算器に実行ステップを登録する（Ｓ７
３）。ここでは、最初の段階なので論理回路中に作成さ
れている加算器はまだ存在しない状態なので、演算器の
共有化や内部結線の共有化を考慮する必要はなく、図８
に示すように、加算器Ｌ１を論理回路に付加し、実行ス
テップとして１を加算器Ｌ１に登録する。実行ステップ
１を加算器Ｌ１に登録すると、加算器Ｌ１では実行ステ
ップ１に存在するその他の加算演算ノードを割り付ける
ことはできなくなる。

【００５５】更に演算器Ｌ１の入力を入力端子ａ，ｂと
接続し（Ｓ７５）、演算ノード５０１が実行される演算
器がＬ１であることを登録する（Ｓ７６）。

【００５６】次に、実行する演算器が登録されていない
ノードの中から、全ての入力が決定しているノードを１
つ取り出す（Ｓ７７）。入力が決定しているノードと
は、ノードの全ての入力が、入力端子かあるいは実行さ
れる演算器の登録されているノードに接続されているノ
ードのことをいう。

【００５７】そして、入力が決定しているノードが存在
しない場合にはハードウェア割り付け手段２４０の処理
を終了し、存在する場合には入力が決定しているノード
を１つ取りだしてステップＳ７２に戻り（Ｓ７８）、ス
テップＳ７２からステップＳ７８までの処理を繰り返し
行う。ここでは、レジスタノード５０４の入力は演算器
の登録されている演算ノード５０１に接続されているの
で決定していることになる。そこで、レジスタノード５
０４を取り出してステップＳ７２からステップＳ７６の
処理を行うと、図８の状態で論理回路中にはレジスタが
作成されていないのでレジスタＬ２を論理回路に付加
し、実行ステップとして１を登録する。更に入力を演算
ノード５０１を実行する加算器Ｌ１と接続すると、図９
に示す状態となる。

【００５８】次に、演算ノード５０７の入力はレジスタ
ノード５０４、５０５に接続されているが、レジスタノ
ード５０５は実行される演算器が登録されていないの
で、演算ノード５０７の入力は決定していない。従っ
て、演算ノード５０７を取り出すことはできない。そこ
で、入力の決定している演算ノード５０２を取り出す。

【００５９】演算ノード５０２の処理では、論理回路中
に作成されている減算器がないので減算器Ｌ３を論理回
路に付加し、使用ステップとして１を登録して入力を入
力端子ｂ，ｃと接続する。また、レジスタノード５０５
に対しても同様の処理を行うことにより図１０の状態に
なる。

【００６０】ここで、演算ノード５０７は入力が決定し
たので取り出すことができる（Ｓ７８）。演算ノード５
０７を取り出すと、ステップＳ７２において演算器の共
有化と内部結線の共有化を考慮して演算ノード５０７を
実行できる演算器を探索するのであるが、論理回路中に
は加算器Ｌ１が存在し、しかも実行ステップ２が登録さ
れていないので、加算器Ｌ１で演算ノード５０７を実行
することができる。即ち、演算器の共有化を行うことが
できることになる。

【００６１】そこで、加算器Ｌ１に実行ステップとして
２を登録して入力をレジスタノード５０４，５０５を実
行するレジスタＬ２、Ｌ４とそれぞれ接続すると図１１
の状態になる。

【００６２】次に、レジスタノード５０９を取り出す。
しかし、論理回路中に作成されているレジスタの中で、
実行ステップ２が登録されていないレジスタはレジスタ
Ｌ２、Ｌ４の２つがある。そこで、内部結線を増やすこ
とがないように内部結線の共有化を考慮して、レジスタ
ノード５０９の入力となる演算ノード５０７を実行する
演算器Ｌ１と接続されているレジスタＬ２を選択する。
このレジスタＬ２に実行ステップとして２を登録し、入
力は演算ノード５０７を実行する演算器Ｌ１とすでに接
続されているので、新たに接続する必要はない。この状
態を図１２に示す。

【００６３】このように、レジスタノード５０９に対す
る処理では、レジスタＬ２を共有化できたことと共に、
加算器Ｌ１とレジスタＬ２との間の内部結線を共有化す
ることができ、その結果内部結線の本数を減らすことが
できる。

【００６４】次に、演算ノード５１１は未だ入力が決定
していないので、既に入力の決定している演算ノード５
０３を取り出す。論理回路中に作成されている減算器Ｌ
３は存在しているが、実行ステップ１が登録されている
ので選択することができず、減算器Ｌ５を論理回路中に
追加し、実行ステップとして１を登録する。更に入力を
入力端子ｃ，ｄと接続する。

【００６５】以下、レジスタノード５０６に対してレジ
スタＬ６、演算ノード５０８に対して加算器Ｌ７を論理
回路中に追加して同様の処理を行った後の状態を示した
ものが図１３である。

【００６６】次に、レジスタノード５１０を取り出す。
ここでも、論理回路中に作成されているレジスタの中
で、実行ステップ２が登録されていないレジスタはＬ
４、Ｌ６の２つがある。その中で、レジスタノード５１
０の入力となる演算ノード５０８を実行している加算器
Ｌ７と入力が接続されているレジスタがないので、ここ
では各レジスタＬ４、Ｌ６の出力をたどり、レジスタノ
ード５１０の出力となる演算ノード５１１と同タイプの
演算器、即ち加算器に接続しているレジスタＬ４を選択
する。選ばれたレジスタＬ４に実行ステップとして２を
登録し、更に入力を演算ノード５０８を実行する加算器
Ｌ７と接続する。この状態を図１４に示す。

【００６７】ここで、演算ノード５１１の入力が決定し
たので演算ノード５１１を取り出す。ところが、論理回
路中に作成されている加算器の中で、実行ステップ３が
登録されていない加算器が複数ある。そこで、入力とな
るレジスタノード５０９，５１０を実行するレジスタＬ
２，Ｌ４と接続のある加算器Ｌ１を選択する。そして、
実行ステップとして３を登録する。入力はレジスタノー
ド５０９，５１０を実行するレジスタＬ２，Ｌ４とすで
に接続されているので、接続する必要はない。

【００６８】ここでも、レジスタノード５１０を処理す
る際に内部結線の共有化を考慮してレジスタＬ４を選択
してあったので、内部結線の共有化を行うことができ、
論理回路中の内部結線の本数を効果的に減らすことがで
きた。

【００６９】最後に、出力を出力端子ｚと接続して図５
に示したＤＦＧに対する処理が終了し、図１５に示す状
態となる。

【００７０】上述した処理と同様の処理を図６に示した
条件がＦａｌｓｅのＤＦＧに対しても行うと、図１６に
示す処理結果が得られる。図１６が本実施形態により出
力される論理回路の合成結果である。

【００７１】なお、上述した論理回路の合成方法を実現
するためのプログラムは記録媒体に保存することがで
き、この記録媒体をコンピュータシステムによって読み
込ませることにより、前記プログラムを実行してコンピ
ュータを制御しながら上述した論理回路の合成方法を実
現することができる。ここで、前記記録媒体とは、メモ
リ装置、磁気ディスク装置、光ディスク装置等、プログ
ラムを記録することができるような装置が含まれる。

【００７２】

【発明の効果】従来技術により合成された論理回路を示
す図２３と本実施形態により合成された論理回路を示す
図１６とを比較して本発明の効果を説明する。

【００７３】従来の方法で合成した論理回路を示す図２
３と本発明の方法で合成した論理回路を示す図１６とを
比較してみると、演算器の個数は両方とも４個、レジス
タの個数も両方とも３個と同数であるが、マルチプレク
サについて比較すると、従来の図２３では３入力のマル
チプレクサが２個、２入力のマルチプレクサが１個必要
になっている。これに対し、本発明の図１６では２入力
のマルチプレクサが４個必要になっている。３入力のマ
ルチプレクサが２入力のマルチプレクサ２個と等しいこ
とを考えると、マルチプレクサの個数に関しては本発明
の方が少なくなっており、従って論理回路の面積の削減
が期待できると共に、論理回路の遅延時間の短縮につい
ても期待できる。

【００７４】また、内部結線の本数についても図１６に
示す本発明の処理結果である論理回路の方が少なくなっ
ていることが分かり、同様に論理回路の面積の削減と遅
延時間の短縮という効果が期待できる。

【００７５】また、従来では「発明が解決しようとする
課題」でも説明したように、条件がＭ種類、各条件下で
動作する演算ノードの数がそれぞれＮ個あるＣ／ＤＦＧ
をＫ個の演算器に割り付けようとする場合には、共有化
に際してＮ^M＋ＮＭＫ回の試行が必要だったのに対し
て、本発明では条件毎に分割された各ＤＦＧに対して試
行するので、試行回数は各ＤＦＧ中にあるＮ個の演算ノ
ードをＫ個ある演算器のどれに割り付けるかについて考
えて、まずＫＮ回の試行をする。そして、ＤＦＧが条件
の数Ｍ個存在するのであるから、全体としての試行回数
は一つのＤＦＧあたりの試行回数ＫＮとＤＦＧの個数Ｍ
を掛けたＫＭＮ回ということになる。従って、本発明で
は、共有化に際してＫＮＭ回の試行が必要ということに
なる。

【００７６】ここで、従来のＮ^M＋ＮＭＫ回と本発明の
ＫＮＭ回とを比較すると、従来ではＮ，Ｍの大きさが増
大するに従って指数関数的に増加するＮ^Mの項を含むの
で、従来の場合の試行回数が圧倒的に大きな数となる。
従って、本発明の方法を用いることで論理回路を合成す
る際に試行する回数が大幅に減少し、計算時間を大幅に
短縮できることが分かる。

【００７７】以上説明したように、本発明の論理回路の
合成装置及びその合成方法は、条件分割手段を設けたこ
とにより共有化を行う際の試行回数が大幅に減少し、計
算時間を短縮することができる。

【００７８】また、ハードウェア割り付け手段におい
て、演算器の共有化と内部結線の共有化との両方を考慮
して演算ノードを演算器に割り付けるので、演算器の数
と内部結線の本数を最少に抑えられ、論理回路の面積の
削減と遅延時間の短縮の効果が期待できる。

【図面の簡単な説明】

【図１】本発明による論理回路の合成装置の一実施の形
態の構成を示すブロック図である。

【図２】本発明による論理回路の設計装置及びその設計
方法での処理を表すフローチャートである。

【図３】本発明の条件分割手段により分割された条件が
ＴｒｕｅのＤＦＧを示す図である。

【図４】本発明の条件分割手段により分割された条件が
ＦａｌｓｅのＤＦＧを示す図である。

【図５】本発明のスケジューリング手段により処理され
た条件がＴｒｕｅのＤＦＧを示す図である。

【図６】本発明のスケジューリング手段により処理され
た条件がＦａｌｓｅのＤＦＧを示す図である。

【図７】本発明による論理回路の合成装置及びその合成
方法のハードウェア割り付け手段での処理を表すフロー
チャートである。

【図８】本発明のハードウェア割り付け手段において演
算器を割り付ける処理の一例を示す図であり、演算ノー
ド５０１を割り付けた場合の図である。

【図９】図８の論理回路にレジスタノード５０４を割り
付けた場合の図である。

【図１０】図９の論理回路に演算ノード５０２、レジス
タノード５０５を割り付けた場合の図である。

【図１１】図１０の論理回路に演算ノード５０７を割り
付けた場合の図である。

【図１２】図１１の論理回路にレジスタノード５０９を
割り付けた場合の図である。

【図１３】図１２の論理回路に演算ノード５０３、５０
８、レジスタノード５０６を割り付けた場合の図であ
る。

【図１４】図１３の論理回路にレジスタノード５１０を
割り付けた場合の図である。

【図１５】図１４の論理回路に演算ノード５１１を割り
付けた場合の図である。

【図１６】本実施形態による論理回路の合成装置による
処理結果を示す図である。

【図１７】従来の論理回路の合成方法の処理を示すフロ
ーチャートである。

【図１８】論理回路の合成装置及びその合成方法におい
て処理する動作記述の一例を示す図である。

【図１９】図１８の動作記述をＣ／ＤＦＧ変換手段で変
換したＣ／ＤＦＧを示す図である。

【図２０】図１９のＣ／ＤＦＧをスケジューリング手段
で処理した結果を示す図である。

【図２１】従来のハードウェア割り付け手段で行われる
共有化を示す図である。

【図２２】図２０のＣ／ＤＦＧにハードウェア割り付け
手段によりハッチング処理をした後のＣ／ＤＦＧを示す
図である。

【図２３】従来の論理回路の合成方法による処理結果を
示す図である。

【図２４】従来の論理回路の合成方法により行われる共
有化の計算量を説明するための図であって、（ａ）はＣ
／ＤＦＧを簡略化して表した図であり、（ｂ）は論理回
路を簡略化して表した図である。

【符号の説明】

１００ 入力手段 ２００ 処理手段 ２１０、１７１ Ｃ／ＤＦＧ変換手段 ２２０ 条件分割手段 ２３０、１７２ スケジューリング手段 ２４０、１７３ ハードウェア割り付け手段 ３００ 出力手段 ５０１、５０７、５０８、５１１、６０１、６０４、６
１１、６１２、６１３、６１４、６１９、６２０ 加算
演算ノード ５０２、５０３、６０２、６０３、６０５ 減算演算ノ
ード ５０４、５０５、５０６、５０９、５１０、６０６、・
・・、６１０、６１５、・・・、６１８ レジスタ Ｌ１、Ｌ２、・・・、Ｌ７ 演算器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 合成しようとする論理回路に関するデー
   タの記述された動作記述を入力する入力手段と、 この入力手段により入力された前記動作記述をコントロ
   ール／データフローグラフに変換するコントロール／デ
   ータフローグラフ変換手段と、このコントロール／デー
   タフローグラフ変換手段で作成された前記コントロール
   ／データフローグラフを動作条件毎に分割してデータフ
   ローグラフを作成する条件分割手段と、この条件分割手
   段により作成された前記データフローグラフを実行ステ
   ップに分割し、前記実行ステップ毎に各演算ノードに対
   して記憶素子を挿入するスケジューリング手段と、この
   スケジューリング手段により前記実行ステップに分割さ
   れた前記データフローグラフを演算器の共有化と内部結
   線の共有化とを考慮して演算器への割り付けを行うハー
   ドウェア割り付け手段とを含む処理手段と、 この処理手段によって合成された論理回路を出力する出
   力手段とから構成されている論理回路の合成装置。
2. 【請求項２】 前記ハードウェア割り付け手段は、 前記スケジューリング手段により出力された前記データ
   フローグラフの各ノードに対して、前記ノードの実行ス
   テップが登録されていない演算器の候補を探索し、前記
   演算器の候補が複数あるときにはその候補の中から入力
   の接続あるいは出力の接続を共有することのできる演算
   器を選択し、前記演算器の候補が存在しない場合には演
   算器を追加して、前記ノードを前記演算器に割り付ける
   ことを特徴とする請求項１に記載の論理回路の合成装
   置。
3. 【請求項３】 入力された動作記述をコントロール／デ
   ータフローグラフに変換するコントロール／データフロ
   ーグラフ変換ステップと、 このコントロール／データフローグラフ変換ステップに
   より変換された前記コントロール／データフローグラフ
   を条件毎に分割してデータフローグラフを作成する条件
   分割ステップと、 この条件分割ステップにより作成された前記データフロ
   ーグラフを実行ステップに分割し、この実行ステップ毎
   に各演算ノードに対して記憶素子を挿入するスケジュー
   リングステップと、 このスケジューリングステップにより前記実行ステップ
   に分割された前記データフローグラフを演算器の共有化
   と内部結線の共有化とを考慮して演算器への割り付けを
   行うハードウェア割り付けステップとを含み、前記スケ
   ジューリングステップと前記ハードウェア割り付けステ
   ップとを全ての条件の前記データフローグラフに対して
   行って論理回路を合成することを特徴とする論理回路の
   合成方法。
4. 【請求項４】 前記ハードウェア割り付けステップは、 入力が全て入力端子に接続されているノードを１つ取り
   出すステップと、 このステップで取り出された前記ノードの実行ステップ
   が登録されていない演算器の候補を探索し、前記演算器
   の候補が複数あるときにはその候補の中から入力の接続
   あるいは出力の接続を共有することのできる演算器を選
   択し、前記演算器の候補が存在しない場合には演算器を
   追加する探索ステップと、 この探索ステップで選択され、あるいは追加された演算
   器に前記ノードの実行ステップを登録するステップと、 このステップで前記ノードの実行ステップが登録された
   演算器の入力の接続を作成するステップと、 このステップで入力の作成された演算器を前記ノードを
   実行する演算器として登録するステップと、 このステップにより実行する演算器が登録されていない
   ノードの中から入力が決定しているノードが存在するか
   探索し、存在する場合には前記入力が決定しているノー
   ドを１つ取り出して前記探索ステップに戻り、存在して
   いない場合には論理回路の合成を終了するステップとを
   含んでいることを特徴とする請求項３に記載の論理回路
   の合成方法。
5. 【請求項５】 入力された動作記述をコントロール／デ
   ータフローグラフに変換するコントロール／データフロ
   ーグラフ変換処理と、 このコントロール／データフローグラフ変換処理により
   変換された前記コントロール／データフローグラフを条
   件毎に分割してデータフローグラフを作成する条件分割
   処理と、 この条件分割処理により作成された前記データフローグ
   ラフを実行ステップに分割し、この実行ステップ毎に各
   演算ノードに対して記憶素子を挿入するスケジューリン
   グ処理と、 このスケジューリング処理により前記実行ステップに分
   割された前記データフローグラフを演算器の共有化と内
   部結線の共有化とを考慮して演算器への割り付けを行う
   ハードウェア割り付け処理とを含み、前記スケジューリ
   ング処理と前記ハードウェア割り付け処理とを全ての条
   件の前記データフローグラフに対して行って論理回路を
   合成することを特徴とする論理回路の合成プログラムを
   記録したコンピュータ読み取り可能な記録媒体。
6. 【請求項６】 前記ハードウェア割り付け処理は、 入力が全て入力端子に接続されているノードを１つ取り
   出す処理と、 この処理で取り出された前記ノードの実行ステップが登
   録されていない演算器の候補を探索し、前記演算器の候
   補が複数あるときにはその候補の中から入力の接続ある
   いは出力の接続を共有することのできる演算器を選択
   し、前記演算器の候補が存在しない場合には演算器を追
   加する探索処理と、 この探索処理で選択され、あるいは追加された演算器に
   前記ノードの実行ステップを登録する処理と、 この処理で前記ノードの実行ステップが登録された演算
   器の入力の接続を作成する処理と、 この処理で入力の作成された演算器を前記ノードを実行
   する演算器として登録する処理と、 この処理により実行する演算器が登録されていないノー
   ドの中から入力が決定しているノードが存在するか探索
   し、存在する場合には前記入力が決定しているノードを
   １つ取り出して前記探索処理に戻り、存在していない場
   合には論理回路の合成を終了する処理とを含んでいるこ
   とを特徴とする請求項５に記載の論理回路の合成プログ
   ラムを記録したコンピュータ読み取り可能な記録媒体。