JP2689908B2

JP2689908B2 - 初期化可能非同期回路設計を合成する方法

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Publication number: JP2689908B2
Application number: JP6170599A
Authority: JP
Inventors: バネジーサビタ; ティーチャラダハースリマット; ケイロイラビンドラ
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-10-28
Filing date: 1994-07-22
Publication date: 1997-12-10
Anticipated expiration: 2012-12-10
Also published as: US5493505A; JPH07129642A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、初期設計仕様の機能的
な初期化が可能であるか否かにかかわらず、初期化可能
回路を設計する非同期回路合成方法に関する。初期設計
仕様が、機能的に初期化可能でない場合、設計の動作特
性を変えずに、機能的に初期化可能な設計に帰着するよ
うに仕様が修正される。

【０００２】

【従来の技術】順序回路のテスト容易性を保証するため
に、初期化可能性は重要要件である。しかし、非同期回
路を合成するための最新式自動ツールでは、ゲートレベ
ル分析ツールによって初期化できない回路が合成される
こともあり得る。

【０００３】今日のシステムが急速に複雑化し、かつ高
性能に対する要請が逼迫してきた結果、設計者達に非同
期設計方法論を見直させるようになった。同期回路は、
全動作が大域クロックと同期して実行されている、非同
期回路の制約版と見ることができる。大域クロックによ
る時間の離散性のために、分析、合成およびテストが容
易にされている。しかし、大域クロックは、クロックス
キュー、高電力消費、そして最悪ケース実行時間のよう
なその他の諸問題を提起し、そのために小チップ領域へ
の高性能利用を制限している。高速クロックとの大域同
期がシステム処理能力を制限しているような状態におい
ては、非同期設計の方が匹敵する同期設計より良好な性
能を与える。大域同期を除去することが、恐らく非同期
アプローチの背後にある最大の原動力であろう。データ
依存の計算に対して、非同期仕様は、より自然である。
演算はオペランドの使用可能度に従って実行されてお
り、そして大域同期信号の到着を待つ必要はない。しか
し、最近まで、非同期設計の実現可能性およびテストに
関連する固有の複雑性のために、これらの利点は見過ご
されてきた。

【０００４】

【発明が解決しようとする課題】非同期回路合成の自動
化において、顕著な進展がなされてきた。この技術は、
幾つかのコンピュータ支援ツールに具体化されており、
例えば、「グラフ理論仕様に基づいた自己計時ＶＬＳＩ
回路の合成」と題するＰｈＤ論文（Ｔ．Ａ．チュー（Ｃ
ｈｕ），ＭＩＴ，１９８７年）、および「信号遷移グラ
フに基づいた有界ワイヤ遅延非同期回路の合成およびテ
スト」と題するＰｈＤ論文（Ｌ．ラバグノ（Ｌａｖａｇ
ｎｏ），ＢＣバークレイ，１９９２）に説明されてい
る。しかし、これらの自動プログラムによって合成され
た回路をテストすることは、かなり困難であった。回路
の幾つかは、テスト生成装置によって初期化することが
できず、従って、テストシーケンスが発生されなかっ
た。初期化は、回路のパワーアップ状態に関係なく、回
路内の信号をある既知の状態に駆動するプロセスであ
る。これは、順序回路のテスト生成における重要な第１
フェーズである。自動合成された回路に対して初期化ベ
クトルが設計者から与えられない場合、テスト生成装置
は、初期化シーケンスを発生しなければならない。回路
内の全状態信号は、最初は、未知状態にあると考えら
れ、そして、テスト生成装置が一連の入力ベクトルを発
生し、それによって全状態信号を既知の状態に持って行
く。合成された回路が初期化できない場合には、テスト
生成装置あるいは他のゲートレベル分析ツールは、完全
に無効である。

【０００５】合成された回路をテストすることの困難さ
は、非同期回路合成ツールに対する現在の関心の深さを
見ることによっても、理解することができる。合成問題
は非常に難しいので、従来の自動合成の研究は、主とし
て、基本問題の解決を目指していた。最小論理やハザー
ドの無い回路の実現に関心が注がれた。これら２つの目
的は、回路が初期化可能であることを保証するものでは
ない。実際、面積最小化は、初期化可能の実現のため
に、犠牲にされねばならないこともあり得る。

【０００６】同期順序回路の初期化可能性は、下記の論
文に説明されている。すなわち、「リセット可能性およ
びリセットシーケンスの計算」（Ｃ．ピクスレイ（Ｐｉ
ｘｌｅｙ）およびＧ．バイレ（Ｂｅｉｈｌｅ），コンピ
ュータ支援設計国際会議紀要，３７６〜３７９ページ，
１９９２年）、および「二分決定グラフに基づいた同期
シーケンスの正確な計算」（Ｃ．ピクスレイ，Ｓ．Ｗ．
ジオン（Ｊｅｏｎｇ）およびＧ．Ｄ．ハッチェル（Ｈａ
ｔｃｈｅｌ），第２９回ＡＣＭ／ＩＣＥＥ設計自動化会
議紀要，６２０〜６２３ページ，１９９２年）である。
これらの方法は、所定の回路が初期化可能であるかどう
かを判定し、そして初期化可能回路のための初期化可能
シーケンスを決定する。不適切な状態割当ての結果、初
期化できない実現になるような同期回路の自動合成にお
いて、初期化問題もまた明白である。マシュウ（Ｍａｔ
ｈｅｗ）とザープ（Ｓａａｂ）は、「部分的リセット：
テスト容易性アプローチへの低コスト設計」と題する論
文（ＥＤＡＣ／ＥＵＲＯ−ＡＳＩＣ紀要，１５１〜１５
５ページ，１９９３年４月）において、初期化可能性の
重要さを確認し、そして、ハードウェアで部分的リセッ
トを実行する技術を提供することによって、コストの余
りかからない解決法を与えた。

【０００７】明示的なリセットメカニズムは、合成後の
変更であり、それによって各状態信号に対する新たな主
入力と論理の付加が必要となる。また、リセット入力ピ
ンから状態信号へのワイヤリングもオーバヘッドコスト
になる。より一層興味をひく解決法は、合成手順それ自
体の間に回路のテスト容易性を考え、そして明示的なリ
セットをせずに、初期化可能な回路を実現することであ
る。

【０００８】初期化可能なゲートレベル回路が１つでも
実現できれば、その設計は、機能的に初期化可能であ
る。回路初期化可能性は、合成中になされたドントケア
割当てに密接に関連している。しかし、このプロセス
は、非同期回路の仕様が機能的に初期化不可能である場
合には、うまく行かない。

【０００９】

【課題を解決するための手段】本発明の主目的は、回路
が初期化可能であることを保証するように非同期回路を
合成する方法を提供することである。

【００１０】本発明の別の目的は、回路を初期化する初
期化シーケンスを得る方法を提供することである。

【００１１】本発明の別の目的は、機能的に初期化不可
能信号遷移グラフを機能的に初期化可能信号遷移グラフ
に変換して、非同期回路設計において利用する方法を提
供することである。

【００１２】本発明の別のおよびなお他の目的は、以下
の説明を添付の図面と連結して読むことで、一層明らか
になるであろう。

【００１３】本発明は、機能的初期化可能な設計に対し
て回路を合成し、そして、機能的に初期化不可能な設計
に対して初期化可能ゲートレベル回路を実現する新規方
法に関する。信号遷移グラフ（ＳＴＧ）は、回路動作を
特定するのに利用される。ＳＴＧは同時性を表し、それ
は設計者に、所定のＳＴＧを、同じ機能動作を示す別の
ＳＴＧに変換するという特別段階の融通性を与えてい
る。初期化可能性を達成するために同時性を体系的に除
去する方法を説明する。同時性を除去することによっ
て、必ずしも性能の劣化に至るとは限らない。このため
に、初期化可能性の目標は、同時性を最小に除去するこ
とによって達成される。仕様が機能的に初期化可能にな
った後、最終初期化可能回路を発生することができる。

【００１４】本発明は、機能的に初期化可能でない信号
遷移グラフから開始する初期化可能である非同期回路の
合成のための方法を提供する。初期化可能である設計仕
様のための必要条件が識別される。発明は、ＳＴＧの初
期化不可能性の原因を識別し、そしてＳＴＧを、同時性
を最小的に除去するだけで、機能的に初期化可能な仕様
に変換する。結果として生ずる変換によってＳＴＧの活
性および独自状態符号化特性を侵害することはない。こ
の結果の変換ＳＴＧは、次のテストに対して初期化可能
な非同期回路の設計の基礎として利用される。

【００１５】

【実施例】非同期回路のモデル化および合成のための古
典的アプローチは、ハフマンモデルあるいはミュラーモ
デルのいずれかに基礎を置いている。非同期設計は、流
れ図あるいは状態遷移図として特定されている。しか
し、流れ図あるいは状態遷移図表現のサイズは、特定信
号の数が指数的であるので、両方法とも小回路に限定さ
れる。また、ハフマンモデルは、遅延制約ならびに正確
動作を保証するための基本モード仮説に依存している。
両モデルとも同時性をモデル化することはできない。

【００１６】本合成手順は、以下の主要段階から成る。
合成システムへの入力は、ＳＴＧに関して特定される非
同期設計である。ＳＴＧにおいて、同時性は明白にモデ
ル化される。ＳＴＧにおけるノードは、信号遷移を表
す。ＳＴＧの辺は、遷移間の因果関係を示す。信号はプ
ライマリ入力、内部信号あるいはプライマリ出力のいず
れかである。プライマリ入力以外の信号は、非入力信号
と称される。全信号（プライマリ入力および非入力）の
状態を説明する非同期状態グラフ（ＡＳＧ）は、１組の
発火規則を実行することによって、ＳＴＧから直接導出
される。状態割当てもまた、これらの発火規則によって
暗黙のうちに特定され、従って、特定ＳＴＧに対して固
定される。各状態は、ｎビットの２進ベクトルで符号化
される。但し、ｎは、プライマリ入力および非入力信号
の総数である。状態ベクトルのｉ番目ビットは、ｉ番目
信号によって取られた値を表す。各非入力信号は、他の
全信号が独立して制御可能であると仮定して、別々に実
現される。非入力信号の次状態関数のオンセット，オフ
セットおよびドントケアセットは、非同期状態グラフか
ら容易に入手することができる。非入力信号のゲートレ
ベル実現は、既知の組合せ論理合成技術を利用して、こ
れらのセットから容易に得られる。

【００１７】次に、トリガモジュールの実施例を使って
合成手順を説明する。トリガモジュールのＳＴＧが図１
に示されている。プライマリ入力信号はＩ_rとＯ_aであ
る。非入力信号はＩ_aとＯ_rである。記号ａ⁺は、立上
り遷移を表すが、記号ａ^-は、立下り遷移を示す。図２
に示される非同期状態グラフは、下記のように、ＳＴＧ
から直接に得られる。ＳＴＧの最初のマーキング（適切
な弧の上のトークンで示される）では、遷移Ｉ_r ⁺とＯ
_a ^-が実行可能である。ＳＴＧのマーキングは、状態グ
ラフにおける状態に対応する。この場合、初期状態は、
Ｉ_r＝Ｏ_a＝Ｉ_a＝Ｏ_r＝０であり、完全状態グラフ
は、要求された順序で信号遷移を実行することによっ
て、この初期状態から開始して、導出することができ
る。次いで、各状態は、４ビットベクトルで符号化され
るが、この場合、順序は（Ｉ_r，Ｏ_a，Ｉ_a，Ｏ_r）で
ある。非入力信号の次状態関数を表す、結果のＫ図（カ
ルノー図）は図３に示される。

【００１８】現存の合成手順の大部分は、最終実現が初
期化可能であることを保証していない。１例として、２
つのプライマリ入力ａとｂ、および３つの非入力信号
ｘ，ｙおよびｚを持つハンドシェーク制御器の設計を考
えてみる。ハンドシェーク制御器の信号遷移グラフは、
図４に示される。非入力信号によって実現される次状態
関数は、記号φ_iがドントケアを示している３つのＫ図
として、図５に示される。回路初期化可能性は、合成中
に行われたドントケア割当てに関連する。初期化可能性
のための必要要件は、少なくとも１つの非入力信号がプ
ライマリ入力のみによって、直接制御可能でなければな
らない、ということである。多くの現存合成方法は、最
小論理実現を得るために、次のドントケア割当てを行
う。

【００１９】φ₁＝φ₃＝０ φ₂＝φ₄＝φ₅＝φ₆＝１結果のブール式は、

【００２０】

【数１】

【００２１】しかし、最小論理実現は初期化可能ではな
い。従属グラフは有向グラフである。その点は、初期化
されなければならない信号（すなわち、非入力信号）を
表す。信号ｖ₂が信号ｖ₁に従属している場合には、グ
ラフは点ｖ₁から点ｖ₂までの有向辺を持つ。信号従属
性は、信号を実現するブール式を検査することによっ
て、容易に判定される。制御器の最小論理実現のための
従属グラフは、図６に示される。信号とプライマリ入力
間の従属性は、はっきりさせるために省かれている。こ
の従属グラフは、あらゆる非入力信号がすべての他の信
号に従属していることを示す。これは巡回従属性の場合
である。この場合、他の非入力信号のうちの少なくとも
１つを初期化しなければ、どの信号も初期化することは
できない。プライマリ入力のみを利用することによって
ある信号初期化が可能であれば、この巡回従属性をブレ
ークすることができる。しかし、最小論理実現におい
て、どの信号も、プライマリ入力のみを利用して初期化
することはできない。従って、この実現は、初期化する
ことは不可能であり、その結果、それはテストすること
はできない。

【００２２】従属グラフにおける巡回従属性は、ドント
ケアを慎重に割当てることによって、除去することがで
きる。１例として、再び、図４のハンドシェーク制御器
を考えてみる。図５のＫ図から、非入力信号ｙとｚを実
現する際に融通性のないことは明らかである。このこと
は、対応するＫ図にドントケアが無いからである。しか
し、信号ｘを実現するには、かなり融通性がある。特
に、次のドントケア割当てによって、信号ｘはプライマ
リ入力のみを利用して初期化することができる。

【００２３】φ₂＝φ₄＝１ φ₁＝φ₃＝φ₅＝φ₆＝０信号ｘを実現する修正ブール式は、下記の通りである。

【００２４】

【数２】

【００２５】信号ｙとｚに対するブール式は、変わらな
いままである。信号ｘは、別のブール式によって実現さ
れるけれども、それはまだ、信号ｙ，ｚおよびそれ自体
に従属している。従って、制御器のための従属性グラフ
は、図６のグラフと同一である。しかし、プライマリ入
力割当てａ＝１にすると、実現のパワーアップ状態にか
かわりなく、信号ｘを０に初期化する。図６の従属性グ
ラフは、更新されて、信号ｘの初期化を表す。この更新
グラフは、図７（ａ）に示される。信号は、一旦、初期
化されると、その入力従属性は、除去することができ
る。その結果、初期化信号は、０の入次数を持つ点によ
って表される。ｘを０に初期化し、入力ａ＝１とするこ
とによって、信号ｙを値０に初期化させる。従属グラフ
は、更新されて、信号ｘとｙの初期化を表し、その結
果、図７（ｂ）の従属グラフになる。信号ｘとｙそして
入力割当てｂ＝０によって、信号ｚを値１に初期化させ
る。この更新従属グラフは、図７（ｃ）に示される。初
期化回路の従属グラフは、１組の孤立ノードとなってい
る。入力ベクトルａ＝１およびｂ＝０によって回路を初
期化する。従って、ドントケアを慎重に割当てることに
よって、ごく僅かの論理を費やすだけで、初期化可能実
現に帰着する。次いで、信号ｘの実現には、２入力ＡＮ
Ｄゲートではなく、３入力ＡＮＤゲートが必要である。
従って、ドントケアの慎重な割当ての結果、ごく僅かの
費用で、初期化可能実現になる。

【００２６】以下の手順は、ドントケアを系統的に割当
てて、初期化可能性を保証する。この手順により、でき
るだけ少ないドントケアを割当てる。残りのドントケア
は、論理最小化装置によって、論理を最適化するよう割
当てることができる。この手順では、３値（０，１，
ｘ）シミュレーションモデルが使用されている。しか
し、重要なのは、この方法は、選択されたシミュレーシ
ョンモデルとは独立して働くことに注目することであ
る。

【００２７】非同期合成手順では、あらゆる非入力信号
は、別々に実現される。また、非入力信号の実現は、す
べての他の信号が独立して制御できると仮定して、導出
される。従って、回路全体の初期化可能性にとっての必
要条件は、全非入力信号の実現が別々に初期化可能でな
ければならないということである。いずれの非入力信号
実現の初期化でも、すべての他の信号が完全に制御でき
ると考えることによって実行することができる。しか
し、これは十分条件ではない。重要なのは、これら個々
の初期化シーケンスの存在は回路全体が初期化可能であ
ると保証していないことに注目することである。初期化
ベクトルの導出は、合成手順の基本部分である。

【００２８】テスト生成あるいは故障シミュレーション
にとっては、短い初期化シーケンスが望ましい。従っ
て、合成方法は、先ず、単一ベクトル初期化可能実現を
得ようとする。本方法では、所定回路実現が、初期化可
能であるか否かを素早く判定するために、従属グラフを
利用する。

【００２９】非入力信号実現のための初期化ベクトル
は、単位長を持つ。これは、非入力信号の現在値は、初
期化ベクトルを計算するのに適していないからであり、
そして実際に、非入力信号実現は、組合せ論理ブロック
として処理できる。非入力信号に対する不完全定義Ｋ図
を与えられる場合、対応する初期化ベクトルは、ドント
ケア割当てによってもよらなくても導出することができ
る。初期化ベクトルは、２つのカテゴリーに分類され
る。

【００３０】１．有限ベクトルは、ドントケア割当てと
は関係なく、非入力信号を初期化する。

【００３１】２．ポテンシャルベクトルは、信号の実現
が特定ドントケア割当てを利用して導出される場合にの
み、非入力信号を初期化するであろう。１例として、図
５に示される信号ｘのＫ図を考えてみる。信号ｙ，ｚお
よびａは完全に制御可能であると仮定すれば、ベクトル
（ｙ＝１，ｚ＝ａ＝０）は、ドントケア割当てとは関係
なく、信号ｘを値０に初期化する。従って、それは有限
初期化ベクトルである。しかし、ベクトル（ｙ＝ｚ＝
０，ａ＝１）は、ドントケアφ₅＝０として、実現が導
出される場合にのみ、信号ｘを初期化する。信号ｘに対
する他の有限ならびにポテンシャルベクトルは、表１に
示される。幾つかのＫ図に対して、有限あるいはポテン
シャル初期化ベクトルが無いこともあり得ることに注目
されたい。このことが発生する場合には、初期化実現可
能を実現することは不可能である。

【００３２】

【表１】

【００３３】各非入力信号実現のための初期化ベクトル
を別々に導出した後、全体の実現のための初期化シーケ
ンスを見つけるという残りの問題は、競合の解消の１つ
になる。

【００３４】ドントケアを割当てて、すべての可能な単
位長初期化シーケンスを列挙するプロセスをこれから説
明する。以下の項目を入力として取る関係を、呼び出さ
れたＩＮＩＴと定義する。１．初期化されない非入力信号に対するオンセット，オ
フセットおよびドントケアセットの仕様。２．全プライマリ入力に対する割当て。プライマリ入力
は、次の３値の１つを割当てることができる：０，１ま
たはＸ。ここでは値Ｘは、プライマリ入力がまだ割当て
られていないことを意味する。３．全非入力信号に対する割当て。非入力信号は、０ま
たは１に初期化されるか、あるいはまだ初期化されない
（Ｕ）のいずれかである。関数ＩＮＩＴは、初期化されていない非入力信号に対し
てのみ呼出される。この関数は、非入力信号に対する仕
様をテストし、そして信号およびドントケアの現在の部
分割当てに基づいて、初期化ベクトルを決定する。初期
化ベクトルを導出することのために、現在割当てられて
いないプライマリ入力およびドントケアの割当てを必要
とする。関数は、初期化ベクトルの一覧表をリターンす
るか、あるいは現在の部分プライマリ入力、ドントケア
および非入力信号割当てを与えられた場合、初期化ベク
トルは存在しないと報告するか、のいずれかである。関
数は、また、ポテンシャル初期化ベクトルに、対応する
ドントケア割当てのタグを付ける。プライマリ入力およ
びドントケアの特定部分割当てが、考慮中の非入力信号
を初期化することができない場合には、この割当てから
出た経路は終了する。このようにして、探索空間全体が
暗黙のうちに探索される。

【００３５】最初に、全プライマリ入力は、値Ｘを割当
てられ、そして、全非入力信号は、値Ｕを割当てられ
る。関数ＩＮＩＴは、全部の初期化されてない非入力信
号に対して呼出される。非入力信号は、０または１の両
者に初期化可能であることに注目されたい。また、プラ
イマリ入力とドントケアの幾つかの組合せによって、非
入力信号に特定初期値をとらせることもできる。初期化
シーケンスツリー（ＩＳＴ）と称される決定ツリーを構
成することによって、それらの可能性は、系統的に考え
ることができる。関数ＩＮＩＴに対するすべての呼出し
は、決定ツリーのノードとして見ることができる。トッ
プレベルにおいて、ＩＳＴは、そこにある非入力信号と
同数のノードを持っている。ノードは、対応する関数呼
出しによってリターンされる初期化ベクトルと同数のブ
ランチあるいは出力辺を持っている。初期化ベクトルが
ない場合には、ノードは、ブランチを持っていない。そ
のような、空のノードは、故障ノードとしてマークさ
れ、これらの経路沿いの探索は終了する。

【００３６】ブランチは、非入力信号を初期化する特定
のプライマリ入力とドントケア割当て組合せに対応す
る。どのブランチもまた、その特定レベルでなされた対
応するプライマリ入力とドントケア割当てのラベルを付
けられる。ブランチでは、あらゆる初期化されてない非
入力に対して再び関数ＩＮＩＴが呼出される。従って、
次のレベルでは、ブランチは、現在初期化されていない
非入力信号と同数のノードを示す。また、次のレベルで
の初期化されていない信号の数は、少なくとも１つだけ
減少している。このプロセスは、全非入力信号が初期化
されるか、あるいは回路が単一ベクトルによって初期化
できないと判るまで、継続する。全非入力信号が初期化
されているノードにブランチが達する場合、このノード
は、さらにＩＮＩＴを呼出すことはない。そのようなノ
ードは、成功ノードと称される。トップレベルノードか
ら成功ノードまでの全経路は、初期化ベクトルに対応す
る。その経路沿いのブランチラベルでは、初期化ベクト
ルを与える。

【００３７】１例として、この方法を利用して、Ｔ．
Ａ．チュウの「グラフによる自己計時制御回路の合成：
実施例」と題する論文（コンピュータ設計国際会議紀要
５６５，５６１ページ，１９８６年）において合成さ
れた自己計時Ａ／Ｄ制御器の初期化シーケンスツリーを
形成してみよう。この制御器は、３つのプライマリ入力
（Ｌ_a，Ｄ_aおよびＺ_a）と４つの非入力信号（Ｌ_r，
Ｄ_r，Ｚ_rおよびｘ）を有する。各信号に対するオンセ
ット，オフセットおよびドントケアセットは、入力とし
て取られ、そして図８に示されるＫ図で表される。入力
ベクトルのプライマリ入力の順序は、Ｌ_a，Ｄ_aおよび
Ｚ_aである。非入力信号は、非入力信号割当てにおいて
Ｌ_r，Ｄ_r，Ｚ_rおよびｘと順序づけられる。方法の開
始時には、プライマリ入力は特定されていない。また、
全非入力信号は初期化されていない。従って、プライマ
リ入力割当てはＸＸＸであり、そして非入力割当てはＵ
ＵＵＵである。上述の方法に従うと、結果は下記のレベ
ルとなる。

【００３８】レベル１：各非入力信号に対してＩＮＩＴ
が呼出される。従って、トップレベルは、４つの非入力
信号に対応する４つのノードを持っている。この実施例
では、適切なドントケア割当てを利用することによっ
て、全信号は独立して初期化することができる。しか
し、簡単にするために、非入力信号ｘに対応するノード
についてのみ説明する。このノードから出る部分初期化
ツリーが図９に示される。関数ＩＮＩＴは、２つの初期
化ベクトルをリターンする。割当てＤ_a＝Ｚ_a＝１によ
ってｘを１に初期化するのに対し、Ｄ_a＝０は、ｘを０
にセットする。従って、現在のノードにはブランチは２
つしかない。再び、簡単にするために、Ｄ_a＝０とラベ
ルを付けられたブランチのみを追って行く。

【００３９】レベル２：Ｄ_a＝０とラベルの付いたブラ
ンチは、ｘを０に初期化する。現在のプライマリ入力割
当てはＸ０Ｘであり、そして非入力信号割当てはＵＵＵ
０である。このブランチのために、すべての初期化され
ていない非入力信号に対して、ＩＮＩＴが呼出される。
従って、このブランチは、非入力信号Ｌ_r，Ｄ_rおよび
Ｚ_rに対応する３つのノードに進む。再び、Ｚ_rに対応
するノードのみを説明することにする。図９は、また、
はっきりさせるために、Ｌ_rとＤ_rに対応するノードを
省いている。しかし、完全な初期化ツリーにはこれらの
ノードが含まれる。図中、破線は省略を表す。Ｚ_rに対
するＩＮＩＴの呼出しによって唯一の初期化ベクトルを
生ずる。φ₁＝φ₆＝０を割当てることによって、信号
Ｚ_rを初期化することができる。

【００４０】レベル３：φ₁＝φ₆＝０とラベルの付い
たブランチは、Ｚ_rを０に初期化する。現在のプライマ
リ入力割当てはＸ０Ｘであり、そして非入力信号割当て
はＵＵ００である。このブランチは、Ｌ_rとＤ_rに対応
する２つのノードに進むが、それは、この２つだけが残
りの初期化されていない非入力信号だからである。次い
で、Ｄ_rに対応するノードを追うことにする。Ｄ_rに対
するＩＮＩＴ呼出しによって、唯一の初期化ベクトルを
生ずる。Ｌ_a＝１とセットすることによって、信号Ｄ_r
を１に初期化することができる。

【００４１】レベル４：Ｌ_a＝１とラベルの付いたブラ
ンチは、初期化されていない非入力信号Ｌ_rに対応する
単一ノードに進む。現在のプライマリ入力割当ては１０
Ｘであり、そして非入力信号割当てはＵ１００である。
Ｌ_aに対するＩＮＩＴ呼出しによって３つの初期化ベク
トルを生ずる。対応する３つのブランチは、図９に示さ
れる。すべての非入力信号が初期化されたので、どのブ
ランチも、８角形で表される成功ノードに進む。これら
のノードは、また、非入力信号の初期化状態を示してい
る。

【００４２】最小実現は、Ｄ_rのＫ図では、すべてのド
ントケアが１に割当てられ、そしてＬ_rとＺ_rに対する
Ｋ図では、すべてのドントケアが０に割当てられること
を必要とする。この実現のための可能なブール式セット
は、下記の通りである。

【００４３】

【数３】

【００４４】上記式から導出された従属グラフは、図１
０に示される。Ｄ_a＝０とセットすることによって、ｘ
とＺ_rの両者を０にセットする。Ｌ_aを１にセットする
ことによって、Ｄ_rを１に、次いでＬ_rを０にさせる。
従って、この場合、最小論理実現は初期化可能である。

【００４５】上述の単一ベクトル初期化を利用しても、
いずれの成功ノードも得ることができない場合には、単
一ベクトルによって回路を初期化することはできない。
しかし、入力ベクトルの複数シーケンスを利用すること
によって、回路を初期化することができる。単一ベクト
ル初期化方法は、複数ベクトル初期化シーケンスを得る
ように、容易に拡張することができる。

【００４６】全信号が初期化される（少なくとも１つの
成功ノードの存在を示している）か、あるいは初期化シ
ーケンスツリーの全経路が故障ノードに終わる場合、単
一ベクトル初期化方法は終了する。すべての末端ノード
（成功または故障）には、すべての非入力信号の現在状
態（初期化または未初期化）が含まれる。どの故障ノー
ドにも、少なくとも１つの初期化されていない非入力信
号がある。故障ノードは、複数入力初期化シーケンスを
導出する開始点として利用される。どの故障ノードに対
しても、単一ベクトル初期化手順が繰り返される。故障
ノードの初期化非入力信号の現在状態を利用する際に、
単一ベクトル初期化手順は、初期化されていない信号を
初期化するであろうような新規プライマリ入力ベクトル
を導出しようとする。新規プライマリ入力ベクトルを利
用することによって、すべての非入力信号の状態に影響
を及ぼすことができる。単一ベクトル手順をどの故障ノ
ードにも利用することは、初期化段と考えられる。初期
化段は、成功ノードあるいは新規故障ノードのいずれか
で終わることができる。成功ノードであれば、複数ベク
トル初期化シーケンスが導出されたことを表す。成功ノ
ードが無い場合、故障ノードに対する新規初期化段が開
始する。各段でなされるプライマリ入力割当てによっ
て、初期化シーケンス全体に対して１ベクトルを発生す
る。この再帰的手順によって、複数ベクトル初期化シー
ケンスを発生するか、あるいはそのようなシーケンス
は、不可能であることを証明する。

【００４７】単一ベクトル初期化方法は、合成回路のハ
ザード特性に影響を及ぼすことはない。しかし、複数ベ
クトル初期化手順によってハザードをもたらすこともあ
り得る。連続入力ベクトルは、プライマリ入力割当ての
みが異なるように仕向けることによって、ハザードを取
除くことができる。ＳＩＳ非同期回路ベンチマークスー
ツ、ｑｒ４２．ｇに基づく一実施例を考えることによっ
て、複数ベクトル初期化シーケンスを発生する方法を説
明する。この回路は、２つのプライマリ入力（ａ，ｄ）
および３つの非入力信号（ｂ，ｃ，ｘ）を持っている。
回路のＫ図は、図１１に示される。この実施例に対し
て、単位長初期化シーケンスは存在しない。しかし、回
路は、複数入力ベクトルシーケンスによって、機能的に
初期化可能である。上述のように、単一ベクトル手順に
対する各呼出しによって、初期化段を生じる。従って、
結果のＩＳＴは、段を表すのに使用することができる。
ツリーの導出は、上述のそれと同一である。信号ｘのみ
がプライマリ入力だけによって初期化可能であることが
分かる。信号ｘに対するＩＮＩＴの呼出しによって、２
つの初期化ベクトルを生ずる。割当てａ＝ｄ＝０および
φ_1-4＝０によってｘを０に初期化し、そして割当てａ
＝０，ｄ＝１およびφ_5-8＝１によってｘを１にセット
する。ａ＝ｄ＝０とラベルの付いたブランチのみを考え
てみる。ａ＝０，ｄ＝１とラベルの付いたブランチに関
連するツリーの部分は、成功ノードを発生しないであろ
う。ｘが一旦、初期化されると、ｂとｃに対して、２つ
のＩＮＩＴの呼出しがなされる。ＩＮＩＴは、これらの
どちらに対しても初期化ベクトルを見つけることができ
ず、両方の場合とも、状態ＵＵ０を含む故障ノードをリ
ターンする。従って、初期化の第１段のこの部分では、
故障ノードＵＵ０を得る。初期化の第１段に対するＩＳ
Ｔは、図１２に示されており、この場合、故障ノードは
長方形で示される。

【００４８】故障ノードＵＵ０は、初期化の第２のそし
て最終段のための開始点として選択される。なお、信号
ｂとｃを初期化する必要がある。初期化シーケンスにお
ける最初のプライマリ入力ベクトルはａ＝ｄ＝０であ
る。従って、単一入力変化要件があるので、２つの可能
な入力ベクトルの１つのみを利用することができる。ａ
の値を１に変えることのみが選択される。上記分析を繰
り返し、そして現在の非入力信号値を現在状態として利
用することによって、ｘはその前回の値を保持している
ことが分かる。次いで、φ₁₄＝１とセットすることによ
って、信号ｃを１に初期化することができる。最終的
に、ｂもまた、１に初期化される。初期化の第２段に対
するＩＳＴは、図１３に示される。従って、２つのベク
トルａ＝０，，ｄ＝０の次はａ＝１，ｄ＝０となって、
回路を状態ｂ＝１，ｃ＝１，ｘ＝０にすることができ
る。

【００４９】上述の間接的列挙手順は、１つまたは全部
の可能な初期化可能実現、ならびに１つまたは全部の対
応する初期化シーケンスを導出することができる。例え
ば、入力値とドントケア割当ての幾つかの別々の組合せ
によって、信号を初期化することができる場合には、こ
れらすべての場合が検査される。このことは、同じ初期
状態から、すべての誤りが検出できるとは限らない、と
いう点で、テストの観点からすれば有利である。ＩＮＩ
Ｔは、また、所定の実現の初期化シーケンスを導出する
ために、利用することもできる。

【００５０】上述のドントケア割当て手順を、同様に、
同期回路の合成に利用することもできる。これは、それ
らがどのように合成されたかに関係なく、１組のＫ図が
与えられると、この手順は正確に働くからである。

【００５１】若干の場合、設計仕様それ自体に、機能的
に初期化不可能な設計になってしまうほど欠陥があるこ
ともあり得る。図３に示されるＫ図を有するトリガモジ
ュールを考察する。このＫ図は、完全指定になってい
る。２つの非入力信号のどちらも、プライマリ入力ベク
トルによって初期化されることはできない。従って、仕
様それ自体に欠陥があるに違いない。そのような状態で
は、仕様は、機能的に初期化不可能である。少なくとも
１つの、初期化可能な対応する実現が存在する場合、非
同期設計仕様は機能的に初期化可能である。ハンドシェ
ーク制御器例において、ＳＴＧは、機能的に初期化可能
で、そしてドントケア割当て手順は、初期化可能実現を
導出するには十分であった。しかし、トリガモジュール
の場合のように、仕様それ自体が機能的に初期化可能で
なければ、ドントケア割当てに関係なく、初期化可能実
現を見つけることはできない。従って、初期化可能性の
考察を仕様レベルにまで上げる必要がある。また、初期
化可能性が、合成中、確かに保持されるために、より強
い条件が導出されなければならない。

【００５２】上記両例とも、初期化可能実現がそれらか
ら得られるように、Ｋ図がある特性を満足させなければ
ならないことを示している。一旦、設計がＳＴＧによっ
て特定されると、合成プロセス中、設計者が行使できる
唯一の制御は、ドントケア割当てにある。従って、Ｋ図
が必要特性を満足させるように修正されるために、ドン
トケア割当てが十分でない場合には、原ＳＴＧが変換さ
れて、元の機能的動作を保持し、同時に、結果のＫ図が
初期化可能性にとっての必要条件を満たすことを保証す
る別のＳＴＧにならなければならない。

【００５３】全信号セットを順序付きセットＳ＝
｛ｓ₁，ｓ₂・・・ｓ_n｝と称する。ただし、ｎはプラ
イマリ入力と非入力信号の総数である。各状態は、独自
のｎビットベクトルＶ（ｖ₁，ｖ₂・・・ｖ_n）を割当
てられる。ただし、ｖ_iは、信号ｓ_iの取った値であ
る。また、

【００５４】

【外１】

【００５５】である。ただし、Ｘは割当てられていない
値を表す。

【００５６】信号Ｓのセットは、２グループに分けられ
る。グループＳ_Dは、すべての割当てられたプライマリ
入力信号および初期化非入力信号を含む。グループＳ_N
は、すべての割当てられていないプライマリ入力信号お
よび未初期化非入力信号から成る。同様に、状態に対す
る状態ベクトルは、２つの部分、Ｖ_DとＶ_Nから成り、

【００５７】

【外２】

【００５８】であれば

【００５９】

【外３】

【００６０】である。Ｖ_Dは、状態ベクトルの決定部分
に対応し、そしてＶ_Nは、未決定部分を表す。

【００６１】ＡＳＧの全状態のセット全体を、順序付き
セットＴ＝｛ｔ₁，・・・ｔ_j｝で表す。ただし、ｊ≦
２ⁿである。次に、Ｔ_Dは、Ｓ_Dの信号がＶ_Dで指定さ
れた値を取っているＴの状態のサブセットである。回路
がＴ_Dのｋ番目の状態にある場合に、次状態における信
号ｓ_iの値は、ＮＳ_Si（Ｔ_Dk）で示される。例えば、図
２に示されたＡＳＧを考えてみる。全信号のセットは、
セットＳ＝｛Ｉ_r，Ｏ_a，Ｉ_a，Ｏ_r｝で示される。ｓ
₁＝Ｉ_rおよびｓ₂＝Ｏ_aはＳ_Dに属し、そしてＶ
_Dは、ｖ₁＝１およびｖ₂＝１から成る場合、Ｔ_Dは状
態｛１１００，１１０１，１１１１，１１１０｝から成
る。回路が状態１１００にある場合には、信号Ｏ_rの次
状態値は、ＮＳ_Or（１１００）＝０で与えられる。

【００６２】所定の非入力信号

【００６３】

【数４】

【００６４】である場合、Ｔ_Dのすべてのｋ状態は、ｓ
_iにおいて、無矛盾であるとされる。さらに、Ｔ_Dの全
状態がｓ_iにおいて無矛盾である場合には、Ｔ_Dは、ｓ
_iに対するＣｏｎｓｉｓｔｅｎｔＮｅｘｔＳｔａｔ
ｅ（ＣＮＳ）特性を満足させると称される。

【００６５】Ｔ_Dが非入力信号に対するＣＮＳ特性を満
足させる場合には、次状態で、その信号の取る値は、現
在の状態とは独立である。再び、図２に示されるＡＳＧ
を考えてみる。状態１１００と１１１０は、信号Ｏ_rに
対して無矛盾となっているが、その理由は、ＮＳ_Or（１
１００）＝ＮＳ_Or（１１１０）＝０だからである。しか
し、状態１１００と１１１１は、Ｏ_rに対して不整合と
なっており、それは、ＮＳ_Or（１１００）≠ＮＳ_Or（１
１１１）だからである。また、Ｔ_Dが状態｛１１００，
１１０１，１１１１，１１１０｝から成る場合には、Ｔ
_Dは信号Ｏ_rに対するＣＮＳ特性を満足させない。

【００６６】Ｓ_DとＶ_Dが与えられて、対応するＴ_Dの
全状態が、非入力信号ｓ_iに対して無矛盾となっている
場合には、Ｖ_Dはｓ_iに対する初期化ベクトルであり、
ｓ_iをＮＳ_Si（Ｔ_D）にセットする。

【００６７】下記の条件は、仕様が機能的に初期化可能
であるために必要である。１．各非入力信号に対して少なくとも１つの有限あるい
はポテンシャル初期化ベクトルが存在する。２．Ｓ_Dは、プライマリ入力のみから成り、そしてＴ_D
は、少なくとも１つの非入力信号に対するＣＮＳ特性を
満足させるような、Ｓ_D、Ｖ_Dおよび対応するＴ_Dが存
在する。次いでＶ_Dによって与えられたプライマリ入力
ベクトルは、非入力信号を初期化する。上記条件のいずれかが達成されない場合、仕様は、機能
的に初期化不可能である。そのような状態においては、
仕様を変更して、それを機能的に初期化可能にする必要
がある。

【００６８】合成手順は図１４に示される。ＳＴＧが機
能的に初期化可能である場合には、Ｓ．Ｔ．シャクラダ
（Ｃｈａｋｒａｄｈａｒ），Ｓ．バネルジィ（Ｂａｎｅ
ｒｊｅｅ），Ｒ．Ｋ．ロイ（Ｒｏｙ）およびＤ．Ｋ．プ
ラダン（Ｐｒａｄｈａｎ）による「初期化可能非同期回
路の合成」と題する論文で説明されて、１９９４年１
月、第７回ＶＬＳＩ設計国際会議において公表され、そ
してこの明細書に添付されたこの手順は、初期化可能実
現および対応する初期化シーケンスを合成するのに十分
であろう。しかし、機能的に初期化不可能ＳＴＧに対す
る初期化可能実現は存在しないので、そのＳＴＧを機能
的に初期化可能なものに変換する必要がある。

【００６９】ＡＳＧ１２は、原ＳＴＧ１０から導出され
る。次いで、ＡＳＧが機能的に初期化可能であるかどう
か判定される（１４）。ＡＳＧが機能的に初期化可能で
あると判定されると、回路は合成される（１６）。次い
で回路設計が周知の方法で実現され（すなわち、製作さ
れ）、そして初期化シーケンス（１８）の適用後、この
設計回路はテストの準備が整う。ＡＳＧが機能的に初期
化可能でないと判定されると、ＳＴＧは、以下で述べる
本発明の教旨に従って、変換される（２０）。次いで、
変換ＳＴＧが機能的に初期化可能であるかどうか判定さ
れる（２２）。変換ＳＴＧが機能的に初期化可能である
と判定されると、回路は合成され（１６）、実現され、
そして元のＳＴＧが機能的に初期化可能であった場合と
同様に、テストされる（１８）。変換ＳＴＧが機能的に
初期化可能でないと判定されると、元のＳＴＧの初期化
は、不可能であると結論される。そのような場合、所定
の仕様に基づいて機能的に初期化可能な設計を作成する
ために、本発明を利用することはできない。

【００７０】本発明は、このタスクを達成するために共
に利用される３つの手順を考えている。変換ＳＴＧが機
能的に初期化可能であり、そしてそれは、既知の初期化
シーケンスと初期状態を持っている。初期化可能合成手
順において、この情報が与えられて、ドントケアの適切
な割当てを保証する。しかし、変換が適用されない場合
には、機能的に初期化可能なＳＴＧは、存在し得ないの
である。

【００７１】ＡＳＧからある状態を取除くことによっ
て、ＡＳＧの強連結特性を変えることができる。ＡＳＧ
の状態は、手順ＳｔａｔｅＣｌａｓｓを利用して、以下
の３クラスに分類される。

【００７２】クラス１：ある状態を取除くことによって
ＡＳＧを切断せず、そして新規ＡＳＧが強連結のままで
ある場合、この状態はクラス１に含まれる。

【００７３】クラス２：ある状態を取除くことによって
ＡＳＧを切断しないが、新規ＡＳＧが強連結であるた
め、なお数状態もまた取除かねばならない場合には、こ
の状態はクラス２に含まれる。

【００７４】クラス３：ある状態を取除くことによって
ＡＳＧを切断する場合、この状態はクラス３に含まれ
る。ＳＴＧにおける同時性によって、状態は、クラス１
あるいはクラス２に置かれる。クラス１あるいはクラス
２に属する状態ｔ_iが取除かれる場合、ｔ_iの親からｔ
_iの子までの代替経路が存在する。例えば、図２に示さ
れたＡＳＧを考えてみる。状態００００と１１１１は、
クラス１に属する。状態０１１１がクラス２に属す理由
は、ＡＳＧが強連結のままでいるためには、それを取除
くことによってまた、状態１１１１を取除く必要がある
からである。クラス３では、取除かれた状態は順次動作
に対応し、そしてそれには同時実行経路はない。例え
ば、図２において、１１０１と０１０１の両状態が取除
かれる場合、ＡＳＧは切断される。従って、状態セット
｛１１０１，０１０１｝は、クラス３に属すのに対し、
個別的には、両状態は、クラス２に属す。従って、クラ
ス１とクラス２のメンバーは、集合的には非基本状態と
称されるのに対し、クラス３のメンバーは、基本的状態
と称されて、取除くことはできない。

【００７５】非基本状態である場合にのみ、ＡＳＧから
その状態を取除くことができる。

【００７６】所定のＳ_D、Ｖ_Dおよび非入力信号

【００７７】

【外４】

【００７８】に対する不整合状態ＩＳ_Siセットは、以下
の不整合状態識別（ＩＳＩ）手順を利用して識別される
が、この手順は、状態ベクトルの決定部分を与えられる
と、特定非入力信号に対する不整合状態セットを識別す
る。

【００７９】手順ＩＳＩ（Ｓ_D，Ｖ_D，ｓ_i） / ^*Returns a set of inconsistent states^*/ begin 1. Determine all states in T _D; 2. k=｜T _D｜; 3. For n=1 to k do 4. If (NS_Si(T_Dn)=1) then add T _Dn to on-list; 5. else add T_Dn to off-list; 6. If on-list or off-list is empty then return:/
^*T _Dsatisfies theCNS property for s_i ^*/ 7. else return the list with fewer states:/^*T _D
does not satisfy CNSproperty^*/ end 例えば、図２のＡＳＧを考えてみる。Ｓ_D＝｛Ｉ_r，Ｏ
_a｝，Ｓ_N＝｛Ｉ_a，Ｏ_r｝およびＶ_D＝｛Ｉ_r＝１，
Ｏ_a＝１｝が与えられると、手順ＩＳＩ（Ｓ_D，Ｖ_D，
Ｏ_r）は、次のように実行される。

【００８０】Ｔ_D＝｛１１００，１１０１，１１１１，
１１１０｝；ｏｎ−ｌｉｓｔ＝｛１１００，１１０１，
１１１０｝；ｏｆｆ−ｌｉｓｔ＝｛１１１１｝；ｏｎ−
ｌｉｓｔもｏｆｆ−ｌｉｓｔも空ではないので、Ｔ
_Dは、信号Ｏ_rに対するＣＮＳ特性を満足させない。ま
た、ｏｆｆ−ｌｉｓｔにはｏｎ−ｌｉｓｔより少数の状
態しかないので、ＩＳＩは｛１１１１｝をリターンす
る。ＩＳＩによってリターンされた状態セットが基本状
態を含んでいる場合、これらの状態は取除くことはでき
ない。クラス２に属す状態が取除かれる場合には、ＡＳ
Ｇの強連結性を保持するために、追加の数状態が取除か
れなければならない。注目すべきことに、状態ｔ_iの除
去によって、やはりクラス２に属す別の状態ｔ₂の除去
が必要となる場合、ｔ₂の除去によって次に第３状態ｔ
₃の除去が必要になる。ｔ₃がクラス１に属す場合に
は、それ以上、状態を取除く必要はない。従って、状態
ｔ₁の除去によって、２つの追加状態ｔ₂とｔ₃を取除
く必要があったのに対し、ｔ₂の除去によっては１つの
追加状態ｔ₃を取除くだけでよい。取除こうとする状態
のリスト（ＬＳＲ）が与えられると、次の再帰的手順が
取除くべき追加状態を識別する。この手順は、取除かれ
る状態セットをリターンする。

【００８１】手順ＳｔａｔｅＲｅｍｏｖａｌ（ＬＳ
Ｒ） / ^*Returns the set of states removed and the modi
fied ASG^*/ begin 1. While LSR ≠｛φ｝｛

【００８２】

【外５】

【００８３】3. Delete its incoming and outgoi
ng edges from the ASG. 4. LSR=LSR-t _i 5. LSR=LSR ∪｛states with indegree=0 or outd
egree=0 ｝ 6. ｝ 7. ｝ 8. Return the set of all states removed end 図２のＡＳＧを考察する。状態１１０１を取除くことに
よって状態１００１のみを取除けばよい。しかし、状態
０１０１を取除くことによっては、状態０１１１と０１
００を取除く必要がある。状態０１１１と０１００を取
除くことによって、今度は状態１１１１と００００をそ
れぞれ取除く必要がある。ＡＳＧ状態を取除くことによ
って、ある信号遷移シーケンスの発生を妨げる。ＳＴＧ
に追加の因果関係制約を持ち込むことによって、遷移シ
ーケンスへの制約が強められる。因果関係制約は、そう
でなければ同時だっただろう２つの遷移間に順序を課す
る。従って、因果関係制約は、順次動作をもたらし、よ
って同時性を低減させる。２つの遷移に対する因果関係
制約は、それらの間の有向辺によって、ＳＴＧ内で特定
されている。状態ｔを取除くことによって課された因果
関係制約を識別する手順は、以下で与えられる。この手
順は再帰的である。状態を取除くことによって、追加状
態を取除く必要がある場合には、それらの追加状態に対
してもさらに、因果関係制約が導出されなければならな
い。Ｐ_tを状態ｔの親状態のセットを示すものとする。
同時に、Ｃ_tは、ｔの子のセットを表す。Ｃ_t（ｎ）
は、ｔのｎ番目の子である。

【００８４】手順ＣａｕｓＣｏｎｓ（ｔ）： / ^*Returns a set of causality constraints^*/ begin 1. TSR=StateRemoval(t); 2. /^*TSR is the total set of states removed^*/ 3. For each state j in TSR do ｛ 4. Determine P _jand C _jfrom the new ASG; 5. Let k=the number of states in C _j 6. For n=1 to k do ｛ 7. Find the shortest path from a state in P_jto
state C_j(n) 8. The transition sequence specified by this pa
th corresponds to acausality constraint 9. ｝ 10. ｝ end 取除いた状態の親から子の各々へは、少なくとも１つの
代替経路がなければならない。これは、ＡＳＧの強連結
性を保持するのに必要である。従って、子の各々にとっ
て１つの因果関係制約が必要である。

【００８５】例えば、図２に示されたＡＳＧでは、状態
０１１１を取除くことによってなお、状態１１１１を取
除く必要がある。先ず、状態１１１１の除去に関連する
因果関係制約が導出されねばならない。状態１１１１の
親は１０１１である。その子は、０１１１である。１０
１１から０１１１までは１つの経路しかない。この経路
に沿った遷移シーケンスは、Ｏ_a ⁺が後に続くＩ_r ^-で
あり、よって、図１で示されるＳＴＧでは、Ｉ_r ^-から
Ｏ_a ⁺までの辺を必要とする。そこで、状態０１１１に
関連する追加の因果関係制約を導出するためには、必要
と思われる０１１１の唯一の親は、００１１であること
が分かる。また、０１０１は、０１１１の唯一の子であ
る。従って、００１１から０１０１までの経路によって
指定された因果関係制約は、ＳＴＧにおいてＩ_a ^-から
Ｏ_a ⁺まで辺が置かれることを必要とする。しかし、Ｉ
_r ^-はＩ_a ^-の前に発生しなければならないので、Ｉ_r
^-からＯ_a ⁺までの辺は冗長になり、そして取除くこと
ができる。状態を取除くことによって追加の因果関係制
約をもたらし、それによって、同時性を減じることがで
きる。従って取除こうと考えられているあらゆる状態に
コストが割当てられる。ＡＳＧから状態ｔ₁およびｔ₂
を取除くことを考える。状態ｔ₁を取除くことによっ
て、状態ｔ₂を取除くことによって必要とされるより多
くの状態を取除かねばならない場合には、ｔ₁の方がコ
ストが高いということになる。従って、ｔ₂の方が取除
くための候補としては良好である。

【００８６】例えば、図２に示されるＡＳＧを考えてみ
る。状態０１０１の除去によって４つの追加状態を取除
く必要があるのに対し、状態１１１１の除去によって
は、取除くべき追加状態はない。従って、状態１１１１
の方が状態０１０１よりコストは低い。ＡＳＧを検査す
ることによって、取除かれる状態の総数を常に計算でき
るとは限らない。ＡＳＧ状態の除去によってＳＴＧにも
たらされる因果関係制約のために、新規ＡＳＧにおける
状態の総数がさらに低減することもあり得る。例えば、
図１５（ａ）に示されるＳＴＧ断片を考察する。対応す
る部分的ＡＳＧも示されている。Ｓ２とＳ５の両状態
は、クラス１に属する。従って、ＡＳＧの強連結性を保
持するために、この２つの除去によっていずれの追加状
態も取除く必要はない。状態Ｓ２が取除かれる場合に
は、図１５（ｂ）で示されるように、２つの因果関係制
約が原ＳＴＧに追加されねばならない。このＳＴＧから
構成されたＡＳＧも示されている。このＡＳＧは、５状
態のみであるのに対し、原ＡＳＧは、８状態であった。
同様に、Ｓ５が取除かれる場合、原ＡＳＧには単一の因
果関係制約が追加される。修正ＳＴＧおよび対応するＡ
ＳＧは、図１５（ｃ）に示される。このＡＳＧは、６状
態である。従って、状態Ｓ２の除去によって、正味３状
態を除去したことになるのに対し、状態Ｓ５の除去によ
っては、正味２状態を除去したのみである。この結果、
Ｓ５の方がＳ２よりコストは低いことになる。

【００８７】以下の説明は、単一ベクトルによって初期
化できるＳＴＧに限定される。複数ベクトルの初期化を
必要とするＳＴＧにも、この手順を応用することができ
る。状態の除去によって、Ｋ図にドントケア項目を追加
するのみで、他項目には影響を及ぼさないものとする。
従って、状態除去の前の項目が１（０）である場合、そ
れは１（０）のままであるか、あるいは状態除去後にド
ントケアになるであろう。この条件が満足されない場
合、この手順は、初期化可能ＳＴＧを導出することがで
きないこともあり得る。全体の手順は再帰的である。各
繰り返しごとに、１非入力信号が初期化される。手順の
基本段階は、下記の通りである。

【００８８】手順ＳＴＧＴｒａｎｓｆｏｒｍ begin 1. Initially, S _Dconsists of all primary inputs a
nd S_Xcontains all non-input signals. Thus, V_{D c}
orresponds to an unassigned primary inputvector.
IS _Si is the set of inconsistent states for non-in
put signal s_i. 2. While IS _Si= ｛φ｝｛ 3. Pick a V_D 4. ｝ 5. While S_N≠｛φ｝｛

【００８９】

【外６】

【００９０】7. IS _Si=ISI(S_D,V_D,s_i); 8. If IS_Si does not contain any essential st
ates then assign a cost to it. 9. end 10. Select s_ihaving the lowest cost of IS_Si; 11. SR=StateRemoval(IS_Si); 12. Derive causality constraints for each k _iSR
and add these to the list of causality constraint
s 13. s _iis added to S _Dand is removed from S
_N; v _i=NS _Si(T_D) isadded to V _D. 14. ｝ 15. Modify STG by adding edges corresponding to al
l causality constraints; 16. Remove redundant edges; 17. Create a new ASG and a new set of K-maps; 18. return V_D; end 初期化ベクトルは、Ｖ_Dのプライマリ入力信号値によっ
て与えられる。この初期状態は、Ｖ_Dにおける指定され
た非入力信号値に対応する。この情報は、次いで、前掲
の、Ｓ．Ｔ．チャクラダー他の論文に記述された、初期
化可能合成手順に与えられ、ドントケアがそれに応じ
て、確かに割当てられるようにする。Ｔ．Ａ．チュー
（Ｃｈｕ）による「グラフ理論仕様に基づく自己計時Ｖ
ＬＳＩ回路の合成」と題する論文ＰｈＤ論文（１９８７
年，ＭＩＴ）では、活性および独自状態符号化（ＵＳ
Ｃ）が、ハザードのないオペレーションを保証するため
に満足されねばならない構文特性として識別されてい
る。活性特性にはＡＳＧ、従ってＳＴＧが強連結されね
ばならないことが必須である。本発明では、非基本状態
のみが除去されるので、状態除去手順は、活性を保持し
ている。ＵＳＣもまた、状態除去によって保持される。
原ＳＴＧがＵＳＣを満足させる場合、状態の除去によっ
てＵＳＣ特性を侵害することはあり得ない。新状態が追
加されないので、状態符号化は、前と同様のままにな
る。

【００９１】従って、提案されたＳＴＧ変換は、非基本
的かつ不整合状態の除去および、追加の因果関係制約の
持ち込みから成っているが、活性ならびにＵＳＣ特性を
保持している。

【００９２】文献から採用した、機能的に初期化不可能
な設計の実施例によって、この手順を説明しよう。Ｔ．
Ａ．チューによる「グラフ理論仕様に基づいた自己計時
ＶＬＳＩ回路の合成」と題するＰｈＤ論文（１９８７
年，ＭＩＴ）に発表されたトリガモジュールの合成を考
察する。このモジュールには、２つのプライマリ入力
（Ｉ_r，Ｏ_a）および２つの非入力信号（Ｉ_a，Ｏ_r）
がある。ＳＴＧ，ＡＳＧおよび非入力信号に対する合成
Ｋ図は、それぞれ、図１，図２および図３に示される。
Ｋ図を点検することによって、設計が機能的に初期化不
可能であることは明らかであるが、それは、２つの非入
力信号のいずれも、プライマリ入力のみによって初期化
できないからである。状態割当てにおける信号の順序
は、（Ｉ_r，Ｏ_a，Ｉ_a，Ｏ_r）である。簡潔にするた
めに、信号Ｏ_rを先ず初期化しようとする場合について
説明する。しかし、この経路が初期化可能な解決に達し
ない場合には、他の信号の利用を最初に試みなければな
らないことに注目すべきである。必要なＳＴＧ変換は、
下記のように導出される。

【００９３】Ｓ_D＝｛Ｉ_r，Ｏ_a｝；Ｓ_N＝｛Ｉ_a，Ｏ
_r｝；Ｖ_D＝｛Ｉ_r＝Ｘ，Ｏ_a＝Ｘ｝あらゆるＶ_Dに対して信号Ｏ_rに対するＩＳＩとＳｔａ
ｔｅＣｌａｓｓの呼出しの結果は、表２に要約されてい
る。取除かれた状態の総数から見たコストもまた、示さ
れている。

【００９４】

【表２】

【００９５】状態００００および１１１１は、最低コス
トに関連する。従って、それらは、除去のための最良候
補であり、第１に考察される。状態１１１１の除去を考
察する。状態００００の除去は、同様に実行することが
できる。

【００９６】ＳｔａｔｅＲｅｍｏｖｅおよびＣａｕｓＣ
ｏｎｓを利用して、状態１１１１の除去によって課され
る因果関係制約を決定する。結果は、Ｉ_r ^-からＯ_a ⁺
までの辺を原ＳＴＧに追加しなければならない、であ
る。

【００９７】Ｏ_rがＳ_Dに追加され、そしてＳ_Nから除
去される；Ｏ_r＝０がＶ_Dに追加される。

【００９８】信号Ｉ_aが初期化されねばならない。Ｏ_r
は初期化されているので、それが初期化され得るかどう
か先ずチェックする。Ｖ_Dは更新されて、現在は｛Ｉ_r
＝１，Ｏ_a＝１，Ｏ_r＝０｝を含む。

【００９９】対応するＴ_D＝｛１１００，１１０１｝が
Ｉ_aに対するＣＮＳ特性を満足させるので、ＩＳＩ（Ｓ
_D，Ｖ_D，Ｉ_a）はゼロセットをリターンする。

【０１００】次いで、Ｉ_aがＳ_Dに追加され、Ｓ_Nから
除去される；Ｉ_a＝１がＶ_Dに追加される。

【０１０１】Ｓ_N＝｛φ｝であるので、信号はこれ以上
初期化される必要はない。

【０１０２】Ｉ_r ^-からＯ_a ⁺までの辺を追加すること
によって原ＳＴＧは修正される。

【０１０３】新規ＡＳＧが作成される。これは、状態１
１１１が不在の原ＡＳＧのサブグラフとなっている。

【０１０４】次いで、新規Ｋ図、初期化ベクトルおよび
初期状態が、Ｓ．Ｔ．チャクラダー他による論文で説明
された手順に与えられ、従ってドントケアは、適切に割
当てられる。

【０１０５】ブール式は次の通りである。

【０１０６】Ｏ_r＝Ｉ_aＯ_rＩ_r＋Ｏ_rＯ_a＋Ｉ_aＯ_a Ｉ_a＝Ｉ_aＯ_r＋Ｉ_aＩ_r＋Ｏ_rＩ_r プライマリ入力ベクトルＩ_r＝１，Ｏ_a＝１によって回
路を、状態Ｏ_r＝０，Ｉ_a＝１に初期化することを示す
ことができる。

【０１０７】図１６は、本発明の教旨に従って設計され
た初期化可能トリガモジュールの略図である。図示され
た回路設計は、通常の方法で作成することができる。作
成された回路に初期化シーケンスを適用すると、回路は
テストする準備が整う。

【０１０８】初期化可能回路の設計に至る非同期回路合
成方法について説明し、例示してきたが、添付のクレー
ムの範囲によってのみ限定されるべき発明の広い原理お
よび精神から逸脱することなく、変更例等が可能である
ことは、当業者には明白であろう。

【０１０９】

【発明の効果】以上説明したように本発明は、回路が初
期化可能であることを保証するように非同期回路を合成
することができ、また回路を初期化する初期化シーケン
スを得ることができる。

【０１１０】さらに、機能的に初期化不可能信号遷移グ
ラフを機能的に初期化可能信号遷移グラフに変換して、
非同期回路設計において利用することができる。

【図面の簡単な説明】

【図１】トリガモジュールの信号遷移グラフである。

【図２】図１のトリガモジュールのための非同期状態グ
ラフである。

【図３】図１のトリガモジュールのカルノー図である。

【図４】ハンドシェークコントローラの信号遷移グラフ
である。

【図５】ハンドシェークコントローラのカルノー図であ
る。

【図６】ハンドシェークコントローラの最小論理実現の
ための従属グラフである。

【図７】初期化可能実現のためのハンドシェークコント
ローラの従属グラフである。

【図８】Ａ／Ｄ変換器のカルノー図である。

【図９】部分初期化シーケンスツリーのための略図であ
る。

【図１０】Ａ／Ｄ変換器の最小実現のための従属グラフ
である。

【図１１】ＳＩＳ非同期回路ベンチマークスーツｑｒ４
２．ｇのためのカルノー図である。

【図１２】回路の初期化の第１段のための初期化シーケ
ンスツリーを示す図である。

【図１３】回路の初期化の第２段のための初期化シーケ
ンスツリーを示す図である。

【図１４】初期化可能非同期回路を合成する方法の流れ
図である。

【図１５】費用要素計算のために利用された実施例を示
す図である。

【図１６】トリガモジュールの略図である。

【符号の説明】

なし

───────────────────────────────────────────────────── フロントページの続き (72)発明者ラビンドラケイロイアメリカ合衆国 08536 ニュージャーシー州プレインズボロラヴェンスクレストドライブ 5118 (56)参考文献ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＣＯＭＰＵＴＥＲＳ，ＶＯＬ. 41，ＮＯ．３，Ｐ．374−379，Ｋ．− Ｔ．ＣＨＥＮＧＥＴＡＬ．，”ＩＮＩＴＩＡＬＩＺＡＢＩＬＩＴＹＣＯＮＳＩＤＥＲＡＴＩＯＮＩＮＳＥＱＵＥＮＴＩＡＬＭＡＣＨＩＮＥＳＹＮＴＨＥＳＩＳ"

Claims

(57)【特許請求の範囲】

【請求項１】回路の機能的動作を定める信号遷移グラフ
に基づいた初期化可能非同期回路設計を合成する方法で
あって、（ａ）信号遷移グラフから非同期状態グラフを導出する
ステップと、（ｂ）非同期状態グラフが機能的に初期化可能な回路設
計を定義しているかどうかを判定するステップと、（ｃ）ステップ（ｂ）が、設計は機能的に初期化可能で
あると判定する場合、下記のステップを実行し初期化シ
ーケンスを生成するステップと、ｉ．入力信号および非入力信号に対するＫ図から見て、
回路の機能的動作を特定する。 ii．トップレベルに前記各非入力信号に対応する各自の
ルートノードを有する初期化シーケンスツリーを形成す
る。 iii．前記各ルートノードに対してＩＮＩＴ関数を順次
適用して、非入力信号に対応するノードを有するブラン
チを形成する。 iv．成功ノードあるいは故障ノードに達するまで、各ブ
ランチに対して（ｃ）（ii）と（ｃ）（iii ）のステッ
プを繰り返す。ｖ．成功ノードに達するブランチに対応する前記初期化
シーケンスを形成する。（ｄ）ステップ（ｂ）が、設計は機能的に初期化可能で
はないと判定する場合、下記のステップを実行し修正非
同期状態グラフを生成するステップと、ｉ．信号遷移グラフから、各状態が決定部分と未決定部
分を有する状態ベクトルによって符号化されている非同
期状態グラフを導出する。 ii．前記状態ベクトルの決定部分から指定非入力信号に
対する不整合状態を識別する。 iii．ＳｔａｔｅＣｌａｓｓ手順を利用して、ステップ
（ｄ）（ii）で識別された各状態を分類する。 iv．非入力信号を選択し、そして不整合状態を取除く。ｖ．ステップ（ｄ）（iv）で取除かれた不整合状態が、
最少の同時性損だけで、未修正信号遷移グラフと同等に
動作する前記修正非同期状態グラフになるように非同期
状態グラフを修正する。 vi．修正非同期状態グラフに対応するように状態ベクト
ルの決定部分を更新する。 vii．全ての非入力信号が初期化されるまで、ステップ
（ｄ）（ii）から（ｄ）（vi）を繰り返す。（ｅ）機能的に初期化可能である場合は前記信号遷移グ
ラフに従って初期化可能非同期回路を合成し、機能的に
初期化可能でない場合は前記修正非同期状態グラフに従
って初期化可能非同期回路を合成するステップ、とから
成ることを特徴とする初期化可能非同期回路設計を合成
する方法。
【請求項２】（ａ）信号遷移グラフに関して、回路の機
能的動作を特定するステップと、（ｂ）信号遷移グラフから、各状態が決定部分と未決定
部分を有する状態ベクトルによって符号化されている非
同期状態グラフを導出するステップと、（ｃ）状態ベクトルの決定部分から指定非入力信号に対
する不整合状態を識別するステップと、（ｄ）ＳｔａｔｅＣｌａｓｓ手順を利用して、ステップ
（ｃ）で識別された各状態を分類するステップと、（ｅ）非入力信号を選択し、そして不整合状態を取除く
ステップと、（ｆ）ステップ（ｅ）で不整合状態を除去した結果、同
時性の損失が最少となるように未修正信号遷移グラフと
同等に動作する修正非同期状態グラフになるように、非
同期状態グラフを修正するステップと、（ｇ）状態ベクトルの決定部分を修正信号遷移グラフに
対応するよう更新するステップと、（ｈ）全ての非入力信号が初期化され、そして状態ベク
トルが未決定部分を含まなくなるまで、ステップ（ｃ）
から（ｇ）を繰り返すステップと、（ｉ）全ての非入力信号が初期化された後、決定部分が
次のテストのための非同期回路の初期化に利用され得る
場合、修正遷移グラフに従って、初期化可能非同期回路
を合成するステップ、とから成ることを特徴とする初期
化可能非同期回路設計を合成する方法。
【請求項３】前記不整合状態識別ステップは、その関連
する状態ベクトルの所定の決定部分を有する全状態を識
別するステップと、所定の非入力信号に対する各識別状態の次状態値をチェ
ックするステップと、決定部分の状態ベクトルおよび所定の非入力信号に応答
する所望の次状態値を発生できない状態を識別するステ
ップ、とから成ることを特徴とする請求項２記載の初期
化可能非同期回路設計を合成する方法。
【請求項４】前記各状態分類ステップは、それを取除い
ても非同期状態グラフを切断せず、そして非同期状態グ
ラフがその状態の除去後もなお、強連結のままであるよ
うな各状態を第１クラスに識別するステップと、それを取除いても非同期状態グラフを切断せず、そして
非同期状態グラフが強連結のままであるために、別の状
態が取除かれねばならないような各状態を第２クラスに
識別するステップと、それを取除くと非同期状態グラフを切断するような各状
態を第３クラスに分類するステップ、とから成ることを
特徴とする請求項２記載の初期化可能非同期回路設計を
合成する方法。
【請求項５】前記信号遷移グラフ修正ステップは、第２
クラスに識別された状態を取除く前に、第１クラスに識
別された状態を取除くことを特徴とする請求項４記載の
初期化可能非同期回路設計を合成する方法。
【請求項６】前記信号遷移グラフ修正ステップは、最少
数の追加状態を取除くために、第２クラスに識別された
状態を取除くことを特徴とする請求項５記載の初期化可
能非同期回路設計を合成する方法。
【請求項７】前記追加状態除去ステップは、状態除去手
順に従って実行されることを特徴とする請求項６記載の
初期化可能非同期回路設計を合成する方法。
【請求項８】前記不整合状態識別ステップは、第３クラ
スの識別状態を取除くことを特徴とする請求項４記載の
初期化可能非同期回路設計を合成する方法。
【請求項９】前記信号遷移グラフ修正ステップは、不整
合状態が達成されるまで、深さ優先方法で状態グラフを
点検するステップと、不整合状態に対応するノードの入力辺と出力辺を状態グ
ラフから消去するステップと、ノードの先祖の経路に沿って引き返し、そして同時性が
生ずるノードに達するまでノードを消去するステップ
と、状態グラフから冗長弧を除去するステップ、とから成る
ことを特徴とする請求項２記載の初期化可能非同期回路
設計を合成する方法。
【請求項１０】状態ベクトルの決定部分は、プライマリ
入力信号と初期化非入力信号を含み、そして未決定部分
は、初期化されていない非入力信号を含むことを特徴と
する請求項２記載の初期化可能非同期回路設計を合成す
る方法。
【請求項１１】前記更新ステップは、初期化非入力信号
を含むよう状態ベクトルの決定部分を更新することを特
徴とする請求項１０記載の初期化可能非同期回路設計を
合成する方法。
【請求項１２】信号遷移グラフは、機能的に初期化不可
能であることを特徴とする請求項２記載の初期化可能非
同期回路設計を合成する方法。
【請求項１３】合成回路に従って、回路を製作するステ
ップ（ｊ）から成ることを特徴とする請求項２記載の初
期化可能非同期回路設計を合成する方法。
【請求項１４】状態ベクトルの決定部分を製作した回路
に適用するステップ（ｋ）から成ることを特徴とする請
求項１３記載の初期化可能非同期回路設計を合成する方
法。