JPH0431147B2

JPH0431147B2 -

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Publication number: JPH0431147B2
Application number: JP60150356A
Authority: JP
Priority date: 1984-07-16
Filing date: 1985-07-10
Publication date: 1992-05-25
Also published as: JPS6188371A; EP0168650A3; EP0168650A2; US4703435A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ開示の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ実施例 F1 本発明の論理合成方法（第１図） F2本発明の論理合成プロセス（第２図〜第１
０ｃ図）Ｇ発明の効果Ａ産業上の利用分野本発明は論理設計、特に自動化論理設計方法に
係る。

Ｂ開示の概要本発明は、自動化論理合成方法において、まず
フローチヤートレベルの記述からAND／OR論理
の設計を生成し、該AND／OR論理を簡略化し、
該簡略化されたAND／OR論理をNANDまたは
NOR論理に変換し、該NANDまたはNOR論理
へ特定の簡略化変換シーケンスを適用し、該簡略
化されたNANDまたはNOR論理を目標テクノロ
ジーに変換するとともに、必要に応じてこれを簡
略化して目標テクノロジーのプリミテイブの相互
接続を或る言語で記述した出力を与えることによ
り、論理図を自動的に作成することができるよう
にしたものである。

Ｃ従来の技術プロセツサが複雑になるにつれて、プロセツサ
の論理設計は一層複雑になつてきた。一般的な設
計プロセスを概説すると、まずフローチヤートま
たはレジスタ転送レベル（register transfer
level）の記述を作成することにより、プロセツ
サの所期の動作が記述される。次に、この記述に
基いてプロセツサ動作のシユミレーシヨンが行な
われ、これによりフローチヤートに従つて動作す
るプロセツサが所望の結果を与えることが確認さ
れる。次に、フローチヤートに記述された動作を
行なうように論理図上の実現形
（implementation）が設計され、そしてその論理
図とフローチヤートの仕様を比較して両者に矛盾
がないことが確認される。最後に、この論理図上
の実現形に従つて物理的レイアウトが設計され
る。

上記プロセスは、設計すべきプロセツサが複雑
になると、著しく困難になるばかりか、その所要
時間も桁外れに大きくなる。例えば、IBM3081
プロセツサの各チツプは、極めて複雑な機能を実
行できる回路を700回路以上含んでいる。このよ
うなプロセツサのフローチヤート仕様は全く複雑
であり、最初の論理図上の実現形を設計する場合
でさえ、かなりの時間を必要とする。更に、プロ
セツサが複雑になるにつれ、相反する制約要因、
すなわちゲート数の制約とタイミングの制約を同
時満足させることは益々困難になる。詳述すれ
ば、典型的なタイミングの制約には、或る信号を
レジスタＡの出力からレジスタＢの入力に所定の
時間内に供給しなければならないというものがあ
る。このタイミングの制約を満たすために、設計
者は、レジスタＡおよびＢの間の経路に使用する
ゲート数を最小限にした論理配列を設計するのが
普通である。しかしながら、タイミングを分析し
て、前記タイミング制約が満たされていないこと
が発見される場合、設計者は、比較的多数のゲー
トを使用することによつてレジスタＡ及びＢの間
の処理速度を改善するように前記論理配列の設計
を変更しなければならない。最小限のゲート数で
すべてのタイミング制約を真に満足する論理設計
を得るまでには、設計を何回も繰返さなければな
らないかも知れない。従つて、論理設計が極めて
高い費用を要することはまれではない。

この理由で、自動論理合成分野の研究開発活動
が活発になつており、このことは最近において特
に著しい。初期の研究は、ブール関数をブール代
数のプリミテイブ（primitive）から成る最小の
２レベル・ネツトワークに変換するアルゴリズム
の開発に集中し、次いで限られた回路フアンイン
および代替的なコスト関数を処理するための拡張
アルゴリズムが開発された。しかしながら、これ
らのアルゴリズムは２レベルの最小化を用いるか
ら、その実行に必要な時間は、回路数とともに指
数関数的に増加する。それ故、このようなアルゴ
リズムは、大型のプロセツサを設計するのには実
際的ではない。

また、仕様レベルを高める努力も試みられた。
例えば、動作仕様（behavioral specification）
を作成し、そしてブール式のレベルでTTLや
CMOSといつたテクノロジーと独立（無関係）
な実現形を設計することが行なわれた。しかしな
がら、このような手法の結果はふつう、マニユア
ル設計による実現形よりも費用がかかるばかり
か、目標テクノロジーを利用していなかつた。例
えば、テイー・デイー・フリードマンほか、“自
動論理設計ジエネレータ（ALERT）で使用する
方法”、IEEEトランザクシヨン・コンピユータ
（T.D.Friedman et al、“Method Used in an
Automatic Logic Design Generator
（ALERT）”、IEEE Trans.Computers）、Ｃ−
18、593−614（1969）に記載されているシステム
は、マニユアル設計に比較して160％以上のゲー
トを必要とするIBM1800プロセツサ用の実現形
を生成した。その後の幾つかの試みは、より効率
的な論理を生成するためと、その実現形を設計者
が十分に制御することができるようにするための
ものであつた。例えば、エツチ・シヨーア、“デ
イジタルシステムの自動解析と合成”、博士論文、
プリンストン大学（H.Shorr、“Toward the
Automatic Analysis and Synthesis of Digital
Systems”、Ph.D.Thesis、Princeton
University）1962参照。しかしながら、この制御
は仕様言語上の制約を生じたので、該仕様はかな
り低いレベルのものとなつて、実現形との対応が
一層密接になつた。これは必然的に、自動化アプ
ローチの利点を減少させ、このアプローチを論理
合成というよりも論理エントリのシステムに近い
ものにした。

設計サイクルの初期の部分をサポートするため
に開発されたツールが、例えば下記の論文に記載
されている。

エイ・パーカーほか“CMU設計自動化システ
ム−自動化データ経路設計の例”、第16回設計自
動化コンフアレンス議事録、ラスベガス（A.
Parker et al.“The CMU Design Automation
System−An Example of Automated Data
Path Design”、Proceedings of the 16 th
Design Automation Conference、Las Vegas）、
1978.73〜80頁；この論文に記載されている手法は、計算機の機
能記述を与えた上で、２つのテクノロジーにおけ
るレジスタの実現形、レジスタ演算子およびそれ
らの相互接続を具現しているが、レジスタ転送を
順序づけるための制御論理は具現していない。し
かしながら、TTL（トランジスタ・トランジスタ
論理）およびCMOS（相補性金属酸化膜半導体）
の両実現形については、自動化設計は既存のマニ
ユアル設計の場合よりもかなり多くのチツプ領域
を必要とする。

また、論理再写像（remapping）、すなわち既
存の実現形を１つのテクノロジーから他のテクノ
ロジーに変換することについての最近の研究もあ
る。例えば、エス・ナカムラほか“LORES論理
再構成システム”、第15回設計自動化コンフアレ
ンス議事録、ラスベガス（S.Nakamura et al、
“LORES−Logic Reorganization System”、
Proceedings of the 15 th Design Automation
Conference、Las Vegas）、1978、250〜260頁で
は、既存の小規模または中規模集積回路を大規模
集積回路に変換する際に、設計者を支援するシス
テムについて記載している。しかしながら、再写
像は古いテクノロジーのプリミテイブから新しい
テクノロジーのプリミテイブの１対１の変換を必
要とするのが普通であるので、テクノロジーとの
独立性が比較的高い場合に利用できる簡略化
（simplification）を利用できないことが多い。

Ｄ発明が解決しようとする問題点従つて、本発明の目的は、前述の欠点を克服す
る自動化論理合成手法を提供することである。

本発明の他の目的は、比較的高速で動作するこ
とが可能であり、しかもマニユアル設計の結果と
同等の結果を生じうる自動化論理合成手法を提供
することである。

本発明の他の目的は、複数の異なつたテクノロ
ジーにおいて満足できる結果を生じうる自動化論
理合成手法を提供することである。

Ｅ問題点を解決するための手段本発明は、論理回路の動作特性の記述（レジス
タ転送レベルのフローチヤート仕様）から所望の
テクノロジーにおける該論理回路の実現形を設計
するための論理合成方法を提供するもので、まず
動作特性の記述に従つてAND／ORレベルの第１
の論理設計を生成し、それを簡略化し、次いでそ
れと同等の機能を遂行するNAND／NORレベル
の第２の論理設計に変換する。あとで述べるよう
に、ここまでのステツプは公知であるが、本発明
の特徴はその後の変換シーケンスにある。すなわ
ち、本発明はNAND／NORレベルの第２の論理
設計を簡略化するために所定の変換シーケンスを
適用することにより、論理の深さ（入力から出力
までの論理レベル数）を減少させ、冗長性を除去
し、フアンインを所定の値に制限し、そして該制
限で再び生じた冗長性を除去する。最後に、簡略
化された第２の論理設計がTTL等の所望のテク
ノロジー変換される。

詳細については実施例のところで説明するが、
上述のような変換シーケンスを採用すると、途中
に特定のステツプを追加することにより、高速又
は小型化された論理設計を得ることができる。す
なわち、本発明によれば、高速用及び小型化用に
全く異なつた論理設計を生成する必要はない。ま
た、本発明では、テクノロジー特有の変換が最後
に行われるので、異なつたテクノロジーの適用が
容易に行える。

Ｆ実施例 F1 本発明の論理合成方法（第１図）本発明に従つた論理合成方法の概念は、第１図
に示されている。本発明に従つたシステムの幾つ
かの側面は、下記の論文に記載されており、本明
細書における以下の説明は幾分かはこれらの論文
に基いている。

(1) ジエー・エイ・ダリンジヤほか、“論理合成
の新しいアプローチ”、第17回設計自動化コン
フアレンス議事録、ミネアポリス（J.A.
Darringer et al、“Ａ New Approach to
Logic Synthesis”、Proceedings of the 17 th
Design Automation Conference、
Minneapolis）、1980、543〜549頁 (2) ジエー・エイ・ダリンジヤほか、“論理合成
の試み”、回路およびコンピユータに関する
IEEEインタナシヨナル・コンフアレンス議事
録、ポートチエスタ（J.A.Darringer et al、
“Experiments in Logic Synthesis”、
Proceedings of the IEEE International
Conference on Circuits and Computers
ICCC 80、Port Chester）、1980、234〜237A
頁 (3) ジエー・エイ・ダリンジヤほか、“局所的変
換にる論理合成”、IBMジヤーナル・オブ・リ
サーチ・アンド・デベロツプメント（J.A.
Darringer et al、“Logic Synthesis Through
Local Transformations”、IBM Journal of
Research and Development）、第25巻、第４
号、1981、272〜280頁本発明はマニユアル設計プロセスの一部を自動
化せんとするものである。本発明は抽象的な３レ
ベルで論理設計に作用する。まず、直截的な方法
を用いて仕様から最初の実現形が生成される。こ
の実現形はこのレベルで簡略化でき、その後次の
レベルに移される。この簡略化は局所的（local）
または、全体的（global）な変換によつて行なわ
れ、これにより簡略化または洗練化が達成され
る。いくつかのレベルでこの実現形に作用するこ
とが可能であるので、システムが或るレベルで小
さな変更を行なうと、それより下位のレベルにお
ける簡略化を大きくすることができる場合があ
る。機能を維持するような変換を使用することに
より、あらゆる場合に生成される実現形が指定さ
れた動作と機能的に等価であることが保証され
る。

第１図に示されたシステムの入力は、レジスタ
転送仕様（指定されたマスタスライス・テクノロ
ジーでチツプ上に実現すべき論理機能を、フロー
チヤート制御言語で記述したレジスタ転送レベル
の仕様）と、インタフエース制約と、目標テクノ
ロジーを特徴づけるテクノロジー・フアイルであ
る。このシステムの出力は目標テクノロジーのプ
リミテイブの詳細な相互接続を或る言語で記述し
たものであり、従つてこれに基いて自動化論理図
を作成できるばかりか、既存のプログラムと結合
すれば自動化配置、配線およびチツプ組立てを行
なうことができる。この出力の実現形は目標テク
ノロジーに沿つて記述されており、この目標テク
ノロジーに特有の制約を満足する。

タイミングまたは他の物理的問題は、配置およ
び配線前には検出できないことがある。このよう
な場合、所望の実現形が得られるまで、仕様を修
正したりまたは制約を変更したりして前記合成プ
ロセスが反復される。

本発明による方法はデータ管理システムにおけ
る論理表示について動作するPL／Ｉプログラム
を含む。データ管理システムは、エフ・イー・ア
レンほか、“実験的コンパイリング・システム”、
IBMジヤーナル・オブ・リサーチ・アンド・デ
ベロツプメント（F.E.Allen et al、“The
Experimental Compiling System”、IBM
Journal of Research and Development）、第24
巻（1980）、695〜715頁に記載のものが望ましい。
論理合成データベースは“ボツクス”と呼ばれる
単一の構成要素を用いる。各ボツクスは入力端子
と出力端子を有し、これらの端子はそれぞれ他の
ボツクスに結線されている。また、各ボツクスは
タイプ−プリミテイブの場合もあり、他のボツク
スの定義を引用することもある−によつても指定
される。従つて、複数のボツクスから成る階層構
成を使用することができ、またパリテイ・ボツク
スのような高レベルのボツクスの場合は、必要に
応じて単一のボツクスとして扱うか、または次の
レベルの実現形へ展開することができる。

論理合成データベースは２グループの表からな
る。第１グループの表は使用されているテクノロ
ジーを記述し、テクノロジー・フアイルから作成
される。このテクノロジー・フアイルは、ボツク
ス・タイプごとに名称、機能を保持し、また入出
力ピンの番号と名前のような情報をも保持する。
これらのデータはバツチモードで作成され、対話
式システムの初期設定中に読取られる。

第２グループの表は本発明のシステムにより生
成される論理表示を含む。このグループは、１つ
のボツクス表と、１つの信号表と、ボツクスと信
号の関係を記述する１組の補助表とから成る。デ
ータには意図的にいくらかの冗長性がある。すな
わち、各ボツクスは入力信号と出力信号の完全な
リストを有し、各信号はソースおよびシンクのリ
ストを有する。ボツクス表のすべての項目は、テ
クノロジー・グループへのリンクを与えるタイプ
情報を含み、かくてプログラムが特定のボツクス
に関するテクノロジー情報を得ることを可能にす
る。

F2 本発明の論理合成プロセス（第２図〜第１
０ｃ図）第１図に概略的に示されたシステムを用いる場
合。本発明にる合成プロセスは、第２図に示すよ
うな複数のステツプから成る。第２図は本発明の
方法で使用される記述の３つの重要なレベルを示
す。すなわち、最初のものはAND／ORレベル１
０４であり、第２のものは（目標テクノロジーに
依存する）NANDまたはNORレベル１０６であ
り、最後のものは（ボツクスのタイプが目標テク
ノロジーのブツクまたはプリミテイブである如
き）ハードウエア・レベル１０８である。あらゆ
るレベルで、その実現形は信号によつて接続され
るボツクスのネツトワークである。このタイプの
実現形の目的は、最初の機能仕様が小さな複数の
ステツプのシーケンスによつて受入れ可能な実現
形へ変換されるように、１組の変換およびこれら
の変換を適用するシーケンスを発見することであ
る。

本発明のプロセスは、ステツプ１００において
レジタル転送レベルの記述（第４図参照）を与え
ることから開始する。この記述は２つの部分：す
なわち合成されるチツプの入力、出力およびラツ
チの仕様と；１クロツク・サイクルの間にチツプ
出力およびラツチがチツプ入力の値およびラツチ
の前の値によりどのようにセツトされるかを記述
する、フローチヤートのような制御仕様とからな
る。第２図のステツプ１０２において、レジスタ
転送レベルの記述は簡単な変換を受け、これによ
りAND／OR論理の最初の実現形が得られる。こ
のAND／ORレベルは、周知の方法で、仕様言語
構造をそれと等価なAND／OR実現形と単に置換
することにより生成される。第２図のステツプ１
０４において、この論理は複数のボツクスの相互
接続の形式で開始し、該ボツクスは例えばAND，
OR，NOT，PARITY，EQ，XOR，DECODE，
REGISTER（一般的なラツチ）、SENDER，
RCVRのような遂行すべき動作を表わすタイプ
によつて指定される。第２図のステツプ１０４に
おいて、最初のAND／OR実現形は、先ずAND，
ORまたはNOTよりも複雑なすべての演算子を、
それより簡単なAND，ORおよびNOTの組合せ
に置換えることにより展開される。この展開され
たAND／OR論理から始めるにあたり、PL／Ｉ
プログラム変換を呼出すことにより、簡略化が達
成される。なお、これらのPL／Ｉプログラム変
換は、相互接続されたプリミテイブのパターンを
探索し、該パターンを機能的に等価で且つ比較的
簡単なパターン（演算子、接続等の数が比較的少
ないパターン）に置換えるものである。ステツプ
１０４における変換は局所的な、ブール式の教科
書的な簡略化であり、その大部分はボツクスの数
を減少するが、正規の形式を生成しない。簡略化
の例は第５ａ図および第５ｂ図に示されている。
これらの変換の或るものは、コンパイラ最適化手
法、例えば、定数伝播（“０”または“１”の信
号を論理ブロツクを介して転送すること）、共通
項除去（同じ関数を計算するブロツクを組合わせ
ること）、入れ子式の結合的可換演算子の組合せ、
単一入力のANDおよびORの除去等に類似してい
る。使用された変換の他の例を下記に示す： NOT（NOT(a)）→ａ AND（ａ、NOT(a)）→０ OR（ａ、NOT(a)）→１ OR（ａ、AND（NOT(a)、ｂ））→OR（ａ、ｂ） XOR（PARITY（a₁、……、a_o）、ｂ）→ PARITY（a₁、……a_o、ｂ） AND（ａ、１）→ａ OR（ａ、１）→１これらの変換では、論理の一部が接続されない
ままに残されることがあるが、これは、コンパイ
ラがデツドコードを削除するのに似た方法で一掃
（cleanup）することができる。

ステツプ１０４でAND／ORレベルの簡略化を
行なつた後、簡略化されたAND／OR実現形は
NANDまたはNOR実現形へ変換される。
AND／OR論理がその論理設計において多数の異
なつた演算子の使用を必要とするのに対し、
NANDまたはNOR論理はそれより一層少ない演
算子を必要とするにすぎない。例えば、NAND
論理設計では、NANDゲートだけの組合せを用
いてすべての論理関数を実現することができるか
らである。NAND実現形またはNOR実現形のど
ちらを選択するかは目標テクノロジーで利用でき
るプリミテイブによつて決まる。しかしながら、
NANDまたはNOR記述は、フアンイン制約もフ
アンアウト制約もないので、テクノロジーに特有
のものではない（フアンインは１つのボツクスに
入力される信号の数を指し、フアンアウトは１つ
の信号のシンクまたは宛先の数を指す）。これら
のプリミテイブへの遷移は、局所的な変換により
初歩的に行なわれるので、不要な重複した
NANDまたはNORが導入され、後に除去される
ことがある。また、この時点では、チツプ・イン
タフエース情報を用いて、一般的な、すなわちテ
クノロジーに特有のものではないセンダおよびレ
シーバをチツプ入力および１次出力に置き、かつ
正しい信号極性を確保するのに必要な場合にはイ
ンバータを挿入することが行われる。これらの変
換を行なう手法はよく知られているので、本明細
書ではその詳しい説明を省略する。

第２図のステツプ１０６では、簡略化変換がネ
ツトワーク中の各信号に適用される。NANDお
よびNOR変換は一層困難であるので、本発明者
はNAND／NORレベルで多くの実験を行ない、
その結果得られた変換シーケンス、すなわち“シ
ナリオ”が受入れ可能な結果を生じることを確認
した。これらの変換が局所的であると云われる所
以は、ネツトワークの小さいサブグラフ（通常は
５以下のボツクス）が、機能的に等価で且つより
簡単な別のサブグラフに置換えられるという点に
ある。これらの変換は、接続数を増加せずに、実
現形のボツクス数を減少させようとするものであ
る。そのためには、該変換の際に、関係する種々
の信号のフアンアウトを検査しなければならな
い。というのは、フアンアウトは実際に除去され
るボツクスおよび信号の数に影響するからであ
る。或る変換は、検査不能な縮退故障の原因とな
る再収束性のフアンアウトを除去しようとする。

変換によつては、ネツトワーク全体にわたつ
て、できれば、それ以上変換が適用されなくなる
まで、反復して適用されるものがある。第３ａ図
〜第３ｎ図は本発明の１つの実施例で使用される
NAND変換、すなわちNTR1〜NTR10を表わ
す。NOR変換も演算子を除けばこれと同一であ
る。各変換はそれに関連する１つの条件を有して
おり、該条件は置換の際にボツクスまたは接続を
減少することによつて実現形を簡略化することが
できるか否かを決定する。これらの条件は、中間
信号のフアンアウトに依存しており、また目標テ
クノロジーが二重レール出力を有すると仮定され
ているか否かということにも依存している。

NAND／NORレベル変換の実験から得られた
通常の変換シーケンス、すなわち“シナリオ”
は、受入れ可能な結果を生成することが確認され
ている。このうち、“高速”シナリオは経路長を
短縮することに適し、“小型”シナリオは設計の
小型化に適している。これらのシナリオの概要が
第６図に示されている。本発明の良好な実施例で
は、“通常”のNAND／NORシナリオのステツ
プのシーケンスは下記のようになる： GENNORを適用：（またはGENNANDを適
用）； NOCHANGEを得るまでNTR1、NTR2、
CLEANUP、NTR3、NTR4、NTR10、
CLEANUP、NTR7、NTR9、PROPCON、
CLEANUP、CTE、CLEANUPを適用； FANIN4； NTR6A、FACTORN、NTR6A、CLEANUP
を適用； NTR10、CLEANUP、NTR7
（NOINCREASE）、NTR9、PROPCON、
CLEANUPを適用： CTE、CLEANUPを適用；FANIN8： NFANIN、NTR11、CLEANUPを適用； GENNORまたはGENNAND変換は、目標テ
クノロジーに従つて、AND／OR実現形を単に
NANDまたはNOR論理に変換するだけである。
このタイプの変換は従来からよく知られているの
で、本明細書では詳しい説明を省略する。

第３ａ図のNTR1変換は二重インバータを除去
するためのものであり、常に適用される。という
のは、セル数を減少させることは常に望ましいと
考えられ、またこの変換は接続数または経路長を
増加させないからである。この変換や他の変換
は、場合によつてはフアンアウトを増加させるこ
とがあるが、フアンアウトは、必要ならば後で減
少させることができる。

第３ｂ図のNTR2変換が適用されるのは、S1
がフアンアウトを持たず、S2がプリミテイブ、
すなわちNANDまたはNORにだけフアンアウト
する場合である。この変換は、接続数が増大する
場合には適用されない。例えば、第３ｂ図の変換
では、ゲート10および12が除去され、またそれら
の対応する入力および出力の接続も除去される。
しかしながら、S2が４個のNANDに対するフア
ンアウトを有する場合は、それぞれのNANDに
NTR2変換を適用することが必要になるので、結
果的に接続数が増加する。

第３ｃ図のNTR3変換が適用されるのは、ゲー
ト出力Siのいずれもフアンアウトせず、Srもフア
ンアウトせず、しかもゲートBiのいずれも単一
セル・ブツクのフアンインしきい値を越えない場
合だけである。これは後のドツテイングをセツト
アツプするのに役立つ。

第３ｄ図のNTR4変換は局所的な冗長性を除去
する。冗長性は組合せ論理回路に固有のものであ
り、ネツトワーク中の信号が該ネツトワークの機
能を変更せずに一定値にセツトできる場合に存在
する。NTR4変換は前段のゲートの出力Ｓがフア
ンアウトする場合には当該論理を複製
（replicate）する。

第３ｇ図のNTR6A変換はドツテイングをセツ
トアツプするためのものであり、ドツテイングが
目標テクノロジーで許される場合にしかランしな
い。

NTR7変換は、ある形式の冗長な接続を除去す
る。この変換は、パラメータNOINCREASEが
指定されない限り、必要ならばボツクスを複製す
る。NTR7変換は実際には、第３ｈ図〜第３ｊ図
に示された３つの変換を含み、そのすべては
NTR7変換が前述のプログラムで呼出される度に
ランする。

第３ｌ図のNTR9変換は、或る信号とその否定
信号がどちらもNORまたはNANDゲートに入力
するケースを取扱う。ゲート14に加わる入力
“０”は等価的なNOR変換の場合には入力“１”
である。この変換には、後述するPROPCONが
続くことが必要である。

NTR10変換は、第３ｍ図および第３ｎ図に示
されている２つの異なつた変換を含み、そのどち
らも、NTR10変換が呼出される度にランする。
NTR10変換は、第３ｎ図のゲート18および20の
出力がフアンアウトしない場合しかランしない。

第３ｏ図のNTR11変換は、一般的な各レジス
タ（OR機能を有するとみなされる）の前に適切
な数のプリミテイブを置くことにより、該レジス
タのすべてに“１”のフアンインを与える。

PROPCON、CLEANUPおよびCTEはそれぞ
れ、定数伝播除去、デツドコード除去および共通
項（共通部分式）除去等のコンパイラ動作に類似
している。共通項除去は、同じ論理値を生じる
（複数の）ボツクスを見つけ、１つのボツクスを
除去し、かつ他のボツクスの出力を共有すること
を指す。（第５図ａ参照） FANIN4は、それ自体ではいかなる変換をも
実行しないが、その代りに、“FANIN”として
知られている変数を値４にセツトする。

FACTORNは、変数FANINによつて指定さ
れたフアンインの限度を越えているボツクスのみ
を検査する。その場合、第３ｐ図の変換が適用さ
れる。この変換は、すべてのボツクスを指定され
たフアンインの限度以下に減少させるものではな
く、共通のシンクを有するボツクスにしか適用さ
れない。

NFANINは、最少のボツクスを有し、且つ延
長する経路数をできるだけ少なくするようにフア
ンイン・トリーを構築することによつて、このフ
アンインを指定された限度に修正する。

NOCHANGEループでは、これらの変換は、
それ以上論理の変更が生じなくなるまで、指定さ
れた順序で反復的に行なわれる。一般に、
NOCHANGEループにおけるこれらの変換の順
序は、先行する変換が後続する変換の適用を可能
とするとき、該後続する変換が呼出されるような
ものである。例えば、最初のループでは、NTR9
変換で開始するシーケンスは相補入力を有するゲ
ートを除去するために使用される。これは定数０
または１を生成しうるから、定数伝播
（PROPCON）、接続されないボツクスの除去
（CLEANUP）、共通項除去（CTE）、そして再度
のCLEANUP（この時点で接続されていない共通
項を処理する）がランされなければならない。他
方、フアクタリングおよびNFANINによるフア
ンインの修正後は、幾つかの変換をランしてはな
らない。なぜなら、それらの変換は既に設定され
たフアンイン限界を破壊することがあるからであ
る。

前述のプログラムを再び調べると、一定の機能
シーケンスが実行され、そのうちのある機能は複
数の変換を含んでいることが分る。更に詳細に説
明すれば、最初のNOCHANGEループでは、変
換NTR1、NTR2、CLEANUP、NTR3は論理
の深さ、すなわち入力から出力への論理のレベル
の数を減少させるように動作する。すなわち、
NTR1変換は論理の深さを２レベルから１レベル
に減少させ、NTR2変換は論理の深さを３レベル
から１レベルに減少させる。NTR3変換は一見し
て論理の深さを減少させないように見える。とい
うのは、これは３レベルの論理を３レベルの論理
に変換するからである。しかしながら、場合によ
つては、最後のレベルのゲート１１（第３ｃ図）
を後で除去することができるので、NTR3変換は
論理の深さを減少させるのに有用な場合が多い。

論理の深さを減少させると、すなわち論理を一
層少ない数のレベルから構成すると、冗長性を検
出する機会が増加する。従つて、NTR4、
NTR10、CLEANUP、NTR7、NTR9、
PROPCON、CLEANUPは冗長性を除去するた
めに適用される。

冗長性を除去した後、共通項除去シーケンス
CTE、CLEANUPがランされる。

NOCHANGEループのラン終了後、ドツトパ
ターンを導入し、且つフアンインを特定のレベル
に減少させるために、複数の変換が適用される。
これは、フアンイン限度を値４にセツトするステ
ツプFANIN4によつて行なわれる。続いて、
NTR6A、FACTORN、NTR6A、CLEANUP
のシーケンスが適用され、かくて論理の深さを犠
牲にしてフアンインを減少させることが行なわれ
る。

ドツトパターンの導入ならびにフアンインを減
少させるためのフアクタリングは再び、冗長性を
生じることがあるので、このような冗長性を除去
するためにNTR10、CLEANUP、NTR7、
NTR9、PROPCON、CLEANUPのシーケンス
が適用される。

次いで、CTE、CLEANUPのシーケンスをラ
ンすることにより共通項が除去される。

最後に、論理は、目標テクノロジーによつて許
容されたフアンインの最大値、例えばフアンイン
値８に調整されなければならない。そのため、フ
アンイン値を８にセツトするFANIN8に続いて
NFANIN、CLEANUPが適用される。

これまでの説明で明らかなように、前述のプロ
グラムは機能的に下記のように表わすことができ
る：Ａ論理の深さを減少させるループ A1 論理の深さの減少 A2 冗長性の除去 A3 共通項の除去Ｂドツトパターンの導入とフアンインを特定の
レベルに減少させるフアクタリングＣ冗長性の除去Ｄ共通項の除去Ｅ論理の最大許容フアンインの調整論理の深さを減少させるループの後に行なわれ
る動作は論理の深さを拡大する傾向があるので、
前記プロセスは一般に圧縮ステージとそれに続く
拡張ステージとみなすことができる。２レベルの
ブール最小化手法を用いることにより論理の深さ
を最大限度まで減少させることは論理的には可能
であるが、このようにして論理を圧縮してしまう
と、（例えば後のハードウエア簡略化の段階で）
他の簡略化変換を利用するための再拡張が一層困
難となろう。従つて、論理圧縮変換が特に適して
いることが分つた。

前述のプログラムは、“通常”のシナリオに関
するものであるが、“高速”シナリオおよび“小
型”シナリオは前述のプログラムを下記のように
変更することにより得ることができる。“小型”
シナリオの場合、“通常”のシナリオの
NOCHANGEループが挿入される： NOCHANGEを得るまでNTR6、NTR5、
NTR1、NTR2、CLEANUP、NTR3、NTR4、
NTR10、CLEANUP、NTR7、NTR9、
PROPCON、CLEANUP、CTE、CLEANUPを
適用；第３ｅ図のNTR5変換は、セル数が増加しない
場合にのみ適用される。第３ｆ図のNTR6変換は
セル数が減少する場合にのみ適用される。NTR5
およびNTR6変換を調べると、これらの変換は経
路長を増加させることがあり、従つて、“小型”
シナリオにしか使用できないことが分る。挿入さ
れたループ中の他の変換は、NTR5およびNTR6
変換から生じうるすべての変更を取扱うために設
けられる。例えば、NTR5およびNTR6変換は二
重インバータを形成しうるから、NTR1で開始す
るシーケンスがランする。NTR1変換は二重イン
バータを除去し、かくて他の変換が適用される状
況を作り出す。

前述の２番目のNOCHANGEループを調べる
と、このループに含まれる最初のシーケンス
NTR6、NTR5は論理の深さを増加することによ
つてセル数を減少させることが明らかである。次
いで、シーケンスNTR1、NTR2、CLEANUP、
NTR3が適用され、NTR6、NTR5による変換を
利用することにより、論理の深さの減少を軽減す
る。この論理の深さを減少させるシーケンスの
後、冗長性除去および共通項除去シーケンスが最
初のNOCHANGEループで適用される。

従つて、“小型”シナリオのプログラムは下記
のように表わすことができる：Ａ論理の深さを減少させるループ A1 論理の深さの減少 A2 冗長性の除去 A3 共通項の除去 A′ セル数を減少させるループ A1′ セル数の減少 A2′ 論理の深さの減少 A3′ 冗長性の除去 A4′ 共通項の除去Ｂドツトパターンの導入とフアンインを指定さ
れたレベルに減少させるフアクタリングＣ冗長性の除去Ｄ共通項の除去Ｅ論理の最大許容フアンインの調整 “小型”シナリオがゲート数の最小化を強調す
るように設計されているのに対し、“高速”シナ
リオは時にはゲート数を犠牲にして、経路長の短
縮を強調するように設計されている。経路長は、
信号のソースからその宛先の１つまでの或る経路
に沿つた遅延を指す。通常、経路長は、レジスタ
またはチツプの主要入力からレジスタまたはチツ
プの主要出力までの間で測定される。測定結果
は、経路にあるボツクス数または該経路の推定遅
延時間（ナノ秒単位）で表示できる。

高速シナリオでは、最初のNOCHANGEルー
プで最後にランするステツプとしてNTR8への呼
出しが挿入される。その直後に、FANINは値４
に代つて値８にセツトされ、そしてプログラムの
最後の行からNTR11が削除される。次に、これ
らのプログラム変更による高速シナリオの動作に
ついて説明する。

第３ｋ図のNTR8変換が高速シナリオで使用さ
れるのは、これが経路を短縮するからである。し
かしながら、第３ｋ図に示されたボツクスには、
複製しなければならないものがあるから、かかる
経路の短縮はセルを犠牲にして行なわれることが
ある。また、フアンイン限度８に対するフアクタ
リングも経路を短縮するが（例えば４ウエイの
NOR／ORが１つのセルを必要とし、８ウエイの
NOR／ORが２つのセルを必要とするような二重
レール・テクノロジーでは）セル数を増加するこ
ともある。これについては、第８ａ図および第８
ｂ図を参照して詳細に説明する。

特定のテクノロジーでは、種々のフアンイン能
力を有する種々のプリミテイブまたは“ブツク”
があり、それぞれのブツクが異なつた数のセルを
含んでいることがある。例えば、８ウエイの
NANDゲートは２つのセルを使用し、４ウエイ
のNANDゲートは１つのセルしか使用しないこ
とがある。もし、８ウエイのNANDゲートを２
個使用して10種類の入力を結合する際に、４入力
が各NANDゲートについて共通であれば、その
結果は第８ａ図に示すとおりになる。各々のブツ
クは７入力を受取り、合計して４セルが使用され
るであろう。

もしフアンインが値４に限定されていれば、同
じ論理は第８ｂ図に示すように３個の４ウエイの
ブツクを用いて実現することができる。ブツク数
は増加しているけれども、各々のブツクは１つの
セルしか含んでおらず、従つてセル数は４から３
に減少する。しかしながら、セル数の減少は論理
の深さを１レベルだけ増加するという犠牲を代償
として得られるものである。

“通常”シナリオまたは“小型”シナリオで
は、より小さいブツクを使用しつつセル数を減少
させるために、フアンインの値を４にセツトし且
つフアクタリングを行なうことは、それだけの価
値がある。しかしながら、“高速”シナリオでは、
より小さいブツクの使用を伴なう論理の深さの増
加は受入れ不可能であるから、フアンインは
NOCHANGEループの後で最大許容フアンイン
にセツトされる。

従つて、“高速”シナリオの簡略化プログラム
は機能的に下記のように表すことができる。

Ａ論理の深さを減少させるループ A1 論理の深さの減少 A2 冗長性の除去 A3 共通項の除去 A4 論理の深さの減少とセル数の増加Ｂドツトパターンの導入とフアンインをテクノ
ロジーの許容最大限に減少するフアクタリングＣ冗長性の除去Ｄ共通項の除去Ｅレベルの最大許容フアンインの調整前記変換の探索方法は、データベースの相互の
接続ボツクスを順次に探索し、変換が適用できる
パターンを探すというものである。この探索は変
換ごとに効率的な方法で行なわれる。例えば、
NTR2変換については、完全な論理設計のうち１
入力インバータを探索する。というのは、その方
が、マルチウエイのNANDまたはNORを調べて
その前後にインバータが存在するか否かを決定す
るよりも速いからである。

前述の簡略化シーケンスの後、複数の変換を当
該論理に適用することにより、NANDまたは
NORの実現形を目標テクノロジーに写像し、こ
のテクノロジーに特有の実現形を簡略化し、この
テクノロジーに特有の制約を強制する。これは第
２図のステツプ１０８のハードウエア・レベルで
実行される。ステツプ１０８で適用される変換
は、その厳密な実現は目標テクノロジーに依存す
るけれども、一般には下記のようになる。

テクノロジーに特有の変換は下記順序で適用す
るのが望ましい。第１に、一般的なNAND／
NORゲートは目標テクノロジーの対応物に写像
される。もし或るゲートのフアンインの値が高過
ぎて、目標テクノロジーに対応するプリミテイブ
が存在しなければ、同じ論理機能を形成するため
にプリミテイブのトリーが構築されなければなら
ない。レジスタ、すなわち一般的なラツチはテク
ノロジーに特有のラツチに写像される。一般に、
テクノロジーに特有のラツチはデータ値用の限定
されたピン数を有する。もし収容できるものより
も大きいデータ値がラツチに入力ゲートされるな
らば、特別の“ポート”が目標テクノロジーで規
定されたように当該ラツチに接続されなければな
らない。センダとレシーバはテクノロジーに特有
の対応物にそれぞれ写像される。

第２に、もし目標テクノロジーが二重レールで
あれば、二重レールのブツクが導入される。各ゲ
ートから正および負の位相の両方が利用可能な場
合、すべてのインバータ（チツプ入力のインバー
タを除く）は除去され、それらの出力信号はそれ
らの入力信号のソースの逆相に接続される。

第３に、テクノロジーに特有の“工夫”、例え
ば、特別なブツク、ドライバ、レシーバ等、一般
的な変換の時代には知られていなかつたものが導
入される。これらは、プリミテイブのNANDま
たはNOR実現形よりも少ないセルを使用して、
幾つかの機能（例えばXOR、トライバと論理機
能の組合せ、レシーバと論理機能の組合せ、ラツ
チとレシーバの組合せ、等）を実現する。テクノ
ロジーに特有のNANDまたはNORのパターンが
探索され、適切なブロツクにより置換えられる。
第７ａ図の例では、３個のセルを、目標テクノロ
ジーに従つた内蔵レシーバを有する単一の
NANDで置換できる。

もしドツト、すなわちワイヤードANDまたは
ワイヤードORが目標テクノロジーで許容される
ならば、＋ANDまたは＋OR機能を実現するパタ
ーンが探索される。もしこれらのパターンの入力
がフアンアウトを有さなければ、該パターンは例
えば第７ｂ図に示すように、ドツトにより置換え
られる。ドツトは第７ｃ図に示すようにフアンイ
ンを減少するためにも導入できる。ドツトが導入
された後、特別なブツクが更に存在することがあ
るので、再び探索が行なわれる。

次に、フアンアウトが制約に適合するように調
整される。フアンアウト限度は、テクノロジーに
特有のボツクスのタイプと、これらのボツクスの
出力ピンに関して指定される。フアンアウトをこ
れらの限度内に収めるため、違反するボツクスを
複製し、そのフアンアウトの或るものを複製され
たボツクスに分配（並列式再駆動）するか、また
はフアンアウトの或るものを違反ボツクスの前に
置かれた再駆動用＋ORまたは＋AND機能で駆動
（直列式再駆動）する。フアンアウト調整後に、
追加の二重レールのブツクがフアンアウト制約に
違反しないように付加される。

次に、クロツク信号がチツプ入力として導入さ
れ、テクノロジーに特有のクロツク配分の要件に
従つてチツプの各ラツチに配分される。これはテ
クノロジーに応じたクロツク平衡と特別なクロツ
クドライバの導入とを必要とする。

次に、ラツチからラツチへの逆方向の経路長と
チツプ出力からチツプ入力への経路長とが解析さ
れる。最初に長い経路を短縮するため、フアンイ
ンおよびフアンアウトの再駆動系を再配列し、
（たとえセル数を犠牲にしても）ドツトを導入し、
より高いレベルで実行されたフアクタリング変換
の“取消し”を行ない、そして高能力のブツクを
導入する。次に、短かい経路が、最小限の経路長
要求に適合するように延長される。

次いで、前述の経路長修正から生じているかも
しれないフアンアウト違反を修正するように、フ
アンアウト調整が反復される。

最後に、スキヤンインおよびスキヤンアウト・
ピンが導入され、そして複数のラツチがLSSDス
キヤン・リングを形成するように互いに連結され
る。必要な場合、適切なチツプ検査信号および
（または）禁止信号がチツプ出力に導入される。
このプロセスはフアンアウト違反を生じることが
あるので、フアンアウト調整が反復される。

前述のシーケンスに続く、NORテクノロジー
用のハードウエア変換および簡略化プログラムの
例は下記のとおりである。

GENHW、CLEANUPを適用； DUAL（NOLIMIT）、CLEANUPを適用； OPTDRIVE（小型または高速）、CLEANUP、
OPTXOR（小型または高速）、CLEANUPを適
用； GENDOTを適用； OPTDRIVE（小型または高速）、CLEANUP、
OPTXOR（小型または高速）、CLEANUPを適
用； FANOUT、DUAL、CLEANUPを適用； CLOCKを適用； TIMINGを適用； FANOUT、DUAL、CLEANUPを適用； SCANP、FANOUTを適用； GENHWは一般的なゲートをハードウエアの
プリミテイブへ写像する。フアンインは
NAND／NOR簡略化の終了時に調整されている
ので、このステツプの大部分は単に１対１の写像
に過ぎない。

DUALは二重レールテクノロジーで必要なイ
ンバータを除去するためのものであり、そのため
これらのゲートを、既に正負の位相が使用可能に
なつている他のゲートに吸収させる。この変換は
通常、フアンアウト限度を越える場合には適用さ
れないが、NOLIMITオプシヨンが与えられた場
合は常に適用される。

OPTDRIVEはテクノロジーに特有の使用可能
ブツク、すなわち組込みNOR能力を有するドラ
イバ・ブツクを利用する。第９ａ図に示すよう
に、この時点の論理設計は分岐出力を有する
NORゲートを含み、その１つの分岐がドライバ
に進む。目標テクノロジーによつては２つの機能
を単一のブツクにより与えることができるので、
この場合には第９ｂ図の配列に置換できる。しか
しながら、これは“通常”および“小型”シナリ
オでは望ましいが、速度が犠牲にされているとい
う点で不利である。従つて、“高速”シナリオの
場合は、第９ｃ図に示すように、セル数を犠牲に
して高速の“並列”動作を行なう配列に変換する
ことが必要である。

OPTXORはテクノロジーに特有の他のブツ
ク、すなわちXORブツクを利用する。この変換
は、第１０ａ図に示すような、XOR機能を与え
るNORゲートのパターンを探索し、これを第１
０ｂ図に示すようなXORブツクに置換する。し
かしながら、この場合も、“高速”シナリオでは、
第１０ｃ図の変換が行なわれる。

GENDTは、ゲート除去とフアンイン減少を両
方とも行なうようにドツテイングを導入する。例
えば、第７ｂ図に示す変換では、ゲート15および
16が除去されるが、第７ｃ図に示す変換ではゲー
ト17を除去せず、該ゲートへのフアンインを減少
する。これは、目標テクノロジーにおけるより小
さいブツクの使用を可能にし、かつ他の変換を適
用可能とするので、結果的にセルを節約すること
ができる。GENDOTは論理を変更するので、こ
れに応じて出現しているかも知れない特別なブツ
クを探索するために、OPTDRIVEおよび
OPTXORが再び適用される。

FANOUTはフアンアウトを許容限度内に減少
させるために適用される。注目すべき点は、前述
のハードウエアレベルにおける簡略化プログラム
の前半は、DUAL変換がNOLIMITオプシヨンの
下で適用されるように、フアンアウト限度とは無
関係にランされるということである。種々の変換
によつてフアンアウト違反が生ぜられることがあ
るが、それらは前述のようにFANOUTを適用す
ることによつて修正されねばならない。そして再
びDUALが適用されるが、今回はフアンアウト
制約に違反しないように適用される。

CLOCKは、テクノロジーに特有の要件に従つ
て、従来から知られている方法でクロツク信号を
配分するために適用される。

TIMINGは経路長を修正するために適用され、
このためフアンイン・トリーおよびフアンアウ
ト・トリーを再配列し、長い経路長を短縮すべく
より多くのドツトを導入するとともに駆動レベル
を変更し、また必要に応じてパツド論理を挿入し
て短かい経路を延長する。TIMINGの適用後、
そのタイミング修正から生じているかも知れない
違反を修正するためにフアンアウト調整が再び実
行され、そしてフアンアウト調整の間に行なわれ
た変更を利用するためにフアンアウト制約の範囲
内でDUALが再びランされる。

最後に、SCANPは、LSSDスキヤン経路を形
成するように複数のレジスタを連結するために適
用される。再び、SCANPから生じているかも知
れない違反を修正するために、フアンアウトが調
整される。

Ｇ発明の効果本発明の論理合成システムは、最初の仕様と最
後の実現形の間で３つの異なつた簡略化レベル：
すなわち高いレベルの簡略化、NAND／NORレ
ベルの簡略化およびテクノロジーに特有の簡略化
を使用する。これらの３つの異なつたレベルにお
ける変換のいくつかは類似しており、適用される
ボツクスのタイプしか異なつていないので、ある
レベルで行なわれなかつた簡略化は後に行なわれ
ることになろう。これは冗長であるように見える
かも知れないが、できるだけ早い段階でこれらの
変換を適用すると、実現形のサイズを減少させる
ことができ、またNANDへの変換が行なわれる
ような場合にサイズの爆発的な拡大を防ぐことが
できる。

本発明の重要な利点は、２以上のテクノロジー
に対する適応性にある。すなわち、システムの極
く一部分の変更を必要とするだけで、テクノロジ
ーと独立した部分はそのままにしておくことがで
きるのである。この理由で、本発明に従つた合成
プロセスは、複数の異なつたテクノロジーで論理
を合成するのに有用であり、事実、１つのテクノ
ロジーから別のテクノロジーへの再写像を効率的
に行なうことを可能にする。１つのテクノロジー
から別のテクノロジーへハードウエアのプリミテ
イブを１対１で写像するというよりも、最初のテ
クノロジーの実現形（例えば、TTLチツプ実現
形）は、テクノロジーと独立したレベル（例え
ば、一般的なレジスタ、ドライバおよびレシーバ
を有するNANDレベル実現形）に抽象される。
NAND実現形は直截的な方法でNORレベル実現
形に写像され、そして第２図のNAND／NORレ
ベルに関連して説明したようにNORレベルの簡
略化が行なわれる。次いで、第２図のレベル１０
８に関連して説明したように、ハードウエア・レ
ベル写像および省略化が行なわれる。従つて、こ
の再写像はNORレベルで使用可能な簡略化を利
用することができる。

前述の出版物に記載されている合成プロセスの
中には、動作記述を作成し、これに基いてテクノ
ロジーとは独立したブール式の実現形を生成する
ものがある。しかしながら、これらのプロセスは
目標テクノロジーを利用していない。他の研究
は、計算機のデータフロー部分の合成、高いレベ
ルの動作記述からレジスタ転送記述への合成、な
らびにマイクロコードまたはプログラマブル論理
アレイにおける制御論理の実現に集中している。
それに対し、本発明は下記の重要な特性を提供す
る。

第１に、本発明は複数の記述レベルで局所的な
変換を行ない、テクノロジーと独立した記述レベ
ルを通してテクノロジーに特有の記述に至る。こ
れは簡略化を増進しつつ、異なつたテクノロジー
における設計の再実現も容易にする。

第２に、“通常”、“高速”および“小型”の各
シナリオで受入れ可能な結果を与えるような特定
の簡略化変換シーケンスおよびそれらに関連する
条件が見出されたので、自動論理合成が実用的な
ものになつた。

第３に、タイミング、ドライバおよび他のイン
タフエース制約は、これらの要件に適合する論理
を生成するようにハードウエア・レベルで使用さ
れる。

第４に、本発明による自動論理合成プロセス
は、タイミング解析、ならびに経路長問題を取除
くための設計変更を著しく容易にする。

【図面の簡単な説明】

第１図は本発明に従つた論理合成手法の概念
図、第２図は本発明に従つた論理合成手法におけ
る複数の簡略化レベルを示す図、第３ａ図〜第３
ｐ図はNAND／NORレベルで適用される簡略化
変換を示す図、第４図は本発明が開始するフロー
チヤート仕様の一部分を示す簡略図、第５ａ図お
よび第５ｂ図はAND／ORレベルで実行可能な簡
略化を示す図、第６図はNAND／NORレベルに
おける簡略化の異なつたシナリオを示す図、第７
ａ図〜第７ｃ図はハードウエアレベルにおける簡
略化の例を示す図、第８ａ図および第８ｂ図、第
９ａ図〜第９ｃ図、ならびに第１０ａ図〜第１０
ｃ図はテクノロジーに特有のハードウエア簡略化
の他の例を示す図である。１００……仕様ステツプ、１０２……簡単な変
換ステツプ、１０４……AND／ORレベル変換ス
テツプ、１０６……NAND／NORレベル変換ス
テツプ、１０８……ハードウエアレベル変換ステ
ツプ。

Claims

【特許請求の範囲】１論理回路の動作特性の記述から目標テクノロ
ジーにおける該論理回路の実現形を設計する方法
であつて、前記記述に従つてAND／ORレベルの第１の論
理設計を生成し、前記第１の論理設計を簡略化し、前記簡略化された第１の論理設計を、複数の相
互接続されたセルを含み、かつ前記第１の論理設
計と同等の機能を遂行するNAND／NORレベル
の第２の論理設計に変換し、前記第２の論理設計に対し、論理の深さを減少
するステツプ、冗長性を除去するステツプ、共通
項を除去するステツプ、フアンインを減少するス
テツプ、該フアンインを除去するステツプで再び
生じた冗長性を除去するステツプ、共通項を除去
するステツプ、及び前記目標テクノロジーに応じ
てフアンインを調整するステツプをこの順序で実
行することにより、前記第２の論理設計を簡略化
し、前記簡略化された第２の論理設計を前記目標テ
クノロジーに応じたハードウエア・レベルの設計
に変換する、ことを特徴とする論理合成方法。