JPS6188371A - 論理合成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ３問題点を解決するための手段 Ｆ、実施例 Ｆ　１．　　本発明の論理合成方法（第１図）Ｆ　２．
　　本発明の論理合成プロセス（第２図〜第１０ｃ図） Ｇ９発明の効果 Ａ、産業上の利用分野 本発明は論理設計、特に自動化論理設計方法に係る。

Ｂ、開示の概“及 本発明は、自動化論理合成方法において、まずフローチ
ャートレベルの記述からＡ　Ｎ　Ｄｌｏ　Ｒ論理の設計
を生成し、該ＡＮＤ１０Ｒ論理を簡略化し、該簡略化さ
れたＡ　Ｎ　Ｄｌｏ　Ｒ論理をＮＡＮＤまたはＮＯＲ論
９哩に変換し、該ＮＡＮＤまたはＮＯＲ論理へ特定の＋
７１１を略化変俣／−ケノスを適用し、該ｌ司略化され
たＮＡＮＤまたはＮ　ＯＲ、ｉａ工里を目標テクノロジ
ーに変換するさともに、必要に応じてこれを簡略化して
目標テクノロジーのプリミティブの相互接続を成る言語
で記述した出力を与えることにより、論理図を自動的に
作成することができるようにしたものである。

Ｃ０従来の技術 プロセッサかり雑になるにつれて、プロセッサの論理設
計は一層複雑になってきた。一般的な設計プロセスを概
説すると、まずフローチャートまたはレジスタ転送レベ
ル（ｒｅｇｉｓｔｅｒ　ｔｒａｎｓｆｅｒｌｅｖｅｌ　
）の記述を作成することにより、プロセッサの所期の動
作が記述ざ７Ｌる。次に、この記述に基いてプロセッサ
動作のシミュレーションが行なわれ、これによりフロー
チャートに従って動作するプロセッサが所望の結果を与
えることが確認される。次に、フローチャートに記述さ
れた動作を行なうように論理図上の実現形いｍｐｌｅｍ
ｅｎｔａｔｉｏｎノが設計され、そしてその論理図とフ
ローチャートの仕様を比較して両者に矛盾がないことが
確ｄ、３される。最後に、この論理図上の実現形に従っ
て物理的レイアウトが設計される。

上記プロセスは、設計すべきプロセッサが複雑になると
、著しく困雅になるばかシか、その所要時間も桁外れに
大きくなる。例えば、ＩＢＭ３０８１プロセッサの各チ
ップは、極めて複雑な機能を実行できる回路を７００回
路以上含んでいる。

このようなプロセッサのフローチャート仕様は全く複雑
であり、最初の論理図上の実現形を設計する場合でさえ
、かなシの時間を必要とする。更に、プロセッサが複雑
になるにつれ、相反する制約仮置、すなわちゲート数の
制約とタイミングの制約を同時満足させることは益々困
難になる。詳述すれば、典型的なタイミングのｍｌ杓に
は、成る信号をレジスタＡの出力からレジスタＢの入力
に所定の時間内に供給しなければならないというものが
ある。このタイミングの制約を満たすために、設計者は
、レジスタＡおよびＢの間の経路に使用するゲート数を
最小限にした論理配列を設計するのが普通である。しか
しながら、タイミングを分析して、前記タイミング制約
が調たされていないことが発見される場合、設計者は、
比較的多数のゲートヲ１史月１することによってレジス
タＡ及びＢの間の処理速度を改善するように前記論理配
列の設計を変更しなければならない。最小限のゲート数
ですべてのタイミング制約を真に満足する論理設計を得
るまでには、設計を同口も繰返さなければ女らないかも
知れない。従って、論理設計が啄めて商い費用を翠する
ことはまれで９まない。

この理由で、自動論理合成分野の研究開発活動が活発に
なっており、このことは最近において特に著しい。初期
の研究は、プール関数をプール代数のプリミティブ（ｐ
ｒｉｍｉ　ｔｉｖｅ　）から成る最小の２レベル・ネッ
トワー・りに変換するアルゴリズムの開発に集中し、次
いで限られた回路ファンインおよび代替的なコスト関数
を処理するための拡張アルゴリズムが開発された。しか
しながら、これらのアルゴリズムは２レベルの最小化を
用いるから、その実行に必要な時間は、回路数とともに
指数関数的に増加する。それ故、このようなアルゴリズ
ムは、大型のプロセッサを設計するのには実除的ではた
い。

また、仕様レベルを高める努力も試みられた。ｌｉすえ
ば、動作仕様（ｂａｈａｖｉｏｒａｌ　５ｐｅｃｉｆｉ
ｃａｔｉｏｎ）を作成し、そしてプール式のレベルでテ
クノロジーと独立（無関係）な実現形を設計することが
行なわれた。しかしながら、このような手法の結果はふ
つう、マニュアル設計による実現形よりも費用がかかる
ばかりか、目標テクノロジー会利用、していなかった。

例えば、ティー・ディー・フリートマンほか、”自動論
理設計ジェネレータ（ＡＬＥＲＴ）で使用する方、去”
、Ｉ　ＥＥＥ　トラ／ザク７ヨン・コンピュータ（Ｔ、
Ｄ、　Ｆｒｉｅｄｍａｎ　　ｅｔａｌ、”Ｍｅｔｈｏｄ
　　Ｕｓｅｄ　　ｉｎ　　ａｎ　　Ａｕｔｏｍａｔｉｃ
Ｌｏｇｉｃ　　Ｄｅｓｉｇｎ　　Ｇｅｎｅｒａｔｏｒ（
ＡＬＥＲＴ）”、Ｉ　ＥＥＥ　　Ｔｒａｎｓ、Ｃｏｍｐ
ｕｔｅｒｓ　）、Ｃ−１８，５９５−６１４（１９６９
）に記１敗されているシステムハ、マニュアル設計１こ
比軟して１６０％以上のゲート化・必“シとするＩ　１
３　Ｓ＋　１８０Ｏブロセノザ川のム現形″ｒ−主ｌノ
ｇ　した。ぞ、つ１麦の幾つかの賦与は、よりγ力率的
な論理全生成する７このと、その実現形を設計者が十分
に制帥することがでさるようにするためのものであった
。クリえば、エッチ・ショーア、“ディジタルシステム
の自動解析と合成“、博士舖文、プリンストン大学（Ｈ
，５ｈｏｒｒ、”Ｔｏｗａｒｄ　　ｔｈｅ　　Ａｕｔｏ
ｍａｔｉｃ　　Ａｎａｌｙｓｉｓａｎｄ　５ｙｎｔｈｅ
ｓｉｓ　ｏｆ　Ｄｉｇｉｔａｌ　Ｓｙｓｔｅｍｓ　”。

Ｐｈ、Ｄ、　Ｔｈｅｓｉｓ、Ｐｒ１ｎｃｅｔｏｎ　Ｕｎ
ｉｖｅｒｓｉｔｙ）１９６２参照。し刃）しながら、こ
の制御は仕様言語上の制約を生じたので、該仕もｋはか
なり低いレベルのものとなって、実現形との対応が一層
密接ｌこなった。こｔ″Ｌは必然的に、自動化アプロー
チの利点を減少させ、このアプローチを論理合成という
よりも論理エントリＤシステムに近いものにした。

設計す・イクルつ初期６９部分をサポートするために開
発されたツールが、例えば下記の論文に記載されている
。

エイ・パーカーは：り＞　”　ＣＭ　Ｕ設計自助化シス
テム−自動化データ経路設計の例”、第１６回設計自動
化コンファレンス議事録、ラスベガス（Ａ。

Ｐａｒｋｅｒ　　ｅｔ　　ａｌ、　　Ｔｈｅ　　ＣＭＵ
　ＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ　　Ｓｙｓｔｅｍ
　−Ａｎ　　Ｅｘａｍｐｌｅｏｆ　　Ａｕｔｏｍａｔｅ
ｄ　　Ｄａｔａ　　Ｐａｔｈ　　Ｄｅｓｉｇｎ’ｓＰｒ
ｏｃｅｅｄｉｎｇｓ　　ｏｆ　　ｔｈｅ　　１６　ｔｈ
　　ＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ　　Ｃｏｎｆｅ
ｒｅｎｃｅｓ　Ｌａｓ　Ｖｅｇａｓ）。

１９７８．７５〜８０頁： この論文に記載されている手法は、計に機の機能記述を
与えた上で、２つのテクノロジーにおけるレジスタの実
現形、レジスタ演算子およびそれらの相互接続を具現し
ているが、レジスタ転送分順序づけるための割１卸論理
は具現していない。しかしながら、ＴＴＬ（トランジス
タ・トランジスタ論理）喧よびＣＭＵ８（相補性金属酸
化膜半導体）の両実現形については、自動化設計１は暁
存のマニュアル設計の場合よりもかなり多くのチップ領
域を必要とする。

また、論理再写像（ｒｅｍａｐｐｉｎｇ）、すなわち既
存の実現形を１つのテクノロジーから他のテクノロジー
に変換することについての最近の研究もある。例えば、
ニス・ナカムラほか”ＬＯＲＥＳ舖理再溝成ノス溝底”
、第１５回設計自動化コンファレンス議事録、ラスベガ
ス（Ｓ、Ｎａｋａｍｕｒａｅｔ　　ａｌ、”ＬＯＲＥＳ
−Ｌｏｇｉｃ　ＲｅｏｒｇａｎｉｚａｔｉｏｎＳｙｓｔ
ｅｍ″、Ｐｒｏｃｅｅｄｉｎｇｓ　　ｏｆ　　ｔｈｅ　
　１５ｔｈ　　　Ｄｅｓｉｇｎ　　　Ａｕｔｏｍａｔｉ
ｏｎ　　　ＣｏｎｆｅｒｅｎｃｅｂＬａｓ　　Ｖｅｇａ
ｓ）、１９７８．２５０〜２６０頁では、既存の小規模
または中規模集積回路を大規模集積回路に変換する除に
、設計者を支援するシステムについて記載している。し
かしながら、再写像は古いテクノロジーのプリミティブ
から新しいテクノロジーのプリミティブへの１対１の変
換を必要とするのが普通であるので、テクノロジーとの
独立性が比較的高い場合に利用できる簡略化（ｓｉｍｐ
ｌｉｆｉｃａｔｉｏｎ）’ｉ利用できないことが多い。

Ｄ０発明が解決しようとする問題点 従って、本発明の目的は、前述の欠点を克服する自動化
論理合成手法を提供することである。

本発明の他の目的は、比較的高速で動作することが可能
であり、しかもマニュアル設計の結果と同等の結果を生
じうる自動化論理合成手法を提供することである。

本発明の池の目的は、複数の異なったテクノロジーにお
いて満足できる結果を生じうる自動化論理合成手法全提
供することである。

Ｅ１問題点を解決するだめの手段 簡述すれば、本発明の目的は、レジスタ転送レベルのフ
ローチャート仕様を直裁的な方法テＡＮＤ１０Ｒ論理の
実現形へ変換する論理合成方法により達成される。この
論理の実現形を基本的な表現へ展開し且つ教科書通りの
簡略化を行なった後、このようにして簡略化されたＡＮ
Ｄ１０Ｒ実現形？目標チクノロ・ジーに応じてＮＡＮＤ
またはＮＯＲ実現形に変換する。次いで、このＮＡＮＤ
ｔたはＮＯＲ実現形を簡略化するために、本発明による
簡略化変換シーケンスが適用される。この場合、該変換
シーケンスは、゛′通常”、°゛高速まだは′°小型”
論理設計を得るように変更される。ＮＡＮＤ／ＮＯＲレ
ベルにおける簡略化の後、その実現形は目標テクノロジ
ーに変換され、そして更に簡略化される。その結果、目
標テクノロジーのプリミティブの相互接続を成る言語で
記述したものが得られるので、これに基いて自動化論理
図を周九の様式で作成することができ、また既存のプロ
グラムに提示してチップの自動的配置、配線によび、組
立てを行なうことができる。

Ｆ、　実ｈイｉ汐り Ｆ　１．　　本発明つ論理合成方法（第１図〕本発明に
従った論理合成方法の概念は　第１図に示されている。

本発明に従つ７’ｃ　システムの幾つかの側面は、下記
の論文に記載されており、本「）Ｊ］、ｔ（ｌ−ＴＩに
おける以下の説明は幾片かばこ、？Ｌらの５，１ａてに
基いている。

（１）　　ジエー・エイ・ダリンジー「ほか、”　、、
＋＋可４！合成の新しいアブローア”、第１７回設計自
［のｆヒコ／ファレンス議事録、ミネアポリス（Ｊ、Ａ
。

Ｄａｒｒｉｎｇｅｒ　　ｅｔ　　ａｌ、”Ａ　Ｎｅｗ　
Ａｐｐｒｏａｃｈｔｏ　　Ｌｏｇｉｃ　　５７ｎｔｈｅ
ｓｉｓ”ＶＰｒｏｃｅｅｄｉｎｇｓｏｆ　　ｔｈｅ　　
１７　　ｔｈ　　Ｄｅｓｉｇｎ　　Ａｕｔｏｍａｔｉｏ
ｎＣｏｎｆｅｒｅｎｃｅ、　　Ｍｉｎｎｅａｐｏｌ　　
ｉｓ）、　　　１　９８０゜５４３〜５４９頁 （２）　　ジエー・エイ・グリ／ジャほか、パ品珪合成
コり試み”、回路およびコノピユータに：丙するＩＥＥ
Ｅインタナショナル・コンファレンス議事録、ボートチ
ェスタ（Ｊ、Ａ、Ｄａｒｒｉｎｇｅｒ　　ｅｔａＬ　　
ｌｌＥｘｐｅｒｉｍｅｎｔｓ　　ｊｎ　　ＬｏｇｉｃＳ
ｙｎｔｈｅｓｉｓ　　″、Ｐｒｏｃｅｅｄｉｎｇｓ　　
ｏｆ　　ｔｈｅＩＥＥＥ　　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　　Ｃｏｎｆｅｒｅｎｃｅｏｎ　　Ｃ１ｒｃｕｉｔｓ
　　ａｎｄ　　Ｃｏｍｐｕｔｅｒｓ　　ＩＣＣＣ８０、
Ｐｏｒｔ　　Ｃｈｅｓｔｅｒ）、１９８０．２３４〜２
６７Ａ頁 （６）ジエー・エイ・ダリンジャほか、゛局所的変換に
よる論理合成”、ＩＢＭジャーナル・オプ・リサーチ・
アンド・デベロップメント（Ｊ、Ａ、Ｄａｒｒｉｎｇｅ
ｒ　　ｅｔ　　ａｌｓ　”Ｌｏｇｉｃ　Ｓｙｎｔｈｅｓ
ｉｓＴｈｒｏｕｇｈ　　Ｌｏｃａｌ　　Ｔｒａｎｓｆｏ
ｒｍａｔｉｏｎｓ”、ＩＢＭ　　Ｊｏｕｒｎａｌ　　ｏ
ｆ　　Ｒｅ５ｅａｒｃｈ　　ａｎｄＤｅｖｅｌｏｐｍｅ
ｎｔ　）、第２５巻、第４号、１９８１．２７２〜２８
０頁 本発明はマニュアル設計プロセスの一部を自動化せんと
するものである。本発明は抽象的な３レベノンで論理設
計に作用するうまず、直裁的な方法を用いて仕様から最
初の実現形が生成される。この実現形はこのレベルで闇
路化でき、その後代のレベルに移される。この闇路化は
局所的（−１ｏｃａｌ）または、全体的（ｇｌｏｂａｌ
）な変換によって行なわれ、これにより１司略化または
洗練化が達成さ′ｒＬる。いくつかのレベルでこの実現
形に作用することが可能であるので、システムが成るレ
ベルテ小さな変更を行なうと、それよシ下位のレベルに
おける簡略化を大きくすることができる場合がある。

機能を維持するような変換を期用することにより、あら
ゆる場合に生成される実現形が指定された動作と機能的
に等価であることが保証される。

第１図に示されたシステムの人力は、レジスタ転送仕様
（指定されたマスクスライス・チクノロノーでチップ上
に実現すべき論理機能を、フローチャート制御言語で記
述したレジスタ転送レベルの仕様）と、インタフェース
制約と、目標テクノロジーを特徴づけるテクノロジー・
ファイルである。

このシステムの出力は目ｍテクノロジーのプリミティブ
の詳細な相互接続を成る言語で記述しン二ものであり、
従ってこれに基いて自動化論理図全作成できるばかりか
、既存のプログラムと結合すれば自動化配置Ｎ、配線お
よびチップ組立てを行なうことができる。この出力の実
現形は目標テクノロジーに沿って記述されており、この
目標テクノロジーに特有の制約を満足する。

タイミングまたは他の物理的問題は、配置および配縁前
には検出できないことがある。このような場合、所望の
実現形が得られるまで、仕様を修正したりまたは制約を
変更したジしてｉ＋ｉ前記合成プロセスが反復さ？Ｌる
。

本発明（でよる方を表はデータＵ理ノステムにおける論
理表示について動作するＰ　Ｌ　／　ｒプログラムを含
む。データ管理システムは、エフ・イー・アレンホカ、
”実験的コンバイリング・システム”、１８Ｍジャーナ
ル・オプ・リサーチ・アンド・デベロップメント（Ｆ、
Ｅ、Ａ１１ｅｎ　　ｅｔ　　ａ＋、”ＴｈｅＥｘｐｅｒ
ｉｍｅｎｔａｌ　　Ｃｏｍｐｉｌｉｎｇ　Ｓｙｓｔｅｍ
″、ｒ　ＢＭ　　Ｊｏｕｒｎａｌ　　ｏｆ　　Ｒｅ５ｅ
ａｒｃｈ　　ａｎｄＤｅｖｅｌｏｐｍｅｎｔ）　、第２
４巻（１９８０）、６９５〜７１５負に記載のものが望
ましい。論理合成データベースは”ボックス”と叶ばれ
る牢−の購成−安素全用いる。谷ボックスは入力端子と
出力端子を有し、これらの端子はそれぞれ他のボックス
に結線されている。また、各ボックスはタイプ−プリミ
ティブの場合もあり、他のボックスの定義を引用するこ
ともあるーによっても指定される。

従って、複数のボックスから成る階層構成を使用するこ
とができ、またパリティ・ボックスのような高レベルの
ボックスの場合は、心安に応じて単一のボックスとして
扱うか、または次のレベルの実現形へ展開することがで
きる。

論理合成データベースは２グループの表からなる。第１
グループの表は使用されているテクノロジーを記述し、
テクノロジー・ファイルかう作成される。このテクノロ
ジー・ファイルは、ボックス・タイプごとに名称、機能
を保持し、また入出力ピンの番号と名前のような情報を
も保持する。

これらのデータはバッチモードで作成され、対話式シス
テムの初期設定中に読取られる。

第２グループの表は本発明のシステムにより生成される
論理表示を含む。このグループは、１つのボックス六と
、１つの信号表と、ボックスと信号の開法全記述するｉ
　！ｒＪｉの補助表とから成るっデータには惹図的にい
くらかの冗長性がある。すなわち、各ボックスは入力信
号と出力信号の完全なリストを有し、各信号はソースお
よびシンクのリストを有する。ボックス表のすべての項
目は、テクノロジー・グループへのリンクを与えるタイ
プ情報を含み、かくてプログラムが特定のボックスに関
するテクノロジー情報を得ることを可能にする。

Ｆ２　本発明の論理合成プロセス（第２図〜第ｉｏｃ図
９ 第１図に概略的に示され／ζンステムを用いる場合。本
発明による合成プロセスは、第２図に示すようなＦ１敢
のステップから成る。第２図は本発明のカメ去て使用］
される記述の３つの重要なレベル全示す。すなわち、最
初のものはＡＮＤ／′ＯＲレベ＃　１０４であり、第２
のものは（目標テクノロジー（・こ飲存する）ＮＡＮＤ
またはＮｏ１（レベル１Ｃ６−Ｃ”めり、最伎のものは
（ホ゛ノクスのクイツブが目標テクノロジーのブックま
たはプリミティブでめる如き）ハードウェア・レベル１
［Ｊ８である。あらゆるレベルで、その実現形は信号に
よって接伏されるボックスのネットワークである。この
タイプの実現形の目的は、最初の囁能仕様が小さな複数
のステップのシーケンスによって受入れ可能な実現形へ
Ｋｍされるように、１組の変換およびこれらの変換を適
用するシーケンスヲ発見することである。

本発明のプロセスは、ステップ１００においてレジタル
転送レベルの記述（第４図参照）を与えることから開始
する。この記述は２つの部分：すなわち合成されるチッ
プの人力、出力およびラッ　　　チの仕様と：１クロッ
ク・サイクルの間にチップ出力およびラッチがチップ人
力の１直およびラッチの前の値によりどのようにセット
されるかを記述する、フローチャートのようなｆｆ１ｌ
　ｆ１１１仕様とからなる。第２図のステップ１０２に
おいて、レジスタ転送レベルの記述は間単なｆ侯を受け
、これによりＡ　Ｎ　Ｄｌｏ　Ｒ調理の最初の実現形が
得られる。

このＡＮＤ１０Ｒレベルは、周矧の方法゛で、仕様言語
構造をそれと′＠＝価なＡ　Ｎ　Ｄｌｏ　Ｒ実現形と単
にｔｌｍすることにより生成される。ｔＡ２図のステッ
プ１０４において、この編地は複数のボックスの相互接
続の形式で開始Ｕ、該ボックスは例えばＡＮＤ、　　Ｏ
Ｒ，ＮＯＴ、　　ＰＡＲＩＴＹｌ　ＥＱ、　　ＸｏＲ，
ＤＥＣＯＤＥ、ＲＥＧＩＳＴＥＲ（一般的なランチ）、
Ｓ　Ｅ　Ｎ　ｌ）　Ｉ！；　ＲｌＲＣＶ　Ｉｔのような
逐行すべき動作を表わすタイプ、でよって指定式ｔＬる
。

第２図のステップ１０４ｖ（：おい−Ｃ，ｔｑｆ）ノの
ＡＮＩ）１０Ｒ実現形は、先ずＡＮＤ、ＯＲまたはＮ　
ＯＴよりもＯｉ雑なすべての演算子を、それより１１ｎ
単なＡＮＤ、ＯＲおよびＮＯＴの組合せに１４例えるこ
とにより展開される。この部面されたＡＮＤ１０Ｒ論理
から妬めるにあたシ、ＰＬ／ｒプログラムに？Ａを呼出
すことにより、１「ｊ略化が達成される。

なお、これらのＰＬ／Ｉプログラム変侠は変換伝接続さ
れたプリミティブのパターンを探索し、鈑パターンを機
能的に前動で且つ比軟的聞単なパターン（演算子、接続
等の奴が比較的少ｌよいパターン）に１４例えるもので
ある。ステップ１０４における変換は局所的な、プール
式の叔科１（、的な前略化であり、その大部分はボック
スの数を減少するが、正規の形式を生成しない。前略化
のツリは４Ｓａ図および第５ｂｌＪｒこ）Ｆさ７ｔてい
る。これらの夏挨の成るものは、コンパイラ反適化手法
、例え、ｉ′、定数伝播（“０”または°°１”の信号
全論理ブロックを介して・ニゲ、送す；３こと）、共、
＋Ｉｉｌ引ｈｌ−ム（１・！ｊ己関数全計界するブロッ
クを用台わせることり、入れ子犬（粕合的町侯、ＪＩＬ
）４子の徂合せ、申−人力・、しＡＮＤおよびＯＲの商
去等に胡似している。使用された変換の他の例を下記て
示す： Ｎ０Ｔ（ＮＯＴ（ａｌ）　　＝　　ａ ＡＮＤ（ａＸＮＯＴｔａｌ）　　−”　　０ＯＲ（ａ、
Ｎ０Ｔ（ａｔ）　　　−１ ＯＲ（ａｙ　ＡＮＤ　（ＮＯＴｔａｌ、ｂ　））　−０
Ｒ（ａ、　ｂ　）ＸＯＲ（ＰＡＲＩＴＹ（ａ　、−１ａ
　）、ｂ）−ｎ ＰＡＲＩＴＹ（ａ　　、＝＝、ａ　　ｓ　ｂ　）ｎ ＡＮＤ（ａ、１）−ａ ＯＲ（ａ、１）　→　１ これらのに挨では、−理の一部が接わじされないまま（
（残されることかりるが、これは、コンパイラがデッド
コードを削除するのに似た方法で一掃Ｃｃｌｅａｎｕｐ
）することができる。

ステップ１０４でＡＮＤ１０Ｒレベルのｒ＝＋ｔ　ｑ化
を行なった後、１８１略化されたＡＮＤ１０Ｒ実現形は
ＮＡＮＤまたはＮＯＲ実現形へ変換される。ＡＮＤ１０
Ｒ論理がその論理設計において多叔の異なった演μ子の
使用を必要とするのに対し、ＮＡＮＤまたはＮＯＲ調理
はそれより一増少ない演算子を必要とするにすさ゛ない
。例えば、Ｎ　Ａ　Ｎ　Ｄ　１ｉ６ｆｉ埋設計では、Ｎ
ＡＮＤゲートだけの組合せを用いてナベ−Ｃの論理１敢
と実現することができるからである。ＮＡＮＤ実現形ま
たはＮＯＲ実現形のどちらを選択するかは１原テクノロ
ジーで利用できるプリミティブによって決まる。しかし
ながら、ＮＡＮＤまたはＮＯＲ記述は、ファンインＩＩ
用ヂＪもファンアウト市り約もないので、テクノロジー
に１子有のものではない（ファンインは１つのボックス
に入力される信号の数’（Ｉ”指し、ファンアウトは１
つの信号のシンクまたは死先の数を指ず）。これらのプ
リミティブへの遵移は、局所的な変換により初歩的に行
なわれるので、不要なＭｖｉＬ、たＮ　ＡＮＤまたはＮ
ＯＲが導入され、仮に除去されることがある。また、こ
の時点では、チップ・インタフェース情報を用いて、一
般的な、すなわちテクノロジーに特有のものではないセ
ンダおよびレンーバをチップ入力および１次出力にｄさ
、かつ正しい信号極性を確保するのに必要な場合９では
インバータを仲人することが付なわれる。こｎらの変換
を行なう手法はよく知られているので、本明他曹ではそ
の詳しい説明全省略する。

第２図のステップ１０６では、１８１略ｆヒ変侠がネッ
トワーク中の各信号に適用さｎる。ＮＡＮＤお・よびＮ
ＯＲ変換は一層困錐であるので、本発明者はＮＡＮＤ／
ＮＯＲレベルで多くの失馴を行ない、その結果得られだ
変換シーケンス、すなわち″シナリオ”が受入ｎ可曲な
結果を生じることを１．１．億した。これらの変換が局
所的でのると云われるｌＪ、＋１以は、ネットワークの
小さいサブグラフ（辿常Ｊ″：５以下のボックス）が、
機能的に寺１曲で且つよジ開年な別のサブグラフに−例
えらＩしるという点にりゐ。これらの変換ば、接枕数を
請訓せずに、実現形のボックス数金減少させようとｒ勺
ものでの００でのためには、８亥変換の除（こ、関イ系
する（すｊ々のは号のファンアウトを沃食しなけれ、ｆ
、よらない。

とい〕・・九・ば、ツーアノアラトン′よフ４心に除去
さｒするボックスち・よび１ぎ号３つ数にジ１．ヂすり
からである。或０麦パ；！は、瑛介不Ｔｌ’ｔｅなコｏ
退故障・７つ原Ｌ／Ｊとなる丹収東件、）ファンアウト
ｋＰ；ｍ去しようと丁Ｑ。

ｄ侠しでよっては、ネットワーク全体にわたって、で＠
　？１．＋了、それ以上変換：６’　ｊ＋’ｉ　’ＩＪ
さｈなくなるまで、反イνしてコツ用層れるものがある
。第５ａ図〜第６ｎ図（は本発明の１つの実、＃レリで
便用されるＮ　Ａ　ＮＤ変戻、すなわちＮＴＩ（１〜Ｎ
ＴＲｌ０を衣わす。

Ｎ　ＯＲ斐戻も演ｎ＋をばけはこ／Ｌと同一でめる。

各′（侠は七れに関連する１つの未件を有］−て２す、
該柔性は置換の際にボックスまたは接続を減少゛ｒるこ
とによって実現形をｆ％　１Ｉ（（、化することができ
るか否かを決定する。これらの条′Ｆ＋は、中間信号の
ファンアウトに依存しており、また目標テクノロジーが
二重レール出力を４１すると仮定：：ｒｔているか否か
ということにも依存している。

Ｎ　Ａ　Ｎ　Ｄ／Ｎ　ＯＲレベルを候の裏康から得ら？
した通常の変換／−ケ／ス、すなわち°゛７７ナリオ゛
受入れわＪ北な結果全生成することが確認び／’してい
る。このうり、°゛尚連シナリオは経路長そ短縮するこ
と、こ魂し　′°小個”シナリオ、」収５丁、ジｌ」・
４Ｑ、化に］１〜していり、こイしらＤンナリオウモ仁
υンニ・・第６図に示σｉｔでいる、不奔明の良好な丸
編クリでは、”通常”のＮ　Ａ　Ｎ　Ｄ　／　Ｎ　ＯＲ
シナリオのステップの’／　−−ｒ　：ｙスは上古ピの
ようになる：ｙｆ：１．Ｉ　　　　　　　　　　　　　
　　　Ｏ−二　　〇　　　　　　　　　　　　　二←　
　二　　　　　　　　　　　　　ト２　　山　　　　　
　　　　　　　　Ｚ−α　　ヨへ ＝　　二　　・−２！ ン　ト　囲　　　　如　φ ＜　２　贋　　　　山　く ・・　　！　　２　　如　　　　　コ　　叩＾　　−Ｎ
　　ｏ、ｌ　　　　　ン　　匡正　Ｑ　　匡　　Ｅ　　
　　　　＜ＣＪロ　　二　　　＋　　国　　　　　ＯＯ
・・　　の　　如ｚ　Ｅ−１山　−、ン　囲　ｋ　山 ＜２−〇　＜ツそ習−コ ２　　　、　２　　　、　　　　＜　　ｈ　ｘ）−１’
ｚ　　”ｚｚ　　−＜　　！　　　　　２　　ヱ　　ユ
　　＜　　く国　　エ　　国　　ト　　　　　　←　　
←　　コ　　−（２）Ｃ←　　、、５　　ｕ　　　　　
　ｚ　　　ン　　ン　　・・　　−・幕　　剣　　Ｏコ
　　　　　ヱ　　コ　　−　　如　−ｗ　　ｒＯ＝　　
　２　　　　　０　　　ｚ　　　ｏ　　　ｏ、　　　−
・・　　守　　氏　　＜　　　　　←　　く　　２　−
　　匡旺　如　ト　１）　　　ｕｕｚｚ　　８層　国　
：ｚ；、−＋　　　　　＜ｗｏ＜’ｚ。

如　ａ、Ｕ　　　・−χ　　（ＪＣＪ　　　国　　。

匡　　２　　寸　　、　　寸　　、　　　、Ｑ、−２０
＜＝２２＜００（Ｊｗ ２　−　　←　　０　−　　℃　　Ｐ−二　　、　　２
２　０　２ＣＪＺ　　　−二　　山　　口　　く￥　　
０　　　　　　　　　＜　　←　　ヒ　　　　　ト　　
−ＱＺ　　　　　　　　　ｃ、、ｚｚ　　　　　　（Ｊ
　　　ンＧＥＮＮＯＲま７’ｔばＧ　Ｅ　Ｎ　Ｎ　Ａ　
Ｎ　Ｄ笈侠ば、１襟テクノロジーに従って、ＡＮＤ１０
Ｒ実現形を単にＮＡＮＤまたＶ′ｉＮ　Ｑ　Ｒ論理に変
換するだけである。このタイプの変換は従来からよく知
られているので、本明細嘗では詳しい説明を省１晴す勺
、第６ａ図のＮＴＲＩ変侯は二重インバータ全δｆ去す
るだめのものであり、常ｙＣ通用さｉＬ／、）。という
のは、セル数を減少させることは常（こ望ましいと考え
られ、またこの変換は接伏故または経路長を増加させな
いからである。この・変←４や曲の亥９４は、ナ易台に
よってＶまファンアウトを工１Ｊ加づぜる二とがあるが
、ファンアウトｖｉ、必櫟ならば友で、−又少させるこ
とかできる。

第５ｂ図のＮＴＲ２変侠が適用６れるの、ｄ、Ｓｌがフ
ァンアウト＝ｉ＋た丁、Ｓ２がプリミティブ、すなわち
ＮＡＮＤま／こ（・よＮ０ＲＶＣたけファンアウトする
場合である。この変換は、持状畝が積大する場合には適
１１］されない。例えば、・Ａ　５　ｂ　ＩＡの変換で
は、ゲート１０ｐよび１２が汀去され、蒼、たぞれらの
対応する入力および出力の厩、玩も除去でれる。しかし
ながら、Ｓ２が４岡のＮＡＮＤｖで対すＱファンアウト
でＨする場合Ｖま、そイしてれのＮＡＮＤυこＮＴＲ２
変換を１局用す、５ことが心安になるので、結果的に接
カじ故が渭り［ドｆ６０第ろ０図のＮ　Ｔ　Ｒ５、”＝
Ｊ−侠ａ’　ｉｆ’Ｕ中、ｊ　、ｉ　Ｌ　６　□□Ｄ　
’、□よ、ゲート出力Ｓｉのいずｔしもファンアウトせ
ず　Ｓｒもファンアウトせず、しかもゲートＢ１のいず
）１モ４１　　、ｃル・ブックし）ファンインし！　イ
１ｔ１ｊ、６ｒ　４えな・）揚台没−′すで）Ｑｏこｔ
Ｌ１寸友・つトノテインダをセットアツプす口の（で役
立つ。

第５ｄ図のＮＴＲ４変侠は局０テ的な冗長性を除去する
。冗長性は組合せ論理回路に固有のものであり、ネット
ワーク中の信号が該ネットワークの１２ソ能を変更せず
に一定直にセットでさる一場合に存在する。ＮＴＲ４変
ａ＋−ｔゲート１２の出力Ｓがフッ”ノアウドする場合
には当該嗣埋金ｕ１．才４（ｒｅｐｌｉｃａｔｅ）する
。

第５ｇ図のＮ　Ｔ　Ｒ６Ａ　変換はドツティングをセッ
トアツプするためのものであり、ドツティングがｉ」完
テクノロジーで訂される燭台にしかう／しない。

ＮＴＲ７変侯は、ある形式の冗長な接続全除去する。こ
の７３％は、パラメータＮ０ＩＮＣＲＥＡＳＥが指定さ
れない限り、心安ンｔら４ｉボツクスを複製する。ＮＴ
Ｒ７変洟は実録には、第５ｈ図〜第６Ｊ図９・こ示され
た３つの変換を含み、ぞのすべてばＮＴＲ７変換が前述
のプログラムで呼出される変にランする。

第５Ｃ図のＮＴＲ９亥侯は、成る１ｇ号とぞの否定信号
がどちらもＮＯＲまたはＮＡＮＤゲートｖこ入力するケ
ース金取扱う。ゲート１４に加わる入力°゛０”は等制
約なＮＯＲ変換の場合・、ては入力゛′１ｓである。こ
の変換には、後述するＰＲＯＰＣＯＮが続くことが心安
である。

ＮＴＲ１０変侠は、用６ｍ図および第５ｎ図、で示され
ている２つの異なった変換を含み、ぞのどちらも、ＮＴ
Ｒｌ０変侠が呼出をれるＩ蜆にランする。ＮＴＲ１０変
侯は、第５ｎ図のゲート１８および２０の出力がファン
アウトしない場合しかランしない。

パ枯３ｏ図ニア）ＮＴＲ１１裟俟は、一般的な谷レジス
タ（ＯＲ憬ｊｉｔ：　ｋ　有するとみなされる）の前に
適切な故のプリミティブｆｉ＋’Ｊ（ことにより、該レ
ジスタのすべてに“１”のファンインを与える。

ＰＲＯＰＣＯＮ、ＣＬＥＡＮＵＰおよびＣＴＥはぞれぞ
れ、定数伝播除去、デッドコード除去および共通項（共
通部分式）踪去痔二のコンパイラ動作に類似している。

共通項除去は、同じ論理値を生じる（複数の）ボックス
を児つけ、１つのボックスヲ除去し、かつ他のボックス
の出力を共有することを指す。

Ｆ　Ａ　Ｎ　Ｉ　Ｎ　４は、それ自体ではいかなる変１
奥を・も天性しないが、その代りに、”ＦＡＮＩＮ”と
して知られている変数を１１α４にセットする。

ＦＡＣＴＯＲＮは、変数ＦＡＮＩＮによって指定さ゛ま
たファンインの限践ヲ越えているボックスのみ全検食す
る。その場合、第５ｐ図の変換が適用される。この変換
は、すべてのボックスを指定きれたシアンインの限度以
下に減少させるものではなく、共通の７ンクを有するボ
ックスＶこしか適用されない。

ＮＦＡＮＩＮは、最少のボックスＴｈＷＬ、且つ延長す
る任路数をでき、０７でけ少なくするようにファンイン
・トリー’Ｃｔｆ４築することによって、こｌ）ファン
インを指定された限度に１し正するっＮ０ＣＨＡＮＧＥ
ルーズで・′ｄ、これらの変換は、それ以上論理の変更
が生じなくなる４で、指定された順序で反復的に行なわ
れる。一般に、Ｎ０ＣＨＡＮＧＥループにおけるこれら
の変換のＩＩ画序は、先行する変換が後伐する変換の適
用を可Ｈｅとするとぎ、該後続する変換が呼出されるよ
うなものである。例えば、最初のループでは、ＮＴＲ９
変映で開始するシーケンスは相補入力を有するゲートを
除去するために使用される。これは定数０ま：ｔは１を
生成しうるから、定数播（ＰＲＯＰＣＯＮ）、接ａ８れ
ないボックスの除去（ＣＬＥＡＮＵＰ　）、共通項除去
（ＣＴＥ）、そして再度のＣＬＥＡＮＵＰ（この時点で
接続されていない共通８ｔを処理する）がランされなけ
ればならない。他方、ファクタリングおよびＮＦＡＮＩ
Ｎによるファンインの１６正後は、幾つかの変ｊダ！を
ランし２て、まならない。

なぜなら、それらの変換は既に設定されたファンイノ限
界を破壊することがあるからである。

＋ｉ１Ｔ述のプログラムを再び調べると、一定の機能シ
ーケンスが実行され、そのうちのある戦能は仮数の変換
を含んでいることが分る。史に詳細に説１１１１すａば
、最；；Ｂ７Ｊ）Ｎ　ＯＣＨＡ　Ｎ　Ｇ　Ｅ　Ｊｌ／−
ブで、ま、変換ＮＴＩ七１、Ｎ　Ｔ　Ｒ２、ＣＬ　Ｅ　
Ａ　Ｎ　Ｕ　Ｐ　、　Ｎ　ＴＲ６は１誦埋、・Ｄ深さ、
すなわち入力から出力−・の論理のレベルの数全減少さ
せ句ように動作する。すなわち、ＮＴＲ１変侠は調理の
深さを２レベルか５ルベルに減少させ、ＮＴＲ２変侠は
調理の深さ？５レベルからルベルに減少させる。ＮＴＲ
６変候は一見して論理の深さ全減少させないように児え
る。というのは、これは６レベルの論理をろレベルの純
理に変換するからである。しかしながら、場合によって
Ｖよ、最埃のレベルのゲート１１（第６ｃ図）を後で商
去丁めことができるので、ＮＴＲ３変侠ｉｌ′ｉ論理の
深き全減少させるＪ）に有用な場合が多い。

論理のｌボさｆ減少させると、すなわち論理ｆ　一層少
ない数のレベルから構成すると、冗長性を咲出する機会
が増加する。従って、Ｎ　Ｔ　Ｒ４、ＮＴＲ１０、ＣＬ
ＥＡＮＵＰ、ＮＴＲ７、ＮＴＲ９、ＰＲＯＰＣＯＮ、Ｃ
ＬＥＡＮＵＰｉ、Ｊ：冗１４１”ｉ　ｔ　除去するため
に一、４用される。

冗長ｉ生を除去し、と後、−Ｆ、ｎ　４貝向ミ去ノーケ
／スＣＴ　Ｅ　、　　ＣＬ　Ｅ　Ａ　Ｎ　Ｕ　Ｐがラン
さ、ａるＮ　ＯＣＨＡ　Ｎ　Ｑ　Ｅループのラン終了後
、トノｒパターンを導入し、且つファンインｆｑ定のレ
ベルに減少きせるために、榎叔の変換が適用されるっこ
れは、ファンイン限度ヲ値４にセットするステップＦＡ
ＮＩＮ４によって行なわれる。θ″６いて、ＮＴＲ６変
候 Ｅ　Ａ　Ｎ　Ｕ　Ｐのシーケンスが適用され、かくて属
性の深さを犠牲にしてファンイ／を減少ざぜるここが行
なわれる。

ドツトパターンの導入ならびにファンインヲ、５夜少さ
せるためＤファクタリングは丹び、冗長性に生じるこ七
があるので、このような冗長１を０去するためにＮＴＲ
１０、ＣＬ　Ｅ　ＡＮＵ　Ｐ、　ＮＴ　Ｒ７、ＮＴＲ９
、ＰＲＯＰＣＯＮ、　　ＣＬＥＡＮＵＰのシーケンスが
適用される。

仄いで、ＣＴＥｌＣＬＥＡＮＵＰのシーケンス全ランす
ることにより共通項が除去される。

最波に、論理は、目標テクノロジーによって許′ａさＩ
″Ｌだファンインの最大１同、レリえ（１７７７４７１
１哩８に調整されなければならない。そのため、ファン
イン唾金８にセットするＦＡＮ　Ｉ　Ｎ８に続いてＮ　
Ｆ　Ａ　Ｎ　Ｉ　Ｎ　、　ＣＬ　Ｅ　Ａ　Ｎ　Ｕ　Ｐが
適用さにる。

これまでの説明で明らかなように、前述・、つプログラ
ムは慮能的に下記のように衣わずことができる： Ａ、、調理の深さを・減少させるループＡ　１．　　＋
ｉｉｉα理の深びの減少Ａ２　冗長性の昨去 第６　共通項の除去 Ｂ、　ドツトパターンの等大とファンインヲ待ホのレベ
ルに減少さＵ−るファクタリング Ｃ１冗長１ＪＪ：、の汀去 り、共通項の除去 Ｅ、論理の最大許容ファンインの調−Ｙ論理の深さを減
少きせるループの侵に行なわイする動作は論理の深さ全
拡大する顛向があるので、前記プロセスは一般に圧縮ス
テージとて？Ｌに、−７″ごく拡張ステージとみなすこ
とかでさる。２レベル９つプール最小化手、去をＩ　［
−１いつことにより、ｌＩθ理、Ｊ′）床だ全最大限度
まで減少さぜることは理論的には自負ｉヒであるが、こ
のようにして論理を圧弓イ６してしょうと、（例えば汝
の）・−ドウエア１７１１　！Ｉ’￥ｉ化の段階でノ池
の１ｌｊｌ略化変侠金利１ト１丁つため７つ再拡張か−
１．・Ｊ土ＪｔＥとなううつ従って１，１・ｑ理圧怖変
換が栃；て、虎していることが分った。

１〕１■述のプロゲラムシま°’　、ｉｌｌ常”の／ナ
リオ（・こ１ｙＪするものであるが、′°品速”／ナリ
オおよび゛°小イｔゾシナリオはｒ’＞：１述のプログ
ラムｔ　！’−記のように変更することによりｆｌるこ
とができる。°′小型”ンナリオの」弱含、″通常”の
／ナリオのＮ　ＯＣＨＡ　ＮＧＥループ Ｎ　ＯＣＨＡ　Ｎ　Ｇ　Ｅを得るまでＮＴＲ６、ＮＴＲ
５、ＮＴＲＩ、ＮＴＲ２、ＣＬＥＡＮＵＰ、ＮＴＲ３、
Ｎ　Ｔ　Ｒ４、ＮＴＲ１０、ＣＬＥＡＮＵＰ、ＮＴＲ７
、ＮＴＲ９、Ｐ　ＲＯＰ　ＣＯＮ　、　　ＣＬ　Ｅ　Ａ
Ｎ　Ｕ　Ｉ）、ＣＴＥ、ＣＬＥＡＮＵＰｆｆ：】画用：
・４４３ｅ図のＮ　Ｔ　Ｒ５斐愕は、セル数が増加しな
”　）””Ｊ　　ｒ’ｆ　：・二　、°）メ算　」１−
月ｊ　さ　ｉｌ、／、、　　。　　、、Ａ’％　　５　
　　ｒ　　レイ１リ　Ｎ　　ｉ”　　ｌζ　６　ｑ↓二
ｉ；：二、’、ｉ、セ”　ｂ、　：”’　＋ｓ’ｘ、　
Ｔする当合に・、′）みｉｉ　Ｉ−ＩＩ　＠　：ｈ　ツ
。ＮＴ１（５丁つ・夫び、Ｎ　Ｔ　Ｉ＜　６変ｊ央を・
１り一るべめと、これらの要路・、ま経路長全請訓させ
ることがあり、従って、”十にす”シナリオにしか使用
できないことが分る。

利１人さ／Ｌ１゛とループ中の曲の変換は、ＮＴＲ５お
よびＮＴＲ６変例から生じうるすべての変更を取扱う上
めに設けられる。例えば、ＮＴＲ５およびＮＴ　Ｒ６支
１％　ｖま二１１（インバータを形成しうるから、Ｎ　
Ｔ　Ｒ１で面妬するノーケンスがランす◇。ＮＴＲ１斐
侠は二重インバータを除去し、かくて他の変換が適用さ
れる状況２作り出′３−６ｉｉｉ１述、９２市目のＮ　
ＯＣＨＡ　Ｎ　Ｇ　Ｅループると、このループに言まれ
る最初のシーケンスＮＴＲ６、ＮＴＲ５は論工里の深さ
を績刀口することＱてよってセル数ヲ減少させることが
明らかである。

次いで、シーケンスＮＴＲ１、ＮＴＲ２、ＣＬＥＡＮＵ
Ｐ．ＮＴＲ５が適用さ龜、ＮＴＲ６、ＮＴＲ５による変
換を利用することにより、論理のａミさの減少を軽減す
る。この論理の深さを減少さぜるシーケンスの後、冗Ｊ
−：ｓ　ｌ’Ｊ’．除去および共１１υ項Ｐ．ｊＥ去シ
ーケンスが最了刀のｉ”Ｊ　ｌ）　Ｃ　Ｈ　ＡＮ　Ｇ　
Ｅループ用される。

従って、”小型”シナリオのプログラムは下記のように
表わすことができる： Ａ．論理の深さを減少させるループ Ａ　１．　　論理の深さの減少 Ａ　２．　　冗長性の除去 Ａ３　共通項の除去 Ａ′．セル数を減少させるループ Ａ１′．セル数の減少 Ａ２′．論理の深さの減少 Ａ３′．冗長性の除去 Ａ４′．共通項のは去 １３　　ドツトパターンの導入とファンインを指定さｉ
ｔたレベルに減少させるファクタリングＣ．冗長性の除
去 り、共通項の除去 Ｅ．論理の最太訂谷ファンインの調整 °゛小型シナリオがゲート数の最小化を強調するように
設計されているのにメ１し、′°制運”シナリオは時に
はゲート数全犠牲にして、経路長の短稍口を強調するよ
うに設計されている。経路長は、信号のノースからその
宛先の１つまでの成る経路に沿った遅延を指す。通常、
経路長は、レジスタまた・１・まチップの土間入力から
レジスタまたはチップの王女出力までの間で測定される
。測定結果は、経路にあるボックス数または該経路の推
定遅延時間（ナノ秒申位）で表示できる。

Ｓ＝ンナリオでは、最初のｌ”Ｊ　Ｏ　Ｃ　Ｈ　Ａ　Ｎ
　Ｇ　Ｅループで最後にランするステップとしてＮＴＲ
８への＋＋Ｙ−出しがづ申入される。その直後に、Ｆ　
Ａ　Ｎ　Ｉ　Ｎば１直４に代って１直８にセットされ、
ぞしてプログラムの最後の行からＮＴＲ１１が削除され
る。次に、これらのプログラム変更による高速シナリオ
の動作について説明する。

第３に図のＮＴＲ８変侯が高速シナリオで１更中される
のは、これが柱路を短縮するからであるうしかしながら
、第５に図に示されたボックスに・、１、複製しなけれ
ばならないものがあるから、かかる経路の短縮はセルを
犠牲にして行なわれることがある。また、ファンイン限
度８に対するファクタリングも経路を短縮するが（例え
ば４ウエイのＮＯ　Ｒ１０　Ｒが１つのセルを必要とし
、８ウエイのＮＯＲ１０Ｒが２つのセルを心安とするよ
うな二重レール・テクノロジーでは）セル数を増加する
こともある。これについては、第８ａ図および４Ｓ８ｂ
図を参照して計則に説明する。

特定のテクノロジーでは、神々のファンイン能力を有す
る柚々のプリミティブまたば°′ブック“があり、それ
ぞれのブックが異なった数のセルと含んでいることがあ
る。例えば、８ウエイのＮＡＮＤゲートは２つのセルを
使用し、４ウエイのＮＡＮＤゲートは１つのセルしか１
史用しないことがある。もし、８ウエイのＮＡＮＤゲー
トを２個使用して１０ｔｍ類の人力を結合する際に、４
人力が谷ＮＡＮＤゲートについて共通であれば、その結
果は第８ａ図に示すとおりになる。各々のブックは７人
力を受取り、合計して４セルが使用されるであろう。

もしファンインが値４に限定されていれば、同じ論理は
第８ｂ図に示すように３個の４ウエイのブックを用いて
実現することかでさる。ブック数は増加しているけれど
も、各々のブックは１つのセルしか含んでおらず、従っ
てセル数は４から６に減少する。しかしながら、セル数
の減少は論理の深さをルベルだけ増加するという犠牲を
代償として得られるものである。

°゛通常シナリオまたは”小型”シナリオでは１、より
小さいブックを使用しつつセル数を減少させるために、
ファンインの埴？４にセットし且つファクタリングを行
なうことは、それだけの価値がある。しかしながら、゛
高速”シナリオでは、より小さいブックの使用を伴なう
論理の深さの増加は受入れ不可能であるから、ファンイ
ンはＮ０ＣＨＡＮＧＥループの後で最大許容ファンイン
にセットされる。

従って、°゛高速シナリオの簡略化プログラムは機能的
に下記のように人力することができる。

Ａ、論理の深さを減少させるループ Ａ　１．　　論理の深さの減少 Ａ２　冗長性の除去 Ａ　６．　　共通項の、除去 Ａ４　論理の深さの減少とセル数の増加Ｂ、ドツトパタ
ーンの導入とファンインをテクノロジーの許容最大限に
減少するファクタリングＣ０冗長性の除去 り、共通項の除去 Ｅ、レベルの最大許容ファンインへの調整前記変換の探
索方法は、データベースの相互接続ボックスを順次に探
索し、変換が適用できるパターンを探すというものであ
る。この探索は変換ごとに効率的な方法で行なわれる。

例えば、ＮＴＲ２変倶については、完全な論理設計のう
ち１人力インバータを探索する。というのは、その方が
、マルチウェイのＮＡＮｌ）またはＮＯＲを調べてその
前後にインバータが存在するか否かを決定するよりも速
いからである。

前述の簡略化シーケンスの後、複数の変換を当該論理に
適用することにより、ＮＡＮＤまたはＮＯＲの実現形を
目標テクノロジーに写像し、このテクノロジーに特有の
実現形全閤略化し、このテクノロジーに特有の制約を強
制する。これは第２図のステップ１０８のハードウェア
・レベルで実行される。ステップ１０８で適用される変
換は、その厳密な実現は目標テクノロジーに依存するけ
れども、一般には下記のようになる。

テクノロジーに特有の変換は下記順序で適用するのが望
ましい。第１に、一般的なＮ　Ａ　Ｎ　Ｄ／ＮＯＲゲー
トは目標テクノロジーの対応物に写像される。もし成る
ゲートのファンインの値が高過ぎて、目標テクノロジー
にＡ１応するプリミティブ存在しなければ、同じ論理依
能を形成するためにプリミティブのトリーが構築されな
ければならない。レジスタ、すなわち一般的なラッチは
テクノロジーに特有のラッチに写像される。一般に、テ
クノロジーに特有のラッチはデータ値用の限定されたピ
ン数を有する。もし収容できるものよりも大きいデータ
値がラッチに入力ゲートされるならば、特別の”ポート
”が目標テクノロジーで規定されたように当該ラッチに
接１１先され，ｔければならない。センダとレシーバは
テクノロジーに臀有の対応物にそれぞれ写像される。

第２に、もし目標テクノロジーが二重レールであれば、
二重レールのブックが導入される。各ゲートから正およ
び負の位相の両方が利用可能な揚台、すべてのインバー
タ（チップ入力のインバータを除く）は除去され、それ
らの出力信号はそｎらの入力信号のソースの逆相に接続
される。

第３に、テクノロジーに特有の”工夫”、例えば、特別
なブック、ドライバ、レシーバ寺、　Ｔａ的な変換の時
代には知られていなかったものが４人される。これらは
、プリミティブのＮ　Ａ　Ｎ　ＤまたはＮＯＲ実現形よ
りも少，ｔいセルを使用して、幾つかの機能（例えばＸ
ＯＲ、トライバと論理機能の組合せ、レシーバと論理機
能の組合せ、ラッチとし／−バの組合せ、等）を実現す
る。テクノロジーに特■のＮＡＮＤま／こはＮ　ＯＲの
パターンが探索され、適切なブロックにより置換えられ
る。

Ｉ７！’　７３図の１列でｊ・ま、６１固のセル全、目
標チクノロノーに’ｖＴ１つた内１或し’／　−ハ’；
Ｈ）有する早−のＮ　Ａ　ＮＤで、・・を鴻できる。

もしドツト、すなわちワイヤードＡＮＤまたはワイヤー
ドＯＲが目標テクノロジーで許容されるならば、＋ＡＮ
Ｄまたは＋ＯＲ機能を実現するパターンが探索される。

もしこれらのパターンの入力がファンアウトを有さなけ
れば、該パターンはクリえば第７ｂ図に示すように、ド
ツトにより置換えられる。ドツトは第７ｃ図に示すよう
にファンインを減少するためにも導入できるっ　ドツト
が導入さ：ｈた後、’Ｆｆ別なブックが更に存在するこ
とがあるので、再び探索が行；ｔわれる。

次に、ファンアウトが制約に適合するように調整される
。ファンアウト限度は、テクノロジーに特有のボックス
のタイプと、これらのボックスの出力ピンに関して指定
きれる。ファンアウト’＆これらの限度内に収めるため
、違反するボックスをＭ’Ｒし、そのファンアウトの成
るものを複製された采ツクスに分配（並列式再、駆動）
するか、またはファンアウトの成るものｋ　３４反ボッ
クスの前に置かれた再、駆動用＋ＯＲ祉ノこ・、町十Ａ
ＮＤ倣口ごで、枢動（直夕１ｊ式再、駆動））一つ。フ
ァンアウト−４ギ恢、二追加の二重レールのブックがフ
ァンアウト心＋Ｇ＋こ違反しないように付加される。

次に、クロック１ｇ号がチップ入力として導入され、テ
クノロジーに特有のクロック配分の硬性に従ってチップ
の各ラッチに配分される。これはテクノロジーに応じた
クロック平衡と分別なりロックトライバの導入とを必安
とする。

次に、ラッチからラッチへの逆方間の柱路長とチップ出
力からチップ人力への経路長とが解析される。最初に長
い経路を短縮するため、ファンインおよびファンアウト
の丹駆動系全書配列し、（たとえセル数を依牲シ（シて
も）ドラトラ導入し、より高いレベルで実行されたファ
クタリング変換の゛取消し”全行ない、そして高能力の
ブックを４大する。次に、短かい経路が、最小限の経路
長安水に適合するように延長される。

次いで、前述の柱路長修正から生じているかもしれない
ファンアウト違反を修正するように、ファンアウト調整
が反復される。

最後に、スキャンインおよびスキャンアウト・ピンが導
入され、そして複数のラッチがＬＳＳＤスキャン・リン
グを形成するよう（ζ圧いに連結される。必安な場合、
歳１切；ｔチップ検イＬ簡号および（または）禁止訂号
がチップ出力に偉人さ几る。

このプロセスはファンアウトｄ反と生じめことがりＱの
で、ファンアウト調Ｙが反歯される１削赴のシーケンス
にｈｃ＜、ＮＯＲテクノロジー月Ｊのハードウェア変ｊ
ｓおよびｉｉＩ〕Ｍ化プログラムの１１／ＩＩは下記の
とおりである。

刺　　　　　　刺 二　　　　　　　　　　匡 Ｏ。

Ｘ　　　　　　　　　ｘ ←　　　　　　　　　　　← 山　　　　　　　　　　　山 Ｏ。

場＋　　氏　　　　　　　　　　　ロー１１１Ｅ！′；
Ｄ＝ 嘴　Ｚ　　　　　　　Ｚ 釦　　＜＜ｌ１１１１？　　　　　　　　　圧気　Ｃｄ
　　　　　　　Ｃｄ　　　　　嘴　　　　　　濱コ　　
・　　・・如　　　　　　　　如ＺＵ　　旺　　　　Ｑ
　〒　山　　　　　　　−６・　層　　　　７　′イ　
コ　　　　　　−・−国へ如　ハ〜と１２　　２ 囲　　−暇　　Ｑ−１石１　　山　　く　　　　　　　
　　く　　・−リ　　Ｑ　　曜　　コ　　　　　シ垣　
　コ　　に）　　　　　　　　臼　　モ釦　　、　セ　
２　　　　づ　Ｚ　−−′ヴ山　ら　東　く　　　　、
ν　く　Ｑ　　　　　　　○　如コ　　←　　慢　　に
）　　　　　世　　叫　　１．Ｅ−１ｚ　　１−Ｉ　　
刺　　−＆、２　　４　　　　　　　　　−ｊ　　　：
）＜　Σ　÷　Ｑ　・・　÷　Ｑ　く　　　　・−く　
Ｏ−−Ｑ　　２　　旺　Ｑ　　２　−　　・・　　旺　
　）２７　　ｚ　　−１咀　　トー゛瞑　　ト　　促　
　０　　ト　　。

≧　ワ　二　セ　０　氏　づ　コ　ＸＺ　　−二重　　
−ロ　　沢　　ロ　　ロ　　ＪＬ！　　ｏ　　Ｑ　　−
０ンＺ　＜　Ｅ−１１”ｌ　Ｅ−％　Ｚ　Ｏ２２＜に）
　　コ　　ｏ、１　　　　　　口　　氏　　　　　＜Ｊ
ｌ−＜ＵＯロ　　ｏ　　　　　　ｏｏ　　　　　　ｈａ
　　　←　　−φＧＥＮＨＷは一般的なゲート全ハード
ウェアのプリミティブへ写像する。ファンインはＮＡＮ
Ｄ／Ｎ０ＲＩＩ略化の終了時に調整されているので、こ
のステップの大部分は単に１対１の写像に過き゛ない。

Ｄ　Ｕ　Ａ　Ｌｖ′ｉ二車レールテクノロジーで必要な
インバータを除去するグこめのも、ってあり、七のため
こｔしらＤゲートを、既に正負の泣（°目が使用可能に
なっていり他のゲートに吸収さ亡る。この変、央は通常
、ファンアラ）＋Ｇ度を越える場合には〕Ｎ用されない
が、Ｎ　ＯＬ　Ｉ　Ｍ　Ｉ　Ｔオシ／コンが与えられた
場合は常に適用される。

０ＰＴＤＲＩＶＥはテクノロジーに特有の使用１ｌｉＪ
′症なブック、すなわち組込みＮｏＲ北力を有するドラ
イバ・ブックを利用１する。４９　ａ図に示すように、
この時点の論理設計はが岐出力を有するＮＯＲゲー）を
苫み、での１つの分岐がドライバＶＣ進む。目標テクノ
ロジーによっては２つのＦＡ能全単−のブックにより与
えることかでさるので、この場合には第９ｂ図の配列に
置換できる。しかしながら、これはパ通常”および゛小
型”シナリオでは望ましいが、速度が犠牲にされている
という点で不利である。従って、”高速”シナリオの場
合は、第９ｃ図に示すように、セル数分犠牲１でして高
速の゛並列”動作を行なう配列に変換す。

ことが必要である。

ＯＰ　Ｔ　Ｘ　ＯＲはテクノロジー、ζ特有の旧のブッ
ク、すなわちＸ　ＯＲフ゛ツクをオｌｊｉ刊す・らっ　
こ・９Ｋ　ｌ−そば、第１０ａ図に示すような、ＸＯＲ
哉龍を与えるＮＯＲゲートのパターンを探索し、これを
第１ｏｂ図に示すようなＸＯＲブックにｄＰＡする。し
かしながら、この場合も、゛高速”シナリオでは、第１
０ｃ図の変換が行なわれる。

ＧＥＮＤＯＴは、ゲート除去とファンイン減少を両方と
も行なうようにトノティングを導入する。

例えば、第７ｂ図Ｑで示す変換では、ゲート１５および
１６が除去されるが、ｄＺ　ｃ図に示すＫＭではゲート
１７を除去せず、該ゲートへのファンインを減少する。

こＩＬは、目標テクノロジ−シこ２”　Ｌするより小さ
いブックの使用を可能にし、かつ他の変換を通用例徒と
するので、結果的にセル茫節約することができる。ＧＥ
ＮＤＯＴは論理を変更するので、これに応じて出現して
いるかも知れない特別なブックを探索するだめに、０Ｐ
ＴＤＲＩＶＥおよび０ＰＴＸＯＲが再び適用される。

ＦＡＮＯＵＴはファンアウトを許容限ＩＷ内に減少させ
るために」１１会用される。注ｌすべき点は、前述のハ
ードウェアレベルにおける簡略化プログラムの前半は、
ＤＵＡＬ変換がＮ　ＯＬ　Ｉ　Ｍ　Ｉ　Ｔオプ／ヨノの
下で適用されるように、ファンアウト１沢度とは無閑Ｉ
／Ｉミにランされるということである。帥々りつ変）７
（ｉこよってファンアウト］葉反が生ぜられることがあ
るが、そ／ＬらはｍＡのようにＦＡＮＯＵＴ全適ＪＴｉ
すること番・こよって１し正されねばならない。

そして再び１）ＵＡＬが適用されるが、今回はファンア
ウトＷｉｌｌ約に違反しないように適用さｎる。

ＣＬＯＣＫは、テクノロジーに特有の要件に従って、従
来から知られている方法でクロック信号を配分するため
に適用される。

Ｔ　Ｉ　ｒｖｌ　１　Ｎ　Ｇは経路長企修正するために
コ彦用され、このためファンイン・トリーおよびファン
アウト・トリーを再配列し、長い柱路長金短縮すべくよ
り多くのドツトを導入するとともに、駆動レベル全変更
し、また必要に応じてパッド論理全挿入して短かい経路
を延長する。Ｔ　Ｉ　ｉｖＩ　Ｉ　Ｎ　Ｇの適用後、そ
のタイミング修正から生じているかも知れない違反を修
正するためにファンアウト調歪がＰ）び実行され、そし
てファンアウト調整の間に行なわれた変更を利用するた
めにファンアウト制約の範囲内でＤＵＡＬが再びランさ
れる。

最後に、Ｓ　ＣＡ　Ｎ　Ｐ　（Ｘ、ＬＳＳＤスキャン性
路を形成するように連載のレジスタを連結するたりに適
用される。再び、５ＣＡＮＰから生じていつかも知れな
い違反全１１参正するために、ファンアウトが調整され
る。

Ｇ６元明の効果 本発明の論理合成システムは、最初の仕保と最後の実現
形の間で５つの異なった簡略化レベル：すなわち高いレ
ベルの１！１〕略化、ＮＡＮＩ）／ＮＯＲレベル・０間
Ｎ化お−よびテクノロジーに特有の聞略化企１史川する
。これらの６つのＡなったレベルにおける変可のいくつ
かは類似しており、適用されるボックスのタイプしか異
なつ°Ｃい；ｔいので、あるレベルで行なわれなかった
簡略化は蚊に行なわ？Ｌることに、覚ろう１．これ（・
ま冗ｔ−４であるように見え；、）：’）’ちン、１＋
ｔｔ：’ｒい、′）・、で４　／、）　ノ’ｊ−Ｌ’、
ｒ　ｌ、ｉいＩｘ’ｌ’１７でＣ７ｔらの１４．ｊｉ＋
・繋′ｆ低＋（ｌすＱと１．Ｊ、：現ル・７）廿イズヤ
誠少させ７ｏ　こ　、、ｌ−７ノ：−０４、！　／Ｓ二
Ｎ　Ａ　Ｎ　　Ｉ）　・＼・−リ９４１＋Ｆ３　；プ’
　ｒＴ　ｌ　われるような場合にサイズの爆発的な拡大
を防ぐことができる。

本発明の重」〃な利点は、２以上のテクノロジーに対す
る適応性（′こある。すなわち、システムの極く一部分
の変更を必咬とするだけで、テクノロジーと独立した部
分も・まそのままにして、ひくことができるのである。

この理由で、本発明に従った合成プロセスは、複数の異
なったテクノロジーで論理を合成するのに有用であり、
事実、１つのテクノロジーから別のテクノロジーへの書
写増を効率的に行なうことを可能にする。１つのテクノ
ロジーから別のテクノロジーへハードウェアのプリミテ
ィブを１対１で写像するというよりも、最初のテクノロ
ジーの実現形（例え、ば、ＴＴＬチップ実現形）は、テ
クノロジーと独立したレベル（−１えば、一般的なレジ
スタ、ドライバ２よびレンーバケ有するＮ　Ａ　Ｎ　Ｄ
レベル実現形）に抽象される。ＮＡＮＤ実［見形は直裁
的なＪｊ法でｉ’Ｊ　ＯＩもレベル入り６形し′こ写１
゛Ｌ主、ぞして第２１．％ｌ　、）Ｎ　Ａ　Ｎ　Ｄ　／
　Ｎ　ＯＲレベルに関連して説明し／：ようにＮｏｔζ
レベル’７）　ｉｌｌ略化が行なわれる。次いで、４２
図のレベル１０８に関連して説明したように、ハードウ
ェア・レベルの写１象および省略化が行なわれる。従っ
て、この再写像はＮＯＲレベルで使用可能な簡略化と利
用することができる。

前述の出版物に記載されている合成プロセスの中には、
動作記述を作成し、これに基いてテクノロジーとは独立
したプール式の実現形を生成するものがある。しかしな
がら、これらのプロセス、ま目標テクノロジーを利用し
ていない。他の研究は、計算機のデータフロ一部分の合
成、高いレベルの」ｔ、ｉ作ｔピ述からレジスタ転送δ
ビ述への合成、：ｔらび、Ｃマイクロコード」たはプロ
グラマブル―浦理アレイにおける制両輪理の実現に集中
している。それに対し、本発明はＦ記の重要な特性を提
供する。

第１に、本発明は版数の記述レベルで局所的な変換全行
ない、テクノロジーと独立しン′ζ記述しベル′ｆ：通
してテクノロジーに４ｖ有の記述に至る。これは間略ｆ
ヒと増進しつつ、異なったテクノロジーにおける設計の
丹実現も容易にする。

第２に、“通常”、”高速“および゛小型”の各／ナリ
オで受入江可能な結果金与えるような特定のｉ’ｌｌ’
ｌ　ｊ’＋ｓ化斐換／−ケンスおよびぞれらに関連する
条件が見出されたので、自動論理合成が実用的なものに
なった。

第６に、タイミング、ドライバおよび他のインタフェー
ス制約は、これらの襞沖に〕１和合する論理を生成する
ように・・−ドウエア・レベルで使用される。

第４に、本発明による自動論理合成プロセスは、タイミ
ング解析、ならびに経路長問題を取除くための設計変更
含着しく蚕易：こすり。

【図面の簡単な説明】

第１図は本発明に従った論理合成手法の玖念図、第２図
は本発明に従った論理合成手法における頭数の簡略化レ
ベルを示す図、第５ａ図〜第６ｐ図ＵＮＡＮＤ／ＮＯＲ
レベルで適用されるｒｌｒｉ略化変略合変換図、第４図
は本発明が開始するフローチャート仕様の一部分を示す
簡略図、第５ａ図２よび第５ｂ図はＡ　Ｎ　Ｄｌｏ　Ｒ
レベルで実行可能な簡略化を示す図、第６図はＮ　Ａ　
Ｎ　Ｄ　／　Ｎ　ＯＲレベルにおけるｉ７１’ｊ　４化
の溪なったシナリオを示す図、第７ａ図および第７ｂ図
はハードウェアレベルに、ｂ・ける前略化の夕ｌ」を示
す図、第８ａ図および第８ｂ図、第９ａ図〜第９ｃ図、
ならびに第１０ａｌａ〜第１０ｃ図はテクノロジーに特
有のハードウェア簡略化の他の例を示す図である。 １００・・仕様ステップ、１０２・・簡単な変換ステラ
７”、１０４・・Ａ　Ｎ　Ｄｌｏ　Ｒレベル変俣ステッ
プ、１０６・・ＮＡＮＯ／ＮＯＲレベル変換ステップ、
１０８・・ハードウェアレペＩし変１突ステップ。 出＋頭人　インターｉ升／ジｈいビジネス・マンｉ／ズ
・コ＝ｊ？レー／ヨン代理人　弁理士　　頓　　　宮　
　　孝　　　−（外１名） 論理合成システムのブロック図 誦１４会八°プシセスｎ１程図 第２図 ＮＴＲ１変慎 第３ａ図 ＮＴＲ２＊襖 第３ｂ図 ＮＴＲ３＊換 第３Ｃ図 第３ｄ図 ＮＴＲ５変換 第３ｅ図 ＮＴＲ６＊換 第３ｆ因 ＮＴＲ６Ａ変換 ＮＴＲ７Ａ変換 第３ｈｓ ＮＴＲ７Ｂ　＊換 第３１区 ＮＴＲ７Ｃ支慎 ＮＴＲ８＊換 第３に図 ＮＴＲ９変換 第３１図 ＮＴＲｌ０支換 第３ｍ図 ＮＴＲｌ０変換 第３ｎｚ ＮＴＲ＋　１変換 第３０図 フッタ９＊損。 第３Ｐ図 レジスジ転送−レベレの記未 第４図 尖通項除去ｌ：Ｊる筒略化 第５ａ図 ＪＺ’汗イ演算：Ｉ−０藺略化 しシーｌ（＃金にＪろ′ｔＩ略化 第７ａ区 ドツト挿入ｔｅａん筒略化 第７ｂ図 ドツト挿入を−よん簡略イヒ 第７ｃ図 ８−５エイのＮＡＮＣＩゲートＩ：Ｊん宵買ト化第８ａ
凶 ４九イのＮＡＮＤ’７’−）−じＪ、ｂ富賂化第８ｂ図 分岐出力（有すん ＮＯＲゲート 第９ａ図 足Ｕ哲Ａ・よ〆本型シナリオの温合の変］角第９ｂ図 高浬ルナリ寸のｖＩｌ杏の＊換 第９Ｃ図 ＮＯＲゲートのｌぐダーレ 第１０ａ因 ＸＯＲブック 第１０ｂ図 高ｉ！ｔ′Ｊナリオの場合の変Ｊ灸 第１０Ｃ図 −「−れ°シ　　ン市　　ｊｒ：、；”Ｆ　（方式）％
式％ ２、発明の名称 論理合成方法 ３、補正をするｎ 事件との関係　　特許出願人 ４、代理人 ５、補正命令の日付 ６、補正の対象 図面の簡単な説明の欄 ７、補正の内容 明細書の第５４頁第１２行にｒ７ａ図および第７ｂ図」
とあるのをｒ７ａ７Ｃ第７ｃ図」に補正する。

Claims (1)

1. 【特許請求の範囲】 論理回路の動作特性の記述から所望のテクノロジーにお
   ける該論理回路の実現形を設計する方法であって、 前記記述に従って前記論理回路の第１の論理設計を生成
   し、 前記第１の論理設計を簡略化し、 前記簡略化された第１の論理設計を、前記第１の論理設
   計よりも少ない異なった論理演算子しか必要とせず、複
   数の相互接続されたセルを含み、かつ前記第１の論理設
   計と同等の機能を遂行する第２の論理設計に変換し、 前記第２の論理設計に第１の論理変換シーケンスを適用
   して前記第２の論理設計の深さを減少させるとともに、
   第２の論理変換シーケンスを適用して前記第２の論理設
   計のサイズを減少させることにより、前記第２の論理設
   計を簡略化し、前記簡略化された第２の論理設計を前記
   所望のテクノロジーに変換する ことを特徴とする論理合成方法。