JPS63143671A - 詳細論理回路の生成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は詳細論理回路の生成方法に係り、特にマイクロ
プログラム言語等のレジスタ転送レベルの動作仕様情報
から具体的な論理ゲートレベルである詳細論理回路を計
算機を用いて対話形式で仕意に設計支援または改良する
に好適な生成方法に関する。

〔従来の技術〕

レジスタ転送レベルの仕様から論理ゲートレベルの詳細
な論理回路を自動合成する手法として、″制御回路自動
合成の一手法″（設計自動化研究会資料２７−１．１９
８５．７．１６）が知られている。この手法は、種々の
いくつかのアルゴリズムを逐次適用することにより詳細
論理を自動合成する方式のものであり、データバス構成
とそのデータバス上でレジスタ転送の１組の仕様から論
理設計者の意図が反映されることなく１つの詳細論理回
路しか生成することができないものであった。

〔発明が解決しようとする問題点〕

上記従来技術は、レジスタ転送レベルで与えられた仕様
を満足する詳細論理回路の実理方法が複数存在すること
について配慮がされておらず、与えられた仕様について
１種類の詳細回路しか生成することがで、きなかった。

この方式を用いると、設計者はレジスタ転送レベルの仕
様を装置に入力すると途中の設計過程を管理することな
く自動的にアルゴリズムに従って詳細論理が生成される
。

そのため、制御方式等に関する設計者の意図は全く考慮
されていない論理回路が自動生成されることとなり、自
由度ならびに実用性の低いものになるおそれがある。

本発明の目的は、レジスタ転送レベルで与えられた仕様
から自動生成された詳細論理回路情報を論理設計者との
対話形式により設計者の意図を反映できる詳細論理回路
情報に変換する生成方法を提供することにある。

ｒ問題点を解決するための手段〕 レジスタ転送レベルの仕様から複数の詳細論理を生成す
るためには、生成される詳細論理回路に応じたヶ生成方
式が必要である。これらの複数の詳細論理生成アルゴリ
ズムは、それぞれ機能的な役割に応じ数段のアルゴリズ
ムに分割できる。この分割されたアルゴリズムを用意し
ておくと、途中適用するアルゴリズムを変えることによ
り異なる詳細論理回路の生成が可能となる。また、分割
されたアルゴリズムの計算結果は、生成情報記憶部（ワ
ークメモリ）に蓄積させてゆき、次に適用されるアルゴ
リズムは、ワークメモリの情報を用いて計算するように
する。一度生成された詳細論理回路に対し、ワークメモ
リの一部を消去し、別の分割されたアルゴリズムを適用
していくことにより、別の詳細論理回路が生成できる。

これにより、対話方式による論理回路の生成が可能とな
る。

すなわち、本発明は、レジスタ転送レベルの動作仕様情
報から複数の詳細論理回路を生成するためのコマンド情
報を入力し、それぞれ機能的な役割りに応じて予め複数
の系列に分割され、かつ、記憶された前記詳細論理回路
の生成アルゴリズムを前記コマンド情報に適宜組み合わ
せることにより詳細論理回路を生成して生成情報記憶部
に蓄積しておき、別仕様の詳細論理回路を生成する場合
に前記生成された詳細論理回路情報に前記分割さく４） れた詳細論理アルゴリズムを適宜組み合わせて生成し、
前記生成情報記憶に蓄積することを特徴とする。

〔作用〕

レジスタ転送レベルの仕様がコマンド情報として論理設
計者により入力されると、予め機能的な役割に応じて複
数系列に分割されたアルゴリズムが逐次適用されて、所
望の仕様を満足する１つの詳細論理回路が生成され、ま
た、このときどのようなアルゴリズムがどの順序で適用
されたかについての情報と途中の計算結果に関する情報
が生成情報記憶（ワークメモリ）上に記憶される。論理
設計者が別の仕様を満足する詳細論理回路が必要である
とき、ワークメモリ上に記憶されている情報の一部を消
去し別のアルゴリズムを適用してゆくことにより生成す
ることができる。

さらに、これを第１図により説明すると、論理回路の仕
様情報に、予め分割されたアルゴリズムＡＩ、Ａｘ　、
・・・Ａｈ、Ｂ１．・・・Ｂ、が順次適用されると仕様
を満足する論理回路１論理回路Ａ′が自動生成される。

また、仕様情報に、アルゴリズムＡＩ　、Ａｘ　＋−Ａ
ｋ、Ｃｉ　、　・・・Ｃｅが順次適用されると仕様を満
足する論理回路１論理回路Ｂ′が自動される。

〔実施例〕

次に、本発明に係る実施例を図面に基づいて説明する。

第２図に、第１図に示した本発明の一般的アルゴリズム
構成の具体例を示し、第３図に本発明の生成方法を実現
するための装置構成を示す。

キーボード、ＣＲＴ等の入出力装置１を介して論理設計
者が設計したい論理回路のレジスタ転送レベルの仕様を
入力すると、制御装置２のＩ１０制御アルゴリズム２０
０により、この情報はメモリ３におけるワークメモリ３
０１の仕様情報記憶部に記憶され、次に詳細論理回路生
成アルゴリズム２０２が起動する。この時詳細論理回路
生成アルゴリズム２０２を構成する各分割されたアルゴ
リズムが逐次適用されて、ワークメモリ３０１に蓄積さ
れている情報を用いて詳細論理回路を生成するために必
要な情報を設計し、この結果をワークメモリ３０１上に
蓄積してゆくことにより、情報を詳細化し最終的に詳細
論理回路を生成する。

なお、生成された詳細論理回路情報はワークメモリ３０
１に蓄積されるが、ワークメモリ３０１上の情報はＩ１
０制御アルゴリズム２００を用いて入出力装置１に出力
することができる。ここで生成された詳細論理回路は、
仕様を満足する論理回路の１例にすぎないから、仕様を
満足する別の詳細論理回路が必要な時、論理設計者は入
出力装置１よりコマンドを入力し、ワークメモリ制御ア
ルゴリズム２０１を起動し、ワークメモリ３０１に蓄積
されている情報の一部を消去し、詳細論理回路生成アル
ゴリズム２０２を構成するアルゴリズムの中で、適用す
るアルゴリズムの種類を変えて逐次適用することにより
、異なる詳細論理回路を生成することができる。

第４図は、入出力装置１を介し、設計者によって入力さ
れたレジスタ転送レベルの論理回路の仕様の例を示すも
のである。第４図において、４は各状態で実行されるマ
イクロ操作（レジスタ転送）を表現するものであり、５
は各状態の遷移条件を表現するものである。また、６は
論理回路のデータバス構成を表現するものである。

この仕様を満足する詳細な論理回路は数多くのものが考
えられるが、本実施例は第５図に示すマイクロプログラ
ム制御方式による制御回路をもつ詳細論理回路を生成す
る例について説明する。第５図は、マイクロプログラム
制御を実現する一般な制御パスの構成を示すものである
。

第５図において、マイクロ命令中の次マイクロアドレス
の下位１ビツトを除いた上位ビットはＲＯＭアドレスレ
ジスタ１０の下位１ビツトを除いた上位ビットに入力さ
れる。下位１ビツトは条件付分岐を実現するためのマル
チプレクサ１１を経てＲＯＭアドレスレジスタ１０の下
位１ビツトに入力される。ＲＯＭアドレスレジスタ１０
は、次の命令が格納されているＲＯＭアドレスをラッチ
する。ＲＯＭ１２は、ＲＯＭアドレスレジスタ１０に格
納されている値のアドレスに格納されている値を出力し
、この値はマイクロインストラクションレジスタ１３に
ラッチされる。デコーダ１４は、マイクロインストラク
ションレジスタ１３の中の条件分岐用のテスト条件を表
現したコードとテストに用いるデータの値および分岐操
作　　′を表現したコードから次のアドレスの修飾条件
とマルチプレクサ１１の選択を決定し、これらはマルチ
プレクサ１１の入力および制御信号として入力される。

また、マイクロインストラクションレジスタ１３の一部
は、データバスのコントロールポイントへ入力される。

第２図は、第５図に示した制御モデルにおけるデコーダ
］４の論理を生成するアルゴリズム構成を示したもので
ある。まず、第４図で与えられたレジスタ転送レベルの
動作仕様をマイクロプログラムに適した形に変換する第
２図のＡ１アルゴリズムが適用され、その結果第６図に
示した情報がワークメモリ３０１に記憶される。第６図
において、ＪＭＰは無条件分岐を表わし、現アドレスの
マイクロ操作が終了すると、次アドレスに格納しく９） であるマイクロ命令を実行することを意味する。

また、ＣＪＰは条件付分岐を表わし、テスト条件が成立
するとき次アドレスに格納しであるマイクロ命令を実行
することを意味する。第６図の情報は、第４図の状態遷
移情報の状態名Ｓｏ　ｔ　Ｓｔ　ｔＳ２をマイクロアド
レス３，１．２に置き換えたものになっている。

次に、分岐命令とテスト条件をそれぞれ別々に符号化す
る第２図のＢ１アルゴリズムが適用され、第７図に示し
た情報がワークメモリ３０１に蓄積される。このアルゴ
リズムＢ１は、第６図に示された情報から使用されてい
る分岐命令およびテスト条件をそれぞれすべて抽出し、
順番をつけてゆく処理である。

次に、デコーダ１４の論理の真理値表を生成する第２図
のＢ２アルゴリズムが適用される。第５図におけるデコ
ーダ１４の出力１はマイクロアドレスの修飾を行うため
のビットであるため、テスト条件が満足する時Ｏであり
、テスト条件を満足しない時１でなければならない。ま
た、分岐命令が条件付分岐の時は、マイクロアドレスの
修飾を行われなければならないため、デコーダ１４の出
力１信号をＲＯＭアドレスレジスタ１０の最下位ヒツト
に送るようにマルチプレクサ１１に制御信号を送らなけ
ればならない。いま、マルチプレクサ１１の制御信号が
１のとき、デコーダの出力１信号がＲＯＭアドレスレジ
スタ１０の最下位ビットに送られるものとすると、分岐
命令が条件付分岐のとき、デコーダ１４の出力２は１と
なる。このデコーダ１４の真理値を求めるアルゴリズム
の適用により生成される第８図に示す情報は、ワークメ
モリ３０１に蓄積される。第８図に示される真理値表に
対し、真理値表から論理式を抽出する第２図の８８アル
ゴリズムを適用することにより第９図に示した論理式が
得られ、この情報はワークメモリ３０１に記憶される。

このようにアルゴリズムが適用されると、マイクロプロ
グラムのアドレスの順序を制御するためのデコーダ論理
が自動生成され、第９図に示された情報を得ることがで
きる。

第９図で示されるデコーダ１４の論理では、デコーダ１
４の入力であるテストコードの情報が使用されていない
。従ってマイクロ命令においてテストコードを格納する
ためのフィールドがこの例に場合不要であることがわか
る。このような場合、論理設計者はマイクロアドレスの
順序制御を行なう回路のやり直しを行なうために以下の
手順を行なう。

まず、第７図および第８図および第９図に関する情報を
ワークメモリ３０１から消去する。この消去操作は、第
３図に示す入出力装置１からコマンドを送り、ワークメ
モリ制御アルゴリズム２０１を起動することにより、実
行することが可能である。この消去操作が実行されると
、ワークメモリ３０１には、第６図に示された情報だけ
が残ることになる。

前回は、分岐命令とテスト条件を別々の符号化するアル
ゴリズムが適用されたが、今度は分岐命令とテスト条件
を同時に符号化する第２図のＣ１アルゴリズムを適用す
る。このアルゴリズムＣ１によって生成された情報を第
１０図に示す。アルゴリズムＣｔは、第６図に示された
情報から分岐命令とテスト条件の組を抽出し、順番をつ
けるという処理を行なう。なお、第１０図に示した情報
の中で、テスト条件として、Ａ４＝Ｏ，Ａ４≠０という
２つの相反する条件を１つの符号化コードに割りつけて
いるが、これはＡ４二〇が成立する時、次アドレスはマ
イクロインストラクションレジスタ１３に格納されてい
る次アドレスの値となり、Ａ≠０が成立する時、次アド
レスはマイクロインストラクションレジスタ１３に格納
されている次アドレスの値に１を加えたものになること
を表わす。

次に、前回と同様、第５図に示されたデコーダ１４の真
理値表を求める第２図のＣ２アルゴリズムが適用される
。第５図におけるデコーダ１４の出力１はマイクロアド
レスの修飾を行うためのビットであるため、Ａ４＝Ｏが
成立するどき０であり、Ａ４≠Ｏが成立するどき１とな
る。また分岐命令が条件付分岐のときは、マイクロアド
レスの修飾を行わなければならないため、デコーダ１４
の出力１信号をＲＯＭアドレスレジスタ１０の最下位ビ
ットに送るようにマルチプレクサ１１に制御信号を送ら
なければならない。いま、このマルチプレクサ１１の制
御信号が１のときデコーダ１４の出力１の信号がＲＯＭ
アドレスレジスタ１０の最下位ビットに送られるから、
分岐命令が条件付分岐のとき、デコーダ１４の出力２は
１となる。このデコーダ１４の真理値表を求めるアルゴ
リズムの適用により生成される情報を第１１図に示す。

この情報のワークメモリ３０１に蓄積される。

前回と同様法に真理値表から論理式を抽出するアルゴリ
ズムを適用すると第１２図に示す論理式が得られ、この
結果はワークメモリ３０１に蓄積される。

第１２図の論理式では、デコーダ］４のすべての入出力
端子を使用しており、冗長な部分が存在していないこと
がわかる。

最後に、第１３図は今回のアルゴリズム適用により得ら
れたマイクロ命令のアドレス順序制御部の論理回路図を
示すものである。

〔発明の効果〕

本発明によれば、レジスタ転送レベルの仕様から詳細論
理回路生成アルゴリズムの適用により生成される仕様を
満足する詳細論理回路に対し、回路を生成するために使
用した情報がワークメモリを蓄積される。このワークメ
モリの一部を消去し、別のアルゴリズムを適用すること
により、別の詳細論理回路を得ることができるため、ワ
ークメモリの消去、別のアルゴリズムの適用を繰り返す
ことにより、設計者がある程度妥協のできる論理回路を
設計することができる。すなわち、対話的に論理回路の
生成が可能となり、設計の自由度を拡張し、かつ多様化
を図ることができる。

【図面の簡単な説明】

第１図は本発明による詳細論理回路生成アルゴリズムを
一般化して示すフローチャート、第２図は第１図のアル
ゴリズムの具体例を示すフローチャート、第３図は本発
明に係る生成方法を実現するための装置構成を示すブロ
ック図、第４図は対象となるレジスタ転送レベルの仕様
の例を示す説明図、第５図はマイクロプログラムの制御
装置の例を示すブロック図、第６図は第４図の仕様のマ
イクロプログラムに適合すべく変換された情報を示す説
明図、第７図は符号化された分岐操作およびテスト条件
を示す説明図、第８図は第７図の情報に基づいて生成さ
れたデコーダの真理値表を示す説明図、第９図はデコー
ダの入出力間の論理式を示す説明図、第１０図は符号化
された分岐操作およびテスト条件を示す説明図、第１１
図はデコーダの真理値表を示す説明図、第１２図はデコ
ーダの入出力間の論理式を示す図、第１３図は本実施例
により生成されたデコーダの論理回路を示すブロック図
である。 Ａ１〜Ａｋ・・・詳細論理生成アルゴリズム系列、Ｂ１
〜Ｂ、・・・詳細論理生成アルゴリズム、Ｃ１””　Ｃ
ｅ・・・詳細論理生成アルゴリズム、１・・・入出力装
置、２・・・制御装置、３・・・メモリ、４・・・マイ
クロ操作、５・・・各状態の遷移条件、６・・・データ
バス構成、７・・・符号化された分岐操作、８・・・符
号化されたテスト条件、９・・・符号化された分岐操作
とテスト条件。

Claims (1)

【特許請求の範囲】
1. １、レジスタ転送レベルの動作仕様情報から複数の詳細
   論理回路を生成するためのコマンド情報を入力し、それ
   ぞれ機能的な役割りに応じて予め複数の系列に分割され
   て記憶された前記詳細論理回路の生成アルゴリズムを前
   記コマンド情報に適宜組み合わせることにより詳細論理
   回路を生成し生成情報記憶部に蓄積しておき、別仕様の
   詳細論理回路を生成する場合に前記生成された詳細論理
   回路情報の前記分割された詳細論理アルゴリズムを適宜
   組み合せて生成し、前記生成情報記憶部に蓄積すること
   を特徴とする詳細論理回路の生成方法。