JP3182036B2 - 論理合成方法及び論理合成装置 - Google Patents
論理合成方法及び論理合成装置Info
- Publication number
- JP3182036B2 JP3182036B2 JP01939094A JP1939094A JP3182036B2 JP 3182036 B2 JP3182036 B2 JP 3182036B2 JP 01939094 A JP01939094 A JP 01939094A JP 1939094 A JP1939094 A JP 1939094A JP 3182036 B2 JP3182036 B2 JP 3182036B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- circuit
- power consumption
- logic circuit
- signal propagation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、短期間に半導体装置及
びプリント基板のゲートレベル論理回路の設計を行うＣ
ＡＤ手法及びＣＡＤ装置に関するものであり、特に、低
消費電力化に有用となる論理回路の合成方法及び論理合
成装置の改良に関する。
びプリント基板のゲートレベル論理回路の設計を行うＣ
ＡＤ手法及びＣＡＤ装置に関するものであり、特に、低
消費電力化に有用となる論理回路の合成方法及び論理合
成装置の改良に関する。
【０００２】
【従来の技術】近年、集積回路やプリント基板を利用し
た製品の小型化、個人利用化が進むに従って、固定電源
や大容量の電池等を利用することが難しくなり、より一
層消費電力の少ない回路設計が重要になってきた。この
ようなＬＳＩチップ又はプリント基板上におけるシステ
ムの低消費電力化設計方法として、従来、次の３つの方
法が例えば参考文献：Vivek Tiwari等著の「Technology
Mapping for Low Power」30th Design Automation Con
ference,pp74-49(1993) 等に記載されている。 （１）システムの動作に着目し、スケジューリングによ
り素子の動作回数を最小化する方法。 （２）動作時以外の時は供給する電流をチップ上の機能
ブロック別にカットする回路を導入する方法。 （３）素子の消費電力値を求め、これを仮想的な素子面
積として実際の素子面積値と合計し、この合計素子面積
値を、論理合成の面積最適化処理を使って面積最小化す
るよう論理合成する方法。
た製品の小型化、個人利用化が進むに従って、固定電源
や大容量の電池等を利用することが難しくなり、より一
層消費電力の少ない回路設計が重要になってきた。この
ようなＬＳＩチップ又はプリント基板上におけるシステ
ムの低消費電力化設計方法として、従来、次の３つの方
法が例えば参考文献：Vivek Tiwari等著の「Technology
Mapping for Low Power」30th Design Automation Con
ference,pp74-49(1993) 等に記載されている。 （１）システムの動作に着目し、スケジューリングによ
り素子の動作回数を最小化する方法。 （２）動作時以外の時は供給する電流をチップ上の機能
ブロック別にカットする回路を導入する方法。 （３）素子の消費電力値を求め、これを仮想的な素子面
積として実際の素子面積値と合計し、この合計素子面積
値を、論理合成の面積最適化処理を使って面積最小化す
るよう論理合成する方法。
【０００３】
【発明が解決しようとする課題】しかしながら、前記
（１）の方法は、同時に論理回路の面積を最小化する方
法でもあるため、従来の面積最小化を図った論理回路以
上には消費電力の改善効果は得られない。
（１）の方法は、同時に論理回路の面積を最小化する方
法でもあるため、従来の面積最小化を図った論理回路以
上には消費電力の改善効果は得られない。
【０００４】また、前記（２）の方法では、例えば、Ｍ
ＰＵ等でのプログラムや動作条件に対する仮定，例えば
動作を止めてもシステムの実行に影響がない場合の事例
等に基づいて、動作時以外の時に前記システムの実行に
影響のない機能ブロック等の回路に対して電源の供給を
停止又はクロック信号の供給を停止して、消費電力を少
なくするものであり、従って、動作時以外の状態がある
回路に対しては有効な手法であるが、常時動作する回路
では、消費電力を低減できない。
ＰＵ等でのプログラムや動作条件に対する仮定，例えば
動作を止めてもシステムの実行に影響がない場合の事例
等に基づいて、動作時以外の時に前記システムの実行に
影響のない機能ブロック等の回路に対して電源の供給を
停止又はクロック信号の供給を停止して、消費電力を少
なくするものであり、従って、動作時以外の状態がある
回路に対しては有効な手法であるが、常時動作する回路
では、消費電力を低減できない。
【０００５】更に、前記（３）の方法では、消費電力を
仮想的な面積とし、これと実際面積との合計面積に対し
て従来の面積最適化の論理合成手法を適用するものであ
るため、全体として合計面積が縮小された場合であって
も、実際面積としては幾分拡大する一方で、その拡大分
以上に仮想的な面積（即ち、消費電力）が縮小された結
果であることもあって、面積や速度性能の最適化が常に
図れるとは限らない欠点があった。
仮想的な面積とし、これと実際面積との合計面積に対し
て従来の面積最適化の論理合成手法を適用するものであ
るため、全体として合計面積が縮小された場合であって
も、実際面積としては幾分拡大する一方で、その拡大分
以上に仮想的な面積（即ち、消費電力）が縮小された結
果であることもあって、面積や速度性能の最適化が常に
図れるとは限らない欠点があった。
【０００６】即ち、前記従来の何れの方法であっても、
論理回路，特に動作頻度が高い論理システムにおいて、
回路の面積や速度仕様が最適に維持されたまま、その論
理回路の低消費電力化を実現する効率の良い論理合成方
法はなかった。
論理回路，特に動作頻度が高い論理システムにおいて、
回路の面積や速度仕様が最適に維持されたまま、その論
理回路の低消費電力化を実現する効率の良い論理合成方
法はなかった。
【０００７】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、特に動作頻度が高い論理回路におい
て、その回路の動作が速く、しかも面積の増加を最小限
に抑えつつ、低消費電力を図ることが可能な論理回路を
合成する方法及びその論理合成装置を提供することにあ
る。
あり、その目的は、特に動作頻度が高い論理回路におい
て、その回路の動作が速く、しかも面積の増加を最小限
に抑えつつ、低消費電力を図ることが可能な論理回路を
合成する方法及びその論理合成装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明では、論理回路のうち、低消費電力化が効率
良く行い得る部分，即ち消費電力の多い回路部分のみ
を、その論理段数を適切にした部分論理回路に変更する
構成を採用することにより、その変更した部分論理回路
の面積がたとえ変更前の部分回路に比し多少拡大したと
しても、論理回路全体として見れば面積増大を少く制限
すると共に、その論理段数の適切化により速度性能の向
上を図りつつ、低消費電力化を有効に行う構成とする。
め、本発明では、論理回路のうち、低消費電力化が効率
良く行い得る部分，即ち消費電力の多い回路部分のみ
を、その論理段数を適切にした部分論理回路に変更する
構成を採用することにより、その変更した部分論理回路
の面積がたとえ変更前の部分回路に比し多少拡大したと
しても、論理回路全体として見れば面積増大を少く制限
すると共に、その論理段数の適切化により速度性能の向
上を図りつつ、低消費電力化を有効に行う構成とする。
【０００９】すなわち、請求項１記載の発明の論理合成
方法の構成は、ＬＳＩの機能記述から、電子計算機を用
いたゲートレベルの論理回路を合成するに際して、前記
ＬＳＩの機能記述と、回路検証情報と、素子情報とを入
力する入力処理を行った後、面積仕様及び速度仕様を考
慮した論理回路を合成する論理合成処理を行い、その
後、前記合成処理により合成された論理回路の組合せ論
理部の各信号伝搬経路のうち、その信号伝搬経路上の論
理素子の消費電力の合計値の高い信号伝搬経路を検索す
る高消費電力経路検索処理を行い、続いて、前記高消費
電力経路検索処理により検索された合計消費電力の高い
信号伝搬経路を構成する部分論理回路の論理段数を小さ
くした，前記部分論理回路とは異なる他の部分論理回路
を生成する論理段数減小化処理を行い、その後、前記論
理段数減小化処理により生成された部分論理回路によ
り、前記合計消費電力の高い信号伝搬経路を構成する部
分論理回路を置き換える回路置き換え処理を行う構成で
ある。
方法の構成は、ＬＳＩの機能記述から、電子計算機を用
いたゲートレベルの論理回路を合成するに際して、前記
ＬＳＩの機能記述と、回路検証情報と、素子情報とを入
力する入力処理を行った後、面積仕様及び速度仕様を考
慮した論理回路を合成する論理合成処理を行い、その
後、前記合成処理により合成された論理回路の組合せ論
理部の各信号伝搬経路のうち、その信号伝搬経路上の論
理素子の消費電力の合計値の高い信号伝搬経路を検索す
る高消費電力経路検索処理を行い、続いて、前記高消費
電力経路検索処理により検索された合計消費電力の高い
信号伝搬経路を構成する部分論理回路の論理段数を小さ
くした，前記部分論理回路とは異なる他の部分論理回路
を生成する論理段数減小化処理を行い、その後、前記論
理段数減小化処理により生成された部分論理回路によ
り、前記合計消費電力の高い信号伝搬経路を構成する部
分論理回路を置き換える回路置き換え処理を行う構成で
ある。
【００１０】また、請求項２記載の発明の論理合成装置
の構成は、前記請求項１記載の発明の論理合成方法を実
施する構成である。
の構成は、前記請求項１記載の発明の論理合成方法を実
施する構成である。
【００１１】更に、請求項３記載の発明の論理合成方法
では、前記請求項１記載の発明の高消費電力経路検索処
理に先立って、予め、論理合成処理により合成された論
理回路を構成する各論理素子の消費電力と、前記論理回
路全体の消費電力とを求める回路解析処理を行う構成と
する。
では、前記請求項１記載の発明の高消費電力経路検索処
理に先立って、予め、論理合成処理により合成された論
理回路を構成する各論理素子の消費電力と、前記論理回
路全体の消費電力とを求める回路解析処理を行う構成と
する。
【００１２】請求項４記載の発明の論理合成装置では、
前記請求項３記載の論理合成方法を実施する構成の論理
合成装置としている。
前記請求項３記載の論理合成方法を実施する構成の論理
合成装置としている。
【００１３】また、請求項５記載の発明の論理合成方法
では、前記請求項３記載の発明の回路解析処理を限定し
て、回路解析処理を、論理回路及び回路検証データによ
り論理シミュレーションを行う第１の処理と、前記第１
の処理の論理シミュレーションにより任意のｉ番目の素
子の出力動作回数Ｍ（ｉ）を記憶する第２の処理と、前
記第２の処理により得られた任意のｉ番目の素子の出力
動作回数Ｍ（ｉ）及び前記素子情報から算出したその動
作１回当りの消費電力値ｗ（ｉ）に基いて、任意のｉ番
目の素子の消費電力Ｗ（ｉ）を式Ｗ（ｉ）＝Ｍ（ｉ）・
ｗ（ｉ）により求める第３の処理と、前記第３の処理に
より得られた各素子の消費電力を前記論理回路の全素子
数Ｎについて総和した総消費電力Ｄを式 により求める第４の処理とを行う構成としている。
では、前記請求項３記載の発明の回路解析処理を限定し
て、回路解析処理を、論理回路及び回路検証データによ
り論理シミュレーションを行う第１の処理と、前記第１
の処理の論理シミュレーションにより任意のｉ番目の素
子の出力動作回数Ｍ（ｉ）を記憶する第２の処理と、前
記第２の処理により得られた任意のｉ番目の素子の出力
動作回数Ｍ（ｉ）及び前記素子情報から算出したその動
作１回当りの消費電力値ｗ（ｉ）に基いて、任意のｉ番
目の素子の消費電力Ｗ（ｉ）を式Ｗ（ｉ）＝Ｍ（ｉ）・
ｗ（ｉ）により求める第３の処理と、前記第３の処理に
より得られた各素子の消費電力を前記論理回路の全素子
数Ｎについて総和した総消費電力Ｄを式 により求める第４の処理とを行う構成としている。
【００１４】加えて、請求項６記載の発明の論理合成装
置では、前記請求項５記載の論理合成方法を実施する構
成の論理合成装置としている。
置では、前記請求項５記載の論理合成方法を実施する構
成の論理合成装置としている。
【００１５】また、請求項７記載の論理合成方法では、
前記請求項５記載の論理合成方法の高消費電力経路検索
処理を限定し、この経路検索処理を、組合せ回路の任意
のｉ番目の組合せ回路の入力から出力までを有向グラフ
Ｇ（ｉ）で表す第５の処理と、前記第５の処理により得
られた有向グラフＧ（ｉ）の各ノードの出力枝に対し
て、その出力ノードである論理素子における，回路解析
処理の第３の処理により得られた消費電力値Ｗ（ｉ）を
コストとして与える第６の処理と、前記第６の処理によ
りコスト付けされた有向グラフＧ（ｉ）から消費電力値
の高い経路を見つける第７の処理とを行う構成としてい
る。
前記請求項５記載の論理合成方法の高消費電力経路検索
処理を限定し、この経路検索処理を、組合せ回路の任意
のｉ番目の組合せ回路の入力から出力までを有向グラフ
Ｇ（ｉ）で表す第５の処理と、前記第５の処理により得
られた有向グラフＧ（ｉ）の各ノードの出力枝に対し
て、その出力ノードである論理素子における，回路解析
処理の第３の処理により得られた消費電力値Ｗ（ｉ）を
コストとして与える第６の処理と、前記第６の処理によ
りコスト付けされた有向グラフＧ（ｉ）から消費電力値
の高い経路を見つける第７の処理とを行う構成としてい
る。
【００１６】更に、請求項８記載の発明の論理合成装置
では、前記請求項７記載の論理合成方法を実施する構成
としている。
では、前記請求項７記載の論理合成方法を実施する構成
としている。
【００１７】加えて、請求項９及び請求項１０記載の発
明では、前記請求項１、請求項２、請求項６又は請求項
７記載の論理合成方法及び論理合成装置において、高消
費電力経路検索処理又は高消費電力経路手段で検索され
る消費電力の合計値の高い信号伝搬経路は、消費電力の
合計値が最大値の信号伝搬経路である構成とする。
明では、前記請求項１、請求項２、請求項６又は請求項
７記載の論理合成方法及び論理合成装置において、高消
費電力経路検索処理又は高消費電力経路手段で検索され
る消費電力の合計値の高い信号伝搬経路は、消費電力の
合計値が最大値の信号伝搬経路である構成とする。
【００１８】また、請求項１１記載の発明では、前記請
求項１又は請求項７記載の論理合成方法において、高消
費電力経路検索処理では、論理素子の消費電力の合計値
の高い信号伝搬経路を複数集めた信号伝搬経路群を検索
する構成とする。
求項１又は請求項７記載の論理合成方法において、高消
費電力経路検索処理では、論理素子の消費電力の合計値
の高い信号伝搬経路を複数集めた信号伝搬経路群を検索
する構成とする。
【００１９】請求項１２記載の発明の論理合成装置で
は、前記請求項１１記載の論理合成方法を実施する構成
の論理合成装置としている。
は、前記請求項１１記載の論理合成方法を実施する構成
の論理合成装置としている。
【００２０】更に、請求項１３記載の発明では、前記請
求項１記載の論理合成方法において、回路置き換え処理
は、部分論理回路の置き換えに先立って、論理合成処理
により合成された論理回路の総消費電力に対し、論理段
数減小化処理により論理段数が小さく生成された部分論
理回路で前記論理回路の部分論理回路が置換された場合
の論理回路の総消費電力が小さいことを確認する構成と
する。
求項１記載の論理合成方法において、回路置き換え処理
は、部分論理回路の置き換えに先立って、論理合成処理
により合成された論理回路の総消費電力に対し、論理段
数減小化処理により論理段数が小さく生成された部分論
理回路で前記論理回路の部分論理回路が置換された場合
の論理回路の総消費電力が小さいことを確認する構成と
する。
【００２１】請求項１４記載の発明の論理合成装置で
は、前記請求項１３記載の論理合成方法を実施する構成
の論理合成装置としている。
は、前記請求項１３記載の論理合成方法を実施する構成
の論理合成装置としている。
【００２２】加えて、請求項１５記載の発明では、前記
請求項１記載の論理合成方法において、回路置き換え処
理による部分論理回路の置き換えが実施された後、再
び、順次、高消費電力経路検索処理と、論理段数減小化
処理と、回路置き換え処理とを繰り返す構成とする。
請求項１記載の論理合成方法において、回路置き換え処
理による部分論理回路の置き換えが実施された後、再
び、順次、高消費電力経路検索処理と、論理段数減小化
処理と、回路置き換え処理とを繰り返す構成とする。
【００２３】請求項１６記載の発明の論理合成装置で
は、前記請求項１５記載の論理合成方法を実施する構成
の論理合成装置としている。
は、前記請求項１５記載の論理合成方法を実施する構成
の論理合成装置としている。
【００２４】
【作用】以上の構成により、請求項１、請求項２及び請
求項９〜請求項１６記載の発明では、論理合成手法によ
り性能及び面積が適切化された論理回路において、その
うち合計消費電力の高い信号伝搬経路を構成する部分論
理回路が、論理段数の小さい他の部分論理回路に置換さ
れるので、その論理段数適切化によって、その部分論理
回路での速度が高くなると共に低消費電力化が図られ
る。
求項９〜請求項１６記載の発明では、論理合成手法によ
り性能及び面積が適切化された論理回路において、その
うち合計消費電力の高い信号伝搬経路を構成する部分論
理回路が、論理段数の小さい他の部分論理回路に置換さ
れるので、その論理段数適切化によって、その部分論理
回路での速度が高くなると共に低消費電力化が図られ
る。
【００２５】ここに、前記合計消費電力の高い信号伝搬
経路を構成する部分論理回路では、電力の消費原因であ
る信号値の変化が順次伝搬するので、この高消費電力経
路における消費電力の低減は、論理回路の信号伝搬経路
全体での効果的な低消費電力化を可能にする。
経路を構成する部分論理回路では、電力の消費原因であ
る信号値の変化が順次伝搬するので、この高消費電力経
路における消費電力の低減は、論理回路の信号伝搬経路
全体での効果的な低消費電力化を可能にする。
【００２６】その際、置換した他の部分論理回路が元の
部分論理回路に対して面積が多少拡大した回路であって
も、その部分論理回路が論理回路の一部分であるので、
論理回路全体として見れば面積の拡大は極めて小さく抑
えられ、部分論理回路の変更の前と後とで論理回路の面
積はほぼ同一に保持される。
部分論理回路に対して面積が多少拡大した回路であって
も、その部分論理回路が論理回路の一部分であるので、
論理回路全体として見れば面積の拡大は極めて小さく抑
えられ、部分論理回路の変更の前と後とで論理回路の面
積はほぼ同一に保持される。
【００２７】しかも、高消費電力の部分論理回路という
限定された範囲に対してのみ段数を適切化するので、低
消費電力化に対する処理時間が速い。また、消費電力低
減を正確に検証できる長所を持つ。
限定された範囲に対してのみ段数を適切化するので、低
消費電力化に対する処理時間が速い。また、消費電力低
減を正確に検証できる長所を持つ。
【００２８】更に、請求項３〜請求項６記載の発明で
は、論理回路の全体及び各素子の消費電力を正確に把握
できる。
は、論理回路の全体及び各素子の消費電力を正確に把握
できる。
【００２９】加えて、請求項７及び請求項８記載の発明
では、消費電力がコスト付けされた有向グラフＧから高
消費電力値の高い経路を見つけるので、消費電力低減化
に有効な経路を効率良く見つけることができ、低消費電
力化に対する処理速度が速くなる。
では、消費電力がコスト付けされた有向グラフＧから高
消費電力値の高い経路を見つけるので、消費電力低減化
に有効な経路を効率良く見つけることができ、低消費電
力化に対する処理速度が速くなる。
【００３０】
【実施例】本発明の低消費電力論理回路の合成方法及び
合成装置の一実施例を説明する。
合成装置の一実施例を説明する。
【００３１】図１（ａ），（ｂ），（ｃ）は、本発明の
論理合成方法の処理フローの概略を説明するものであ
る。また、図２は、本発明の論理合成装置の概略を説明
するものである。
論理合成方法の処理フローの概略を説明するものであ
る。また、図２は、本発明の論理合成装置の概略を説明
するものである。
【００３２】先ず、本実施例で用いるデータについて説
明する。機能記述の例を［数１］に示す。ここで、ａ〜
ｋは入力信号値を表し、Ｙは出力信号値を表す。また、
演算記号及び各信号値は全てブール代数に従うものとす
る。
明する。機能記述の例を［数１］に示す。ここで、ａ〜
ｋは入力信号値を表し、Ｙは出力信号値を表す。また、
演算記号及び各信号値は全てブール代数に従うものとす
る。
【００３３】
【数１】
【００３４】一般的な論理回路は、前記［数１］以外に
も記憶素子を持つが、ここでは省略する。また、この回
路動作検証情報は、各信号の値を時系列で表現したテス
トベクトルと呼ばれる表１に示すものである。各信号は
１、０または不定が指定されるが、本実施例では１と０
のみとする。回路入力信号値に対する出力信号値を期待
値と呼び、回路が正常に合成されて動作する場合には、
期待値と論理回路からの出力値が一致する。時間１単位
は０．１秒とする。
も記憶素子を持つが、ここでは省略する。また、この回
路動作検証情報は、各信号の値を時系列で表現したテス
トベクトルと呼ばれる表１に示すものである。各信号は
１、０または不定が指定されるが、本実施例では１と０
のみとする。回路入力信号値に対する出力信号値を期待
値と呼び、回路が正常に合成されて動作する場合には、
期待値と論理回路からの出力値が一致する。時間１単位
は０．１秒とする。
【００３５】
【表１】
【００３６】更に、素子情報は、面積、遅延値及び消費
電力値であるが、簡単のために素子の面積を１００μｍ
2 、出力遅延値を１ｐｓとする。また、出力信号の０か
ら１又は１から０への変化時の消費電力値を１ｍＷとす
る。
電力値であるが、簡単のために素子の面積を１００μｍ
2 、出力遅延値を１ｐｓとする。また、出力信号の０か
ら１又は１から０への変化時の消費電力値を１ｍＷとす
る。
【００３７】図２において、１０は入出力装置、１１は
中央処理装置、１２は回路合成装置、１３は回路解析装
置、１４は経路検索装置、１５は回路分割装置、１８は
記憶装置である。
中央処理装置、１２は回路合成装置、１３は回路解析装
置、１４は経路検索装置、１５は回路分割装置、１８は
記憶装置である。
【００３８】図１において、入力処理１では、前記図２
の入出力装置１０と中央処理装置１１と記憶装置１８と
から成る入力手段により行われる。ここでは、前述の機
能記述、回路検証情報、消費電力、及び面積の素子情報
を取り込む。
の入出力装置１０と中央処理装置１１と記憶装置１８と
から成る入力手段により行われる。ここでは、前述の機
能記述、回路検証情報、消費電力、及び面積の素子情報
を取り込む。
【００３９】次に、論理合成処理２では、中央処理装置
１１及び論理合成装置１２から成る合成手段により、次
のような面積及び速度が考慮されたゲートレベルの論理
回路Ｃ１が生成される。この場合、論理回路Ｃ１は、面
積を考慮した後に速度を考慮して最終的に生成、又は逆
に速度を考慮した後に面積を考慮して最終的に生成され
たものである。
１１及び論理合成装置１２から成る合成手段により、次
のような面積及び速度が考慮されたゲートレベルの論理
回路Ｃ１が生成される。この場合、論理回路Ｃ１は、面
積を考慮した後に速度を考慮して最終的に生成、又は逆
に速度を考慮した後に面積を考慮して最終的に生成され
たものである。
【００４０】前記論理回路Ｃ１の内容を［数２］と図３
に示す。
に示す。
【００４１】
【数２】
【００４２】ここで、［数２］のＦＵＮＣは、論理回路
Ｃ１の固有名を宣言するものである。また、ＩＮはＣ１
への入力信号、ＯＵＴは出力信号、ＯＲ、ＡＮＤは各々
ＬＳＩのプリント基板の和論理、積論理を実現するＴＴ
Ｌ又はＬＳＩの標準セルやトランジスタに相当する物理
的論理素子である。また、Ｉ０１〜Ｉ０６は、論理回路
Ｃ１で使用される物理的論理素子の配置名である。論理
素子の入力信号名を右辺に、出力信号名を左辺に記述す
る。信号Ａ、Ｂ、Ｃ、Ｄ、Ｅは、回路Ｃ１の内部配線信
号であり、その数は論理構成により異なる。
Ｃ１の固有名を宣言するものである。また、ＩＮはＣ１
への入力信号、ＯＵＴは出力信号、ＯＲ、ＡＮＤは各々
ＬＳＩのプリント基板の和論理、積論理を実現するＴＴ
Ｌ又はＬＳＩの標準セルやトランジスタに相当する物理
的論理素子である。また、Ｉ０１〜Ｉ０６は、論理回路
Ｃ１で使用される物理的論理素子の配置名である。論理
素子の入力信号名を右辺に、出力信号名を左辺に記述す
る。信号Ａ、Ｂ、Ｃ、Ｄ、Ｅは、回路Ｃ１の内部配線信
号であり、その数は論理構成により異なる。
【００４３】次に、回路解析処理３では、中央処理装置
１１と記憶装置１８及び回路解析装置１３による回路解
析手段を用いて、以下のようにして実施される。図１
（ｂ）に示すように、第１の処理３１では、論理回路Ｃ
１と表２の回路検証情報とにより論理シミュレーション
を行使する。この論理シミュレーション（第１の処理）
３１では、同時に各素子の出力の変化回数、即ち表２の
ように各出力信号ａ〜Ｙの動作回数が算出される。そし
て、第２の処理３２では、各素子のトグル値を記憶す
る。以下、各入力信号ａ〜ｈ、及び回路内部の配線信号
Ａ〜Ｅ、並びに出力信号Ｙの０から１、１から０への動
作回数をトグル値と呼ぶ。各素子の出力信号の動作回数
をＭ（ｉ）とする。
１１と記憶装置１８及び回路解析装置１３による回路解
析手段を用いて、以下のようにして実施される。図１
（ｂ）に示すように、第１の処理３１では、論理回路Ｃ
１と表２の回路検証情報とにより論理シミュレーション
を行使する。この論理シミュレーション（第１の処理）
３１では、同時に各素子の出力の変化回数、即ち表２の
ように各出力信号ａ〜Ｙの動作回数が算出される。そし
て、第２の処理３２では、各素子のトグル値を記憶す
る。以下、各入力信号ａ〜ｈ、及び回路内部の配線信号
Ａ〜Ｅ、並びに出力信号Ｙの０から１、１から０への動
作回数をトグル値と呼ぶ。各素子の出力信号の動作回数
をＭ（ｉ）とする。
【００４４】
【表２】
【００４５】尚、前記表２では、参考に、入力信号ｇ〜
ｋについてもトグル値を算出しているが、これ等は論理
回路に対する外部からの入力信号であるので、これ等は
論理回路の消費電力の算出には関与しない。
ｋについてもトグル値を算出しているが、これ等は論理
回路に対する外部からの入力信号であるので、これ等は
論理回路の消費電力の算出には関与しない。
【００４６】さらに、各素子の出力時の消費電力と出力
信号の積から求める第３の処理３３を行なう。具体的に
は、任意のｉ番目の素子の消費電力Ｗ（ｉ）を、［数
３］に示すように、素子ｉの消費電力データｗ（ｉ）と
トグル値Ｍ（ｉ）の積として求める。表３にその具体的
な数値を示す。尚、ここで、ｗ（ｉ）は、出力信号の０
→１への変化に対する消費電力と、その逆の１→０への
変化に対する消費電力との平均値を示している。
信号の積から求める第３の処理３３を行なう。具体的に
は、任意のｉ番目の素子の消費電力Ｗ（ｉ）を、［数
３］に示すように、素子ｉの消費電力データｗ（ｉ）と
トグル値Ｍ（ｉ）の積として求める。表３にその具体的
な数値を示す。尚、ここで、ｗ（ｉ）は、出力信号の０
→１への変化に対する消費電力と、その逆の１→０への
変化に対する消費電力との平均値を示している。
【００４７】
【数３】
【００４８】
【表３】
【００４９】最後に、第４の処理３４では、各素子の消
費電力Ｗ（ｉ）を全素子数Ｎについて総和を次の［数
４］を用いて計算し、全消費電力Ｄ１の算出を行う。
費電力Ｗ（ｉ）を全素子数Ｎについて総和を次の［数
４］を用いて計算し、全消費電力Ｄ１の算出を行う。
【００５０】
【数４】
【００５１】以上、回路解析処理３は、本発明の装置で
は、中央処理装置１１と記憶装置１８と回路解析装置１
３により実施され、これ等により、前記第１〜第４の処
理３１〜３４を行う第１〜第４の手段を構成する。
は、中央処理装置１１と記憶装置１８と回路解析装置１
３により実施され、これ等により、前記第１〜第４の処
理３１〜３４を行う第１〜第４の手段を構成する。
【００５２】次いで、図１において、高消費電力経路検
索処理４では、図１（ｃ）に示す方法で実施する。高消
費電力経路検索４は、図１（ｃ）の第５の処理４１にお
いて、論理回路Ｃ１を構成する各論理素子及び入出力端
子を点（ノード）とし、配線を枝として表した有向グラ
フＧを作成し、その後、第６の処理４２では、前記有向
グラフＧにおいて、論理回路Ｃ１の各配線のトグル値を
有向グラフＧの各枝のコストとして、図４（ａ）に示す
ようなコスト付けされた有向グラフＧを作成する。そし
て、第７の処理４３において、前記コスト付けされた有
向グラフＧから、その最大コスト経路を、グラフ理論の
例えばＬｅｅアルゴリズム等の解法により求める。
索処理４では、図１（ｃ）に示す方法で実施する。高消
費電力経路検索４は、図１（ｃ）の第５の処理４１にお
いて、論理回路Ｃ１を構成する各論理素子及び入出力端
子を点（ノード）とし、配線を枝として表した有向グラ
フＧを作成し、その後、第６の処理４２では、前記有向
グラフＧにおいて、論理回路Ｃ１の各配線のトグル値を
有向グラフＧの各枝のコストとして、図４（ａ）に示す
ようなコスト付けされた有向グラフＧを作成する。そし
て、第７の処理４３において、前記コスト付けされた有
向グラフＧから、その最大コスト経路を、グラフ理論の
例えばＬｅｅアルゴリズム等の解法により求める。
【００５３】前記Ｌｅｅアルゴリズムにより最大コスト
経路を求める手順の概略を説明すると次の通りである。
経路を求める手順の概略を説明すると次の通りである。
【００５４】図５（ａ）に示すように枝にコストの付い
たグラフＧ０において最大コスト経路を求める場合につ
いて説明する。但し、説明を簡単にするため、グラフの
有向枝の接続関係に同じノードに戻るループがないと仮
定する。今、ｉ番目のノードを始点、ｊ番目のノードを
終点とする有向枝のコストをＣ(i,j) と表し、ｊ番目の
ノードまでの経路コストをＮＣ(j) とし、そのコストＮ
Ｃ(j) に前記有向枝のコストＣ(i,j) が含まれるときに
は、枝の始点ｉをＮｔ(j) ＝ｉとして保持するものとす
る。
たグラフＧ０において最大コスト経路を求める場合につ
いて説明する。但し、説明を簡単にするため、グラフの
有向枝の接続関係に同じノードに戻るループがないと仮
定する。今、ｉ番目のノードを始点、ｊ番目のノードを
終点とする有向枝のコストをＣ(i,j) と表し、ｊ番目の
ノードまでの経路コストをＮＣ(j) とし、そのコストＮ
Ｃ(j) に前記有向枝のコストＣ(i,j) が含まれるときに
は、枝の始点ｉをＮｔ(j) ＝ｉとして保持するものとす
る。
【００５５】先ず、データＮＣ(i) 、Ｎｔ(i) （ｉ＝
１，２…６）を作成する。この作成は、ステップ(1) で
ノードｉに入る有向枝について、 ＣＯＳＴ＝ＮＣ(k) ＋Ｃ(k,i) が最大の値になる有向枝を検索し、その始点ｋｏを判定
する。次いで、ステップ(2) でＮｔ(i) ＝ｋｏ、Ｎｃ
(i) ＝Ｎｃ(k0)＋Ｃ(KO,i)とする。その後、ステップ
(3) で前記ステップ(1),(2) を各ノードのＮｔ、ＮＣ値
が変化しなくなるまで全ノードについて繰り返す。以上
の処理により図５（ｂ）が得られる．次いで、最大コス
ト経路を求める。これは、先ずステップ(1) で最大のコ
ストを有するノードｍを検索し、リストＬに登録する。
その後、ステップ(2) でｎ＝Ｎｔ(m) として、ｎをリス
トＬに登録する（図４（ａ）を参照）。そして、ステッ
プ(3) でＮｔ(n) が定義されていなければ、次のステッ
プ(4) に進む一方、ノード番号データがあれば、ｎ＝Ｎ
ｔ(n) として前記ステップＳ(2) に戻る。ステップ(4)
では、リストＬのノードを登録順と逆順に並べ、相互の
枝を含めたものを最大コスト経路とする。以上の処理に
より図５（ｃ）が得られ、最大コスト経路が求まる。
１，２…６）を作成する。この作成は、ステップ(1) で
ノードｉに入る有向枝について、 ＣＯＳＴ＝ＮＣ(k) ＋Ｃ(k,i) が最大の値になる有向枝を検索し、その始点ｋｏを判定
する。次いで、ステップ(2) でＮｔ(i) ＝ｋｏ、Ｎｃ
(i) ＝Ｎｃ(k0)＋Ｃ(KO,i)とする。その後、ステップ
(3) で前記ステップ(1),(2) を各ノードのＮｔ、ＮＣ値
が変化しなくなるまで全ノードについて繰り返す。以上
の処理により図５（ｂ）が得られる．次いで、最大コス
ト経路を求める。これは、先ずステップ(1) で最大のコ
ストを有するノードｍを検索し、リストＬに登録する。
その後、ステップ(2) でｎ＝Ｎｔ(m) として、ｎをリス
トＬに登録する（図４（ａ）を参照）。そして、ステッ
プ(3) でＮｔ(n) が定義されていなければ、次のステッ
プ(4) に進む一方、ノード番号データがあれば、ｎ＝Ｎ
ｔ(n) として前記ステップＳ(2) に戻る。ステップ(4)
では、リストＬのノードを登録順と逆順に並べ、相互の
枝を含めたものを最大コスト経路とする。以上の処理に
より図５（ｃ）が得られ、最大コスト経路が求まる。
【００５６】前記のデータＮＣ(i) 、Ｎｔ(i) （ｉ＝1,
2 …6)の作成において、入力端子相当のノードより着目
し、そのノードに隣接するノードから順に処理してゆく
方法（Ｌｅｅアルゴリズム）により、効率良く設定する
ことが可能となる。尚、グラフ中にループがある場合に
ついては、ループ途上で同一ノードが見つかれば、適当
なところで枝を切って処理する方法と併用して、近似的
に最大コスト経路を求める。前記図４（ｂ）において、
有向グラフＧの最大コスト経路を論理回路Ｃ１上に示
す。
2 …6)の作成において、入力端子相当のノードより着目
し、そのノードに隣接するノードから順に処理してゆく
方法（Ｌｅｅアルゴリズム）により、効率良く設定する
ことが可能となる。尚、グラフ中にループがある場合に
ついては、ループ途上で同一ノードが見つかれば、適当
なところで枝を切って処理する方法と併用して、近似的
に最大コスト経路を求める。前記図４（ｂ）において、
有向グラフＧの最大コスト経路を論理回路Ｃ１上に示
す。
【００５７】以上のようにして、最大消費電力経路ａ−
Ａ−Ｄ−Ｙが求まる。これらを指定数の最大消費電力経
路群として求める場合には、先述の最大経路解法を利用
して最長経路以外のノードから最長経路上のノードまで
の経路と、該ノードから最長経路上をたどった消費電力
経路の最大を求める。
Ａ−Ｄ−Ｙが求まる。これらを指定数の最大消費電力経
路群として求める場合には、先述の最大経路解法を利用
して最長経路以外のノードから最長経路上のノードまで
の経路と、該ノードから最長経路上をたどった消費電力
経路の最大を求める。
【００５８】前記高消費電力経路検索処理４は、中央処
理装置１１と記憶装置１８と経路検索装置１４から成る
高消費電力経路検索手段により実施され、前記第５〜第
７の処理を行う第５〜第７の手段を構成する。
理装置１１と記憶装置１８と経路検索装置１４から成る
高消費電力経路検索手段により実施され、前記第５〜第
７の処理を行う第５〜第７の手段を構成する。
【００５９】以下、説明を簡単にするために消費電力最
大経路群が１つとして、ａ−Ａ−Ｄ−Ｙの経路のみを説
明する。
大経路群が１つとして、ａ−Ａ−Ｄ−Ｙの経路のみを説
明する。
【００６０】ここに、最大消費電力経路群を求める意義
は、電力の消費原因である信号値の変化が信号伝搬経路
を順次伝搬することを考慮して、この最大消費電力経路
群において消費電力を低減すれば、論理回路の信号伝搬
経路全体での効果的な低消費電力化が可能になる点にあ
る。
は、電力の消費原因である信号値の変化が信号伝搬経路
を順次伝搬することを考慮して、この最大消費電力経路
群において消費電力を低減すれば、論理回路の信号伝搬
経路全体での効果的な低消費電力化が可能になる点にあ
る。
【００６１】次に、図１において、回路分割処理５を実
施して、該最大消費電力経路群の消費電力最適化のため
の準備をする。最大消費電力経路ａ−Ａ−Ｄ−Ｙに位置
する素子Ｉ０１，Ｉ０４，Ｉ０６を部分回路Ｓ１とし、
この部分回路Ｓ１を１素子と看做した部分回路Ｓ１と、
部分回路Ｓ１以外の素子との論理回路を論理回路Ｓ２と
する。この回路分割は素子を分離することにより、図６
（ａ），（ｂ）に示すように容易に実現する。部分回路
Ｓ１は配線ａ、ｂ、Ｂ、Ｃ、Ｅ、Ｙが外部端子となり、
内部配線は、Ａ，Ｄである。［数５］の論理回路Ｓ２は
階層表現されており、部分回路Ｓ１を含んでいる。
施して、該最大消費電力経路群の消費電力最適化のため
の準備をする。最大消費電力経路ａ−Ａ−Ｄ−Ｙに位置
する素子Ｉ０１，Ｉ０４，Ｉ０６を部分回路Ｓ１とし、
この部分回路Ｓ１を１素子と看做した部分回路Ｓ１と、
部分回路Ｓ１以外の素子との論理回路を論理回路Ｓ２と
する。この回路分割は素子を分離することにより、図６
（ａ），（ｂ）に示すように容易に実現する。部分回路
Ｓ１は配線ａ、ｂ、Ｂ、Ｃ、Ｅ、Ｙが外部端子となり、
内部配線は、Ａ，Ｄである。［数５］の論理回路Ｓ２は
階層表現されており、部分回路Ｓ１を含んでいる。
【００６２】
【数５】
【００６３】以上の処理は、中央処理装置１１と記憶装
置１８と回路分割装置１５により実施される。
置１８と回路分割装置１５により実施される。
【００６４】次に、論理段数減小化処理６を部分回路Ｓ
１に対して実施し、低消費電力化された論理回路Ｃ２を
合成する。具体的には、従来周知の論理回路合成におけ
る段数最小化を使って行う。同処理の結果、図７（ａ）
のＳ１から、［数６］及び図７（ｂ）に示すように、論
理回路Ｓ１よりも論理段数の小さい部分回路Ｓ３を得
る。
１に対して実施し、低消費電力化された論理回路Ｃ２を
合成する。具体的には、従来周知の論理回路合成におけ
る段数最小化を使って行う。同処理の結果、図７（ａ）
のＳ１から、［数６］及び図７（ｂ）に示すように、論
理回路Ｓ１よりも論理段数の小さい部分回路Ｓ３を得
る。
【００６５】
【数６】
【００６６】前記論理段数最適化を行う意義は、電力を
消費する動作の多い信号伝搬の段数を削減することによ
り、動作影響を受ける論理素子数を減らす効果があるか
らである。前記部分回路Ｓ３と論理回路Ｓ２とから、
［数７］及び図８に示すように前記論理段数最適化を施
した部分回路Ｓ３を含む論理回路Ｃ２が求められる。
消費する動作の多い信号伝搬の段数を削減することによ
り、動作影響を受ける論理素子数を減らす効果があるか
らである。前記部分回路Ｓ３と論理回路Ｓ２とから、
［数７］及び図８に示すように前記論理段数最適化を施
した部分回路Ｓ３を含む論理回路Ｃ２が求められる。
【００６７】
【数７】
【００６８】前記論理段数減小化処理６は、中央処理装
置１１と論理合成装置１２と記憶装置１８とから成る論
理段数減小化手段により実施される。
置１１と論理合成装置１２と記憶装置１８とから成る論
理段数減小化手段により実施される。
【００６９】次に、図１において、回路解析処理７で
は、前記生成された論理回路Ｃ２について各素子の消費
電力Ｗ２と総消費電力Ｄ２とを計算する。前記回路解析
処理３と同様に表４及び［数８］を得る。
は、前記生成された論理回路Ｃ２について各素子の消費
電力Ｗ２と総消費電力Ｄ２とを計算する。前記回路解析
処理３と同様に表４及び［数８］を得る。
【００７０】前記回路解析処理７は、中央処理装置１１
と回路解析装置１３と記憶装置１８とにより行なわれ
る。
と回路解析装置１３と記憶装置１８とにより行なわれ
る。
【００７１】
【表４】
【００７２】
【数８】
【００７３】そして、その後、改善判定処理８では、当
初の論理回路Ｃ１と段数最適化後の論理回路Ｃ２との総
消費電力Ｄを対比して改善判定を行う。本実施例では、
以上より、当初の論理回路Ｃ１の総消費電力Ｄ１が３０
ｍＷであるのに対し、段数最適化後の論理回路Ｃ２の総
消費電力Ｄ２が２０ｍＷとなり、１０ｍＷの利得が得ら
れたことが判る。
初の論理回路Ｃ１と段数最適化後の論理回路Ｃ２との総
消費電力Ｄを対比して改善判定を行う。本実施例では、
以上より、当初の論理回路Ｃ１の総消費電力Ｄ１が３０
ｍＷであるのに対し、段数最適化後の論理回路Ｃ２の総
消費電力Ｄ２が２０ｍＷとなり、１０ｍＷの利得が得ら
れたことが判る。
【００７４】その後、改善判定が得られた場合には、部
分回路置き換え処理９において、部分論理回路Ｓ１を、
段数最適化した部分回路Ｓ３に置換することにより、論
理回路Ｃ１を段数最適化された論理回路Ｃ２に置き換え
て、再度、消費電力経路検索処理４に戻る。この部分回
路置き換え処理９は、中央処理装置１１より成る部分回
路置き換え手段により実施される。
分回路置き換え処理９において、部分論理回路Ｓ１を、
段数最適化した部分回路Ｓ３に置換することにより、論
理回路Ｃ１を段数最適化された論理回路Ｃ２に置き換え
て、再度、消費電力経路検索処理４に戻る。この部分回
路置き換え処理９は、中央処理装置１１より成る部分回
路置き換え手段により実施される。
【００７５】本実施例では、再度繰り返しても同じ論理
回路Ｃ２が得られたとして、回路出力処理１０におい
て、図８に示す置き換えられた論理回路Ｃ２が最終結果
として出力される。本実施例では、入出力装置１０によ
り論理回路Ｃ２が出力される。
回路Ｃ２が得られたとして、回路出力処理１０におい
て、図８に示す置き換えられた論理回路Ｃ２が最終結果
として出力される。本実施例では、入出力装置１０によ
り論理回路Ｃ２が出力される。
【００７６】本実施例では、従来の論理合成による回路
で素子面積６００μｍ2 、遅延値３ｐｓ、消費電力３０
ｍＷの論理回路Ｃ１が、素子面積６００μｍ2 、遅延値
３ｐｓ、消費電力２０ｍＷの論理回路Ｃ２に改善された
ことが判る。
で素子面積６００μｍ2 、遅延値３ｐｓ、消費電力３０
ｍＷの論理回路Ｃ１が、素子面積６００μｍ2 、遅延値
３ｐｓ、消費電力２０ｍＷの論理回路Ｃ２に改善された
ことが判る。
【００７７】また、高消費電力の部分回路Ｓ１を見つけ
て限定された範囲での段数最適化処理を行うので、全論
理回路について消費電力を最適化する場合に比し、処理
時間が短い。更に、消費電力の多い部分回路のみに対し
て低消費電力の改善を行うので、有効な回路改善が可能
となる。
て限定された範囲での段数最適化処理を行うので、全論
理回路について消費電力を最適化する場合に比し、処理
時間が短い。更に、消費電力の多い部分回路のみに対し
て低消費電力の改善を行うので、有効な回路改善が可能
となる。
【００７８】尚、本実施例では、最大消費電力経路群が
１本の最大消費電力経路としたが、複数本の高消費電力
経路群が指定された場合も、本発明は同様に適用される
ことはいうまでもない。また、論理回路の各素子の消費
電力を１ｍＷ、素子面積を１００μｍ2 、遅延値を１ｐ
ｓとしたが、本値は素子各々で異なり、また、トグル値
を０から１、１から０の各変化で独立に扱う場合も同様
に計算可能であり、本発明を同様に適用できるのは勿論
である。
１本の最大消費電力経路としたが、複数本の高消費電力
経路群が指定された場合も、本発明は同様に適用される
ことはいうまでもない。また、論理回路の各素子の消費
電力を１ｍＷ、素子面積を１００μｍ2 、遅延値を１ｐ
ｓとしたが、本値は素子各々で異なり、また、トグル値
を０から１、１から０の各変化で独立に扱う場合も同様
に計算可能であり、本発明を同様に適用できるのは勿論
である。
【００７９】
【発明の効果】以上説明したように、請求項１、請求項
２及び請求項９〜請求項１６記載の発明によれば、高消
費電力の信号伝搬経路を検索し、この伝搬経路を構成す
る部分論理回路に対してのみ論理段数を小さくした他の
部分論理回路で置換したので、従来の論理合成と遅延速
度を変えることなく、また面積コストの増加も最小限に
抑えつつ、低消費電力の論理回路を生成できる効果を奏
すると共に、消費電力の改善効率の高い範囲に限定して
論理段数を小さくするので、全論理回路の低消費電力化
に比べて短時間で効果的に処理が可能である。
２及び請求項９〜請求項１６記載の発明によれば、高消
費電力の信号伝搬経路を検索し、この伝搬経路を構成す
る部分論理回路に対してのみ論理段数を小さくした他の
部分論理回路で置換したので、従来の論理合成と遅延速
度を変えることなく、また面積コストの増加も最小限に
抑えつつ、低消費電力の論理回路を生成できる効果を奏
すると共に、消費電力の改善効率の高い範囲に限定して
論理段数を小さくするので、全論理回路の低消費電力化
に比べて短時間で効果的に処理が可能である。
【００８０】また、請求項３〜請求項６記載の発明で
は、前記請求項１等の効果に加えて、論理回路の全体及
び各素子の消費電力を正確に把握できる効果を奏する。
は、前記請求項１等の効果に加えて、論理回路の全体及
び各素子の消費電力を正確に把握できる効果を奏する。
【００８１】更に、請求項７及び請求項８記載の発明で
は、前記請求項１等の効果に加えて、消費電力がコスト
付けされた有向グラフＧから最大コスト経路探索法を用
いて高消費電力値の高い経路を見つけるので、消費電力
低減化に有効な信号伝搬経路を効率良く見つけることが
でき、低消費電力化に対する処理速度を速くできる効果
を奏する。
は、前記請求項１等の効果に加えて、消費電力がコスト
付けされた有向グラフＧから最大コスト経路探索法を用
いて高消費電力値の高い経路を見つけるので、消費電力
低減化に有効な信号伝搬経路を効率良く見つけることが
でき、低消費電力化に対する処理速度を速くできる効果
を奏する。
【図１】本発明の論理回路合成方法を示す流れ図であ
る。
る。
【図２】本発明の論理回路合成装置を示す図である。
【図３】論理合成により生成された論理回路を示す図で
ある。
ある。
【図４】消費電力最大経路とコスト付の有向グラフＧの
説明図である。
説明図である。
【図５】有向グラフから最大コスト経路を求めるときの
具体的説明図である。
具体的説明図である。
【図６】回路分割の様子を平面的及び階層的に示す説明
図である。
図である。
【図７】部分回路を示す図である。
【図８】最終出力される論理回路を示す図である。
１ 入力処理 ２ 合成処理 ３ 回路解析処理 ４ 高消費電力経路検索処理 ６ 論理段数減小化処理 ９ 回路置き換え処理 Ｃ１ 当初の論理回路 Ｃ２ 部分回路置換後の低消費電力の論理回
路 Ｓ１ 高消費電力部分回路 Ｓ２ Ｓ１の上位回路 Ｓ３ 論理段数最適化した部分回路 Ｉ０１〜Ｉ１０ 論理素子配置固有名 ａ〜ｈ 入力信号名 Ａ〜Ｇ，Ｙ 信号名 １０ 入出力装置 １１ 中央処理装置 １２ 回路合成装置 １３ 回路解析装置 １４ 経路検索装置 １５ 回路分割装置
路 Ｓ１ 高消費電力部分回路 Ｓ２ Ｓ１の上位回路 Ｓ３ 論理段数最適化した部分回路 Ｉ０１〜Ｉ１０ 論理素子配置固有名 ａ〜ｈ 入力信号名 Ａ〜Ｇ，Ｙ 信号名 １０ 入出力装置 １１ 中央処理装置 １２ 回路合成装置 １３ 回路解析装置 １４ 経路検索装置 １５ 回路分割装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82
Claims (16)
- 【請求項１】 ＬＳＩの機能記述から、電子計算機を用
いてゲートレベルの論理回路を合成するに際して、 前記ＬＳＩの機能記述と、回路検証情報と、素子情報と
を入力する入力処理を行った後、 面積仕様及び速度仕様を考慮した論理回路を合成する論
理合成処理を行い、 その後、前記合成処理により合成された論理回路の各信
号伝搬経路のうち、その信号伝搬経路上の論理素子の消
費電力の合計値の高い信号伝搬経路を検索する高消費電
力経路検索処理を行い、 続いて、前記高消費電力経路検索処理により検索された
合計消費電力の高い信号伝搬経路を構成する部分論理回
路の論理段数を小さくし、前記部分論理回路とは異なる
他の部分論理回路を生成する論理段数減小化処理を行
い、 その後、前記論理段数減小化処理により生成された部分
論理回路により、前記合計消費電力の高い信号伝搬経路
を構成する部分論理回路を置き換える回路置き換え処理
を行うことを特徴とする論理合成方法。 - 【請求項２】 ＬＳＩの機能記述から、電子計算機を用
いてゲートレベルの論理回路を合成する論理合成装置で
あって、 前記ＬＳＩの機能記述と、回路検証情報と、素子情報と
を入力する入力手段と、 面積仕様及び速度仕様を考慮
した論理回路を合成する論理合成手段と、 前記合成手段により合成された論理回路の各信号伝搬経
路のうち、その信号伝搬経路上の論理素子の消費電力の
合計値の高い信号伝搬経路を検索する高消費電力経路検
索手段と、 前記高消費電力経路検索手段により検索された合計消費
電力の高い信号伝搬経路を構成する部分論理回路の論理
段数を小さくし、前記部分論理回路とは異なる他の部分
論理回路を生成する論理段数減小化手段と、 前記論理段数減小化手段により生成された部分論理回路
により、前記合計消費電力の高い信号伝搬経路を構成す
る部分論理回路を置き換える回路置き換え手段とを備え
たことを特徴とする論理合成装置。 - 【請求項３】 高消費電力経路検索処理に先立って、予
め、論理合成処理により合成された論理回路を構成する
各論理素子の消費電力と、前記論理回路全体の消費電力
とを求める回路解析処理を行うことを特徴とする請求項
１記載の論理合成方法。 - 【請求項４】 高消費電力経路検索手段に先立って、予
め、論理合成手段により合成された論理回路を構成する
各論理素子の消費電力と、前記論理回路全体の消費電力
とを求める回路解析手段を備えることを特徴とする請求
項２記載の論理合成装置。 - 【請求項５】 回路解析処理は、 論理回路及び回路検証情報により論理シミュレーション
を行う第１の処理と、 前記第１の処理の論理シミュレーションにより任意のｉ
番目の素子の出力動作回数Ｍ（ｉ）を記憶する第２の処
理と、 前記第２の処理により得られた任意のｉ番目（ｉ＝１〜
Ｎ）の素子の出力動作回数Ｍ（ｉ）及び前記素子情報か
ら算出したその動作１回当りの消費電力値ｗ（ｉ）に基
いて、任意のｉ番目の素子の消費電力値Ｗ（ｉ）を式 Ｗ（ｉ）＝Ｍ（ｉ）・ｗ（ｉ）により求める第３の処理
と、 前記第３の処理により得られた各素子の消費電力を前記
論理回路の全素子数Ｎについて総和した総消費電力値Ｄ
を式 により求める第４の処理とから成ることを特徴とする請
求項３記載の論理合成方法。 - 【請求項６】 回路解析手段は、 論理回路及び回路検証情報により論理シミュレーション
を行う第１の手段と、 前記第１の手段の論理シミュレーションにより任意のｉ
番目の素子の出力動作回数Ｍ（ｉ）を記憶する第２の手
段と、 前記第２の手段により得られた任意のｉ番目（ｉ＝１〜
Ｎ）の素子の出力動作回数Ｍ（ｉ）及び前記素子情報か
ら算出したその動作１回当りの消費電力値ｗ（ｉ）に基
いて、任意のｉ番目の素子の消費電力値Ｗ（ｉ）を式 Ｗ（ｉ）＝Ｍ（ｉ）・ｗ（ｉ）により求める第３の手段
と、 前記第３の手段により得られた各素子の消費電力を前記
論理回路の全素子数Ｎについて総和した総消費電力値Ｄ
を式 により求める第４の手段とを備えることを特徴とする請
求項４記載の論理合成装置。 - 【請求項７】 高消費電力経路検索処理は、 論理回路の信号伝搬経路の任意のｉ番目（ｉ＝１〜Ｎ）
の信号伝搬経路の入力から出力までを有向グラフＧ
（ｉ）で表す第５の処理と、 前記第５の処理により得られた有向グラフＧ（ｉ）の各
ノードの出力枝に対して、その出力ノードである論理素
子における，回路解析処理の第３の処理により得られた
消費電力値Ｗ（ｉ）をコストとして与える第６の処理
と、 前記第６の処理によりコスト付けされた有向グラフＧ
（ｉ）から消費電力値の高い経路を見つける第７の処理
とを行うことを特徴とする請求項５記載の論理合成方
法。 - 【請求項８】 高消費電力経路検索手段は、 論理回路の信号伝搬経路の任意のｉ番目（ｉ＝１〜Ｎ）
の信号伝搬経路の入力から出力までを有向グラフＧ
（ｉ）で表す第５の手段と、 前記第５の手段により得られた有向グラフＧ（ｉ）の各
ノードの出力枝に対して、その出力ノードである論理素
子における，回路解析手段の第３の手段により得られた
消費電力値Ｗ（ｉ）をコストとして与える第６の手段
と、 前記第６の手段によりコスト付けされた有向グラフＧ
（ｉ）から消費電力値の高い経路を見つける第７の手段
とを備えたことを特徴とする請求項６記載の論理合成装
置。 - 【請求項９】 高消費電力経路検索処理において、検索
される消費電力の合計値の高い信号伝搬経路は、消費電
力の合計値が最大値の信号伝搬経路であることを特徴と
する請求項１又は請求項７記載の論理合成方法。 - 【請求項１０】 高消費電力経路検索手段において、検
索される消費電力の合計値の高い信号伝搬経路は、消費
電力の合計値が最大値の信号伝搬経路であることを特徴
とする請求項２又は請求項８記載の論理合成装置。 - 【請求項１１】 高消費電力経路検索処理では、論理素
子の消費電力の合計値の高い信号伝搬経路を複数集めた
信号伝搬経路群を検索することを特徴とする請求項１又
は請求項７記載の論理合成方法。 - 【請求項１２】 高消費電力経路検索手段では、論理素
子の消費電力の合計値の高い信号伝搬経路を複数集めた
信号伝搬経路群を検索することを特徴とする請求項２又
は請求項８記載の論理合成装置。 - 【請求項１３】 回路置き換え処理は、部分論理回路の
置き換えに先立って、論理合成処理により合成された論
理回路の総消費電力に対し、論理段数減小化処理により
論理段数が小さく生成された部分論理回路で前記論理回
路の部分論理回路が置換された場合の論理回路の総消費
電力が小さいことを確認することを特徴とする請求項１
記載の論理合成方法。 - 【請求項１４】 回路置き換え手段は、部分論理回路の
置き換えに先立って、論理合成手段により合成された論
理回路の総消費電力に対し、論理段数減小化手段により
論理段数が小さく生成された部分論理回路で前記論理回
路の部分論理回路が置換された場合の論理回路の総消費
電力が小さいことを確認することを特徴とする請求項２
記載の論理合成装置。 - 【請求項１５】 回路置き換え処理による部分論理回路
の置き換えが実施された後、再び、順次、高消費電力経
路検索処理と、論理段数減小化処理と、回路置き換え処
理とを繰り返すことを特徴とする請求項１記載の論理合
成方法。 - 【請求項１６】 回路置き換え手段による部分論理回路
の置き換えが実施された後、再び、順次、高消費電力経
路検索手段と、論理段数減小化手段と、回路置き換え手
段とを繰り返し動作させることを特徴とする請求項２記
載の論理合成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01939094A JP3182036B2 (ja) | 1994-02-16 | 1994-02-16 | 論理合成方法及び論理合成装置 |
| US08/667,284 US5673200A (en) | 1994-02-16 | 1996-06-20 | Logic synthesis method and logic synthesis apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01939094A JP3182036B2 (ja) | 1994-02-16 | 1994-02-16 | 論理合成方法及び論理合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07230485A JPH07230485A (ja) | 1995-08-29 |
| JP3182036B2 true JP3182036B2 (ja) | 2001-07-03 |
Family
ID=11997964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01939094A Expired - Fee Related JP3182036B2 (ja) | 1994-02-16 | 1994-02-16 | 論理合成方法及び論理合成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5673200A (ja) |
| JP (1) | JP3182036B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3671504B2 (ja) * | 1996-03-05 | 2005-07-13 | ヤマハ株式会社 | 半導体集積回路のレイアウト設計方法 |
| US6704878B1 (en) | 1996-09-06 | 2004-03-09 | Synopsys, Inc. | Apparatus and method for improved precomputation to minimize power dissipation of integrated circuits |
| US5903476A (en) * | 1996-10-29 | 1999-05-11 | Synopsys, Inc. | Three-dimensional power modeling table having dual output capacitance indices |
| US5949689A (en) * | 1996-10-29 | 1999-09-07 | Synopsys, Inc. | Path dependent power modeling |
| US5831864A (en) * | 1996-10-31 | 1998-11-03 | Trustees Of Princeton University | Design tools for high-level synthesis of a low-power data path |
| US6430726B1 (en) * | 1997-12-19 | 2002-08-06 | Nec Corporation | Logic circuit synthesizing method and logic synthesizing system |
| JP3070571B2 (ja) * | 1998-02-27 | 2000-07-31 | 日本電気株式会社 | Ｌｓｉ消費電力見積システム |
| US6157903A (en) * | 1998-03-12 | 2000-12-05 | Synopsys, Inc. | Method of minimizing macrocell characterization time for state dependent power analysis |
| US6247134B1 (en) | 1999-03-31 | 2001-06-12 | Synopsys, Inc. | Method and system for pipe stage gating within an operating pipelined circuit for power savings |
| US7414626B1 (en) * | 2000-05-30 | 2008-08-19 | Autodesk, Inc. | System for passing algorithms with polymorphic parameter sets in a dependency graph of a graphic creation process |
| US7254802B2 (en) * | 2004-05-27 | 2007-08-07 | Verisilicon Holdings, Co. Ltd. | Standard cell library having cell drive strengths selected according to delay |
| US20050278659A1 (en) * | 2004-05-27 | 2005-12-15 | Xiaonan Zhang | Cell library providing transistor size information for automatic circuit design |
| US7114134B2 (en) * | 2004-05-27 | 2006-09-26 | Veri Silicon Holdings, Co. Ltd | Automatic circuit design method with a cell library providing transistor size information |
| CN103443738B (zh) * | 2011-03-28 | 2016-09-14 | 飞思卡尔半导体公司 | 用于对路径排名以功率优化集成电路设计的方法和相应计算机程序产品 |
| CN111241767B (zh) * | 2018-11-28 | 2024-04-09 | 中国科学院微电子研究所 | 一种亚阈值电路信号平衡路径的延时优化方法及装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612618A (en) * | 1983-06-10 | 1986-09-16 | Rca Corporation | Hierarchical, computerized design of integrated circuits |
| US4694403A (en) * | 1983-08-25 | 1987-09-15 | Nec Corporation | Equalized capacitance wiring method for LSI circuits |
| US4591993A (en) * | 1983-11-21 | 1986-05-27 | International Business Machines Corporation | Methodology for making logic circuits |
| US4703435A (en) * | 1984-07-16 | 1987-10-27 | International Business Machines Corporation | Logic Synthesizer |
| US4698760A (en) * | 1985-06-06 | 1987-10-06 | International Business Machines | Method of optimizing signal timing delays and power consumption in LSI circuits |
| US4916627A (en) * | 1987-12-02 | 1990-04-10 | International Business Machines Corporation | Logic path length reduction using boolean minimization |
| US5003487A (en) * | 1988-06-28 | 1991-03-26 | International Business Machines Corporation | Method and apparatus for performing timing correction transformations on a technology-independent logic model during logic synthesis |
| US5237513A (en) * | 1989-11-20 | 1993-08-17 | Massachusetts Institute Of Technology | Optimal integrated circuit generation |
| US5299137A (en) * | 1990-04-05 | 1994-03-29 | Vlsi Technology, Inc. | Behavioral synthesis of circuits including high impedance buffers |
| US5222030A (en) * | 1990-04-06 | 1993-06-22 | Lsi Logic Corporation | Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from high-level semantic specifications and descriptions thereof |
| US5287289A (en) * | 1990-04-13 | 1994-02-15 | Hitachi, Ltd. | Logic synthesis method |
| US5345393A (en) * | 1990-08-22 | 1994-09-06 | Matsushita Electric Industrial Co., Ltd. | Logic circuit generator |
| US5392221A (en) * | 1991-06-12 | 1995-02-21 | International Business Machines Corporation | Procedure to minimize total power of a logic network subject to timing constraints |
-
1994
- 1994-02-16 JP JP01939094A patent/JP3182036B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-20 US US08/667,284 patent/US5673200A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07230485A (ja) | 1995-08-29 |
| US5673200A (en) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Stelling et al. | Optimal circuits for parallel multipliers | |
| JP3182036B2 (ja) | 論理合成方法及び論理合成装置 | |
| US8631369B1 (en) | Methods, systems, and apparatus for timing and signal integrity analysis of integrated circuits with semiconductor process variations | |
| US6247164B1 (en) | Configurable hardware system implementing Boolean Satisfiability and method thereof | |
| Chen et al. | LOPASS: A low-power architectural synthesis system for FPGAs with interconnect estimation and optimization | |
| Lhairech-Lebreton et al. | Hierarchical and multiple-clock domain high-level synthesis for low-power design on fpga | |
| Torbey et al. | High-level synthesis of digital circuits using genetic algorithms | |
| Ou et al. | PyGen: a MATLAB/Simulink based tool for synthesizing parameterized and energy efficient designs using FPGAs | |
| US20040088662A1 (en) | Timing path detailer | |
| Arslan et al. | Low power design for DSP: methodologies and techniques | |
| Liu et al. | HyPE: Hybrid power estimation for IP-based systems-on-chip | |
| Sathyamurthy et al. | Speeding up pipelined circuits through a combination of gate sizing and clock skew optimization | |
| Deshpande et al. | A review on ASIC synthesis flow employing two industry standard tools | |
| Blokken et al. | A flexible module library for custom DSP applications in a multiprocessor environment | |
| Rocha et al. | Framework-based arithmetic datapath generation to explore parallel binary multipliers | |
| Zhou et al. | 64-bit prefix adders: Power-efficient topologies and design solutions | |
| Prakash et al. | PSO: An approach to multiobjective VLSI partitioning | |
| Mehdipour et al. | Reducing reconfiguration time of reconfigurable computing systems in integrated temporal partitioning and physical design framework | |
| Chandrakar et al. | A SAT-based methodology for effective clock gating for power minimization | |
| Wang et al. | Potential slack budgeting with clock skew optimization | |
| Barkalov et al. | Design of Embedded Systems | |
| Jain et al. | FPGA Implementation of Powet-Efficient Multiplier | |
| Chen et al. | Layout driven logic synthesis system | |
| Fang et al. | Emgen-a module generator for logic emulation applications | |
| Woods et al. | FPGA Synthesis on the XC6200 using IRIS and Trianus/Hades (or from Heaven to Hell and back again) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| LAPS | Cancellation because of no payment of annual fees |