CN111241767B - 一种亚阈值电路信号平衡路径的延时优化方法及装置 - Google Patents

Abstract

本发明提供一种亚阈值电路信号平衡路径的延时优化方法及装置，先获取待优化亚阈值电路所引用的各逻辑单元的栅长‑延时数据，由该数据确定出可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合；而后，进行待优化亚阈值电路的信号平衡路径的延时分析，获得不匹配的信号平衡路径，将不匹配的信号平衡路径中需要缩短延时的作为第一路径；再确定出第一路径中归属于第一单元集合的逻辑单元，将此类逻辑单元作为第一类型延时单元；最后，通过栅长调整，进行信号平衡路径的延时优化，对第一类延时单元进行栅长增加，从而可以利用反短沟道效应降低延时，提高器件单元的性能，并且提高电路设计的鲁棒性。

Description

一种亚阈值电路信号平衡路径的延时优化方法及装置

技术领域

本发明涉及集成电路设计领域，特别涉及一种亚阈值电路信号平衡路径的延时优化方法及装置。

背景技术

亚阈值电路是指工作电压低于晶体管器件阈值电压的电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。

在亚阈值数字电路(下文简称亚阈值电路)的设计过程中，信号平衡路径的延时优化是其中的一个重点和难点，其是对信号路径之间的延时进行匹配或平衡，以减少信号路径汇聚单元输出端的信号毛刺，其中，需要进行匹配或平衡优化的信号路径被称作一组信号平衡路径。

目前，在亚阈值电路中进行信号平衡路径的延时优化时，主要是采用根据延时信号大小调整栅宽/栅长比的方法，对延时信号较大而需要减小延时的路径上的器件增大栅宽/栅长比例，而对延时信号较小而需要增加延时的路径上的器件减小栅宽/栅长比例，然而，增大栅宽/栅长比例降低延时的同时，却会增加器件单元的面积以及功耗；减小栅宽/栅长比例增加延时的同时，可能会由于反短沟道效应的存在，导致器件单元性能的下降，降低电路设计的鲁棒性。

发明内容

有鉴于此，本发明的目的在于提供一种亚阈值电路信号平衡路径的延时优化方法及装置，延时优化的同时，避免由于反短沟道效应而导致的器件单元性能下降，提高电路设计的鲁棒性。

为实现上述目的，本发明有如下技术方案：

一种亚阈值电路信号平衡路径的延时优化方法，所述优化方法包括：

获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加。

可选地，所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述获得被待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据的步骤中，还包括：确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述确定所述第一路径中属于所述第一单元集合的逻辑单元为第一类型延时单元的步骤中，还包括：确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述进行信号平衡路径的延时优化的步骤中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

可选地，在进行栅长调整之前，还包括：建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表；则，

所述进行信号平衡路径的延时优化，包括：确定延时调整目标；根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标。

可选地，所述栅长与延时的数据查询表通过所述栅长-延时数据建立。

可选地，所述栅长与延时的数据查询表通过电路统计仿真建立，所述栅长与延时的数据查询表中还包括相应的功耗数据；则，

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标，包括：

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长中功耗最小的栅长确定为逻辑单元的栅长调整目标。

一种亚阈值电路信号平衡路径的延时优化装置，包括：

逻辑单元划分单元，用于获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

延时分析单元，用于进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

延时类型确定单元，用于确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

延时优化单元，用于通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加。

可选地，所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述逻辑单元划分单元中，还用于确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述延时类型确定单元中，还包括用于确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述延时优化单元中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

可选地，还包括：

查询表建立单元，用于建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表；

所述延时优化单元中，所述进行信号平衡路径的延时优化，包括：确定延时调整目标；根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标。

可选地，所述栅长与延时的数据查询表通过所述栅长-延时数据建立。

可选地，所述栅长与延时的数据查询表通过电路统计仿真建立，所述栅长与延时的数据查询表中还包括相应的功耗数据；则，

所述延时优化单元中，根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标，包括：

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长中功耗最小的栅长确定为逻辑单元的栅长调整目标。

本发明实施例提供的亚阈值电路信号平衡路径的延时优化方法及装置，先获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，栅长-延时数据可以体现逻辑单元的初始栅长是否处于器件反短沟道效应区，当栅长-延时数据中存在栅长大于初始栅长且延时小于初始延时的数据区时，则可以确定该初始栅长处于反短沟道效应区，在进行延时优化时，则可以利用反短沟道效应提高性能，因此，将其确定为可利用反短沟道效应提高性能的逻辑单元。之后，在对待优化亚阈值电路的信号平衡路径的延时分析之后，若获得了需要缩短延时的第一路径，且该第一路径中有逻辑单元存在于事先确定的可利用反短沟道效应提高性能的逻辑单元的集合中，那么，对于这部分逻辑单元，在进行延时优化时，则可以通过栅长增加来降低延时，该部分逻辑单元利用反短沟道效应来降低延时，同时可以降低功耗，提高电路设计的鲁棒性。

进一步地，当延时数据中存在延时大于初始延时的数据区时，该逻辑单元则为可以通过增加延时降低性能和功耗的可降低能耗的逻辑单元，对于该类型的逻辑单元，初始栅长可能位于反短沟道效应的数据区或短沟道效应的数据区，之后，在对待优化亚阈值电路的信号平衡路径的延时分析之后，可以获得需要增加延时的第二路径，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则初始栅长位于反短沟道效应区，则可以利用反短沟道效应减小栅长来增加延时，同时，可以节省电路面积；否则，初始栅长位于短沟道效应区，则可以通过增加栅长来增加延时，同时，可以降低功耗，提高电路设计的鲁棒性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的亚阈值电路信号平衡路径的延时优化方法流程示意图；

图2为本发明实施例提供的亚阈值电路信号平衡路径的延时优化装置的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

正如背景技术中的描述，在亚阈值电路中进行信号平衡路径的延时优化时，主要是采用根据延时信号大小调整栅宽/栅长比的方法，对延时信号较大而需要减小延时的路径上的器件增大栅宽/栅长比例，而对延时信号较小而需要增加延时的路径上的器件减小栅宽/栅长比例，然而，增大栅宽/栅长比例降低延时的同时，却会增加器件单元的面积以及功耗；减小栅宽/栅长比例增加延时的同时，可能会由于反短沟道效应的存在，导致器件单元性能的下降，降低电路设计的鲁棒性。

为此，本申请提出一种亚阈值电路信号平衡路径的延时优化方法，先获取待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，由该数据确定出可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合；而后，进行待优化亚阈值电路的信号平衡路径的延时分析，获得不匹配的信号平衡路径，将不匹配的信号平衡路径中需要缩短延时的作为第一路径；再确定出第一路径中归属于第一单元集合的逻辑单元，将此类逻辑单元作为第一类型延时单元；最后，通过栅长调整，进行信号平衡路径的延时优化，对第一类延时单元进行栅长增加，从而可以利用反短沟道效应降低延时，提高器件单元的性能，并且提高电路设计的鲁棒性。

此外，当延时数据中存在延时大于初始延时的数据区时，该逻辑单元则为可以通过增加延时降低性能和功耗的逻辑单元，对于该类型的逻辑单元，初始栅长可能位于反短沟道效应的数据区或短沟道效应的数据区，之后，在对待优化亚阈值电路的信号平衡路径的延时分析之后，可以获得需要增加延时的第二路径，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则初始栅长位于反短沟道效应区，则可以利用反短沟道效应减小栅长来增加延时，同时，可以节省电路面积；否则，初始栅长位于短沟道效应区，则可以通过增加栅长来增加延时，同时，可以降低功耗，提高电路设计的鲁棒性。

为了更好地理解本申请的技术方案和技术效果，先对短沟道效应以及反短沟道效应对于栅长及延时的变化进行说明。对于一个逻辑单元或电路，在器件的栅长发生变化时，其延时也会相应地发生变化，而由于受到短沟道效应的影响，在栅长大于某一特定栅长时，随着栅长的增加，其延时增加，器件单元性能降低；而由于受到反短沟道效应的影响，在栅长小于某一特定栅长的一栅长范围内时，随着栅长的增加，其延时降低，器件单元性能提高，为了便于描述和理解，在本申请中，将该特定栅长记做栅长临界点。

为了更好地理解本发明的技术方案和技术效果，以下将结合具体的实施例进行详细的说明。

参考图1所示，一种亚阈值电路信号平衡路径的延时优化方法，包括：

S01，获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元。

亚阈值电路，是指工作电压在晶体管器件的阈值附近或以下的电路，由于在数字电路中，电路功耗与电压的平方成正比，所以亚阈值电路可以有效地降低电路的功耗。在电子设计自动化中，该亚阈值电路是由逻辑单元组成的亚阈值逻辑门网表电路，逻辑单元可以是由逻辑单元库提供的标准单元，利用该逻辑门网表电路可以生成相应的集成电路版图。

待优化亚阈值电路为优化的目标电路，其所引用的各逻辑单元可以是设计该待优化亚阈值电路时采用的逻辑单元库中的逻辑单元，也可以是该待优化亚阈值电路中所包含的所有逻辑单元。初始栅长是进行优化之前逻辑单元中器件的栅长，初始延时是在该初始栅长下该逻辑单元对应的延时。

在该步骤中，获得了栅长-延时数据，栅长-延时数据为逻辑单元的变化的栅长与延时的映射数据，也就是各逻辑单元的栅长变化时所获得的相应的逻辑单元的延时的数据集合，通过栅长和延时的变化趋势进行判断，若在逻辑单元的栅长-延时数据中存在栅长大于初始栅长且延时小于初始延时的数据区，则说明该逻辑单元中的器件的初始栅长处于受反短沟道效应影响栅长区域，存在可以通过反短沟道效应进行栅长增加而提高逻辑单元性能的栅长数据区，在后续延时优化时，该逻辑单元可以利用反短沟道效应提高性能，则将该逻辑单元确定为可利用反短沟道效应提高性能的逻辑单元，所有可利用反短沟道效应提高性能的逻辑单元记做第一单元集合。

进一步地，还可以根据获得的栅长-延时数据，确定可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元。继续通过栅长和延时的变化趋势进行判断，若在栅长-延时数据中具有延时大于初始延时的数据区，则说明该逻辑单元中存在可以通过栅长调整增加延时的栅长数据区，也就是说，在后续延时优化时，该逻辑单元为可降低能耗的逻辑单元，则将该逻辑单元确定为可降低能耗的逻辑单元，所有可降低能耗的逻辑单元记做第二单元集合。需要说明的是，对于可降低能耗的逻辑单元，可以通过栅长增加或减小来达到降低的目的，当原始栅长处于受反短沟道效应影响栅长区域时，则可以通过减少栅长来增加延时，降低逻辑单元的性能和能耗，而当原始栅长处于受短沟道效应影响的栅长区域时，则可以通过增加栅长来增加延时，降低逻辑单元的性能和能耗。

进一步地，还可以通过栅长-延时数据，建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表。该数据查询表中包含有不同栅长所对应的不同的延时。具体的，可以分别建立各可利用反短沟道效应提高性能的逻辑单元的数据查询表，以及个可降低能耗的逻辑单元的数据查询表。建立被待优化亚阈值电路所引用的各逻辑单元的统计栅长与延时的数据查询表，便于通过延时目标查询到对应的栅长，以该栅长作为调整目标，有利于快速进行栅长调整。

在具体的应用中，栅长与延时的数据查询表通过上述的栅长-延时数据建立，也可以通过电路统计仿真建立。电路统计仿真中考虑器件参数统计分布，可以获得基于栅长与延时分布的统计数据，基于电路统计仿真建立的栅长与延时的数据查询表，其栅长-延时的数据更为准确，具体的，可以通过改变各逻辑单元的器件栅长，通过对逻辑单元的电路仿真，获取对应栅长下该单元的延时，同时，还可以获得该延时下的功耗，建立栅长与延时以及功耗的查询表，功耗参数可以用于参数选择时的参考，在对应延时下可以选择功耗最小的参数。

此外，对于各逻辑单元，可以获得各逻辑单元的性能优化系数，该性能优化系数的获得方法可以包括：获得逻辑单元在固定栅宽下的最小延时，将所述最小延时与该逻辑单元初始栅长的比值作为该逻辑单元的性能优化系数。该性能优化系数可以作为后续延时优化时的一个约束条件，使得优化结果更为合理。

在具体的应用中，可以通过对待优化亚阈值电路所引用的各逻辑单元进行电路仿真，来获得各逻辑单元的栅长-延时数据。具体的，对于每一个逻辑单元，改变逻辑单元中的栅长，通过电路仿真，获取对应栅长下逻辑单元的输入-输出波形；再测量逻辑单元的输入-输出波形，获取对应栅长下的逻辑单元的延时，如此，对栅长进行扫描，获得不同栅长下的逻辑单元的延时，得到待优化亚阈值电路中所有逻辑单元的栅长-延时数据。

S02，进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成。

在进行待优化亚阈值电路的信号平衡路径的延时分析时，通过信号流，可以获得前级若干触发器输出信号经过不同路径汇聚到本级触发器前段的汇聚单元输入端所历经的信号路径，该信号路径为信号平衡路径。通过信号平衡路径的延时分析，可以获得信号平衡路径之间是否需要延时匹配的信息以及延时匹配的方向，延时匹配的方向包括增大延时以获得匹配以及缩小延时以获得匹配。在本申请中，为了便于描述，将不匹配的信号平衡路径中需要缩短延时的部分记做第一路径，将不匹配的信号平衡路径中需要增加延时的部分记做第二路径，可以理解的是，信号平衡路径是由连接的逻辑单元组成的，也就是说，第一路径和第二路径都是由连接的逻辑单元组成的，这些信号平衡路径中的逻辑单元，有些可能是可利用反短沟道效应提高性能的逻辑单元，有些也可能是可降低能耗的逻辑单元。

在具体的应用中，具体的，首先，可以进行延时不匹配的分析，获得不匹配的信号平衡路径；而后，对不匹配的信号平衡路径进行延时分析，从不匹配的信号平衡路径中确定出需要缩短延时的第一路径和需要增加延时的第二路径。

具体的，可以通过时序仿真或电路仿真的方法获取各信号路径的延时，检查出不匹配的信号平衡路径。

而后，通过判断一组延时不匹配的信号路径中，每一个信号路径与前级触发器、信号汇聚单元和本级触发器是否满足以下不等式：

t_{Prev_FF-Pdelay,max}+t_{CML-Pdelay,max}+t_{Sink-Pdelay,max}+t_FF-setup,max<α·T_clock

t_{Prev_FF-Pdelay,min}+t_{CML-Pdelay,min}+t_{Sink-Pdelay,min}>β·t_FF-hold,max

如不满足该不等式，则对应的信号路径为需要缩短延时的第一路径，若满足，则对应的信号路径为需要增加延时的第二路径。

其中，t_{Prev_FF-Pdelay,max}和t_{Prev_FF-Pdelay,min}分别为前级触发器输出延时时间的最大值和最小值；

t_{CML-Pdelay,max}和t_{CML-Pdelay,min}分别为对应信号路径上组合逻辑电路的输入信号到达信号汇聚单元输入端的时间最大值和最小值；

t_{Sink-Pdelay,max}和t_{Sink-Pdelay,min}分别为信号汇聚单元输入信号到达触发器输入端的时间最大值和最小值；

t_FF-setup,max为触发器的数据输入最大建立时间；

T_clock为时序电路工作的时钟信号周期，即时钟信号频率的倒数值；

t_FF-hold,max为触发器的数据输入最大保持时间；

α是介于(0，0.5)之间的常数，根据时钟信号的占空比决定，取小于占空比的某一数值，一般取值0.4左右；β是介于(1，+∞)之间的常数，一般取值1.2左右。需要说明的是，对同一组信号平衡路径，α和β取值固定，依赖于该组信号平衡路径上信号延时的分布和时钟信号周期。

S03，确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元。

该步骤可以具体为，检查第一路径中所有的逻辑单元，根据S01中获得的第一单元集合，判断组成第一路径中的每个逻辑单元是否归属于第一单元集合，如果是，则对应的逻辑单元可以利用反短沟道效应提高性能，将该逻辑单元作为第一类型延时单元，便于后续根据需求对该逻辑单元进一步优化。

进一步地，在该步骤中还可以包括：确定第二路径中归属于第二单元集合的逻辑单元为第二类型延时单元。具体的，检查第二路径中所有的逻辑单元，根据S01中获得的第二单元集合，判断组成第二路径的每个逻辑单元是否归属于第二单元集合，如果是，则对应的逻辑单元为可降低能耗的逻辑单元，将该逻辑单元作为第二类型延时单元。

S04，通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加。

进一步地，在进行信号平衡路径的延时优化时，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

在该步骤中，进行延时优化时，通过栅长调整将第一路径和第二路径的延时调整到目标延时，栅长调整的方向是分别按照逻辑单元是基于短沟道效应中栅长与延时的关系分别进行调整的。这样，对于第一路径中的可利用反短沟道效应提高性能的逻辑单元，则可以通过栅长增加来降低延时，同时可以降低功耗，且不受短沟道效应影响，提高电路设计的鲁棒性；而对于第二路径中的可降低能耗的逻辑单元，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则初始栅长位于反短沟道效应区，则可以利用反短沟道效应减小栅长来增加延时，同时，可以节省电路面积；否则，初始栅长位于短沟道效应区，则可以通过增加栅长来增加延时，同时，可以降低功耗，提高电路设计的鲁棒性。通过栅长的分别调整，实现延时优化的同时，兼顾电路的鲁棒性、面积、功耗等性能，全面优化电路设计。

对于延时优化时延时调整目标的确定，可以通过以下方法来确定，具体的，对不满足S02中的不等式的第一路径上的逻辑单元，其需要缩短延时的延时调整目标分别定义如下：

t_{delay_improve_goal1}＝(t_{Prev_FF-Pdelay,max}+t_{CML-Pdelay,max}+t_{Sink-Pdelay,max}+t_FF-setup,max)–α.T_clockt_{delay_improve_goal2＝}β.t_FF-hold,max-(t_{Prev_FF-Pdelay,min}+t_{CML-Pdelay,min}+t_{Sink-Pdelay,min})

仅对可利用反向短沟道效应的单元进行调节以优化前端组合逻辑电路的延时性能(触发器不调整或不可以调整)时，需要满足不等式组(1)：

-∑△t_{RCSE_Cell-Pdelay,max,i}-∑△t_{RCSE_Sink-Pdelay,max,i}≥t_{delay_improve_goal1}

∑△t_{RCSE_Cell-Pdelay,min,i}+∑△t_{RCSE_Sink-Pdelay,min,i}≥t_{delay_improve_goal2}

此外，对可利用反向短沟道效应的单元(包括触发器)进行调节以优化前端组合逻辑电路的延时性能时，需要满足不等式组(2)：

-∑△t_{RCSE_Cell-Pdelay,max,i}-∑△t_{RCSE_Sink-Pdelay,max,i}-△t_{Prev_FF-Pdelay,max}-△t_FF-setup,max≥t_{delay_improve_goal1}

∑△t_{RCSE_Cell-Pdelay,min,i}+∑△t_{RCSE_Sink-Pdelay,min,i}-△t_FF-hold,max+△t_{Prev_FF-Pdelay,min}≥t_{delay_improve_goal2}

其中，

△t_{RCSE_Cell-Pdelay,max,i}＝t_{RCSE_Cell-Pdelay,max,i,new}-t_{RCSE_Cell-Pdelay,max,i,org}

△t_{RCSE_Cell-Pdelay,min,i}＝t_{RCSE_Cell-Pdelay,min,i,new}-t_{RCSE_Cell-Pdelay,min,i,org}

△t_{RCSE_Sink-Pdelay,max,i}＝t_{RCSE_Sink-Pdelay,max,i,new}-t_{RCSE_Sink-Pdelay,max,i,org}

△t_{RCSE_Sink-Pdelay,min,i}＝t_{RCSE_Sink-Pdelay,min,i,new}-t_{RCSE_Sink-Pdelay,min,i,org}

△t_{Prev_FF-Pdelay,max}＝t_{Prev_FF-Pdelay,max,new}-t_{Prev_FF-Pdelay,max,org}

△t_{Prev_FF-Pdelay,min}＝t_{Prev_FF-Pdelay,min,new}-t_{Prev_FF-Pdelay,min,org}

△t_FF-setup,max＝t_{FF-setup,max,new}-t_{FF-setup,max,org}

△t_FF-hold,max＝t_{FF-hold,max,new}-t_{FF-hold,max,org}

t_{RCSE_Cell-Pdelay,max,i,new}和t_{RCSE_Cell-Pdelay,min,i,new}分别是可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之后的最大延时时间和最小延时时间；

t_{RCSE_Cell-Pdelay,max,I,org}和t_{RCSE_Cell-Pdelay,min,i,org}分别是可利用反向短沟道效应提升延时性能的逻辑单元i调整栅长之前(即原栅长)的最大延时时间和最小延时时间；

t_{RCSE_Sink-Pdelay,max,i,new}和t_{RCSE_Sink-Pdelay,min,i,new}分别是可利用反向短沟道效应提升延时性能的信号汇聚逻辑单元i调整栅长之后的最大延时时间和最小延时时间；

t_{RCSE_Sink-Pdelay,max,I,org}是可利用反向短沟道效应提升延时性能的信号汇聚逻辑单元i调整栅长之前(即原栅长)的最大延时时间；

t_{RCSE_Sink-Pdelay,min,i,org}是可利用反向短沟道效应提升延时性能的信号汇聚逻辑单元i调整栅长之前(即原栅长)的最小延时时间；

t_{Prev_FF-Pdelay,max,new}和t_{Prev_FF-Pdelay,min,new}分别是可利用反向短沟道效应提升延时性能的前级触发器调整栅长之后的最大延时时间和最小延时时间；

t_{Prev_FF-Pdelay,max,org}和t_{Prev_FF-Pdelay,min,org}分别是可利用反向短沟道效应提升延时性能的前级触发器调整栅长之前(即原栅长)的最大延时时间和最小延时时间；

t_{FF-setup,max,new}是可利用反向短沟道效应提升延时性能的触发器调整栅长之后的输入数据最大建立时间；

t_{FF-setup,max,org}是可利用反向短沟道效应提升延时性能的触发器调整栅长之前(即原栅长)的输入数据最大建立时间；

t_{FF-hold,max,new}是可利用反向短沟道效应提升延时性能的触发器调整栅长之后的输入数据最大保持时间；

t_{FF-hold,max,org}是可利用反向短沟道效应提升延时性能的触发器调整栅长之前(即原栅长)的输入数据最大保持时间；

需要说明的是，对信号平衡路径中的各逻辑单元，调整栅长前的各个参数可以从对应逻辑单元的特征化数据(库)中获得。

对上述不等式组(1)和不等式组(2)求解，可得到：

每一可调节逻辑单元的△t_{RCSE_Cell-Pdelay,max,i}的最小值；

每一可调节逻辑单元的△t_{RCSE_Cell-Pdelay,min,i}的最大值；

每一可调节信号汇聚逻辑单元的△t_{RCSE_Sink-Pdelay,max,i}的最小值；

每一可调节信号汇聚逻辑单元的△t_{RCSE_Sink-Pdelay,min,i}的最大值；

每一可调节触发器的△t_FF-setup,max的最大值；

每一可调节触发器的△t_FF-hold,max的最大值。

进一步根据下式：

t_{RCSE_Cell-Pdelay,max,i,new}＝t_{RCSE_Cell-Pdelay,max,i,org}+△t_{RCSE_Cell-Pdelay,max,i}

t_{RCSE_Cell-Pdelay,min,i,new}＝t_{RCSE_Cell-Pdelay,min,i,org}+△t_{RCSE_Cell-Pdelay,min,i}

t_{RCSE_Sink-Pdelay,max,i,new}＝t_{RCSE_Sink-Pdelay,max,i,org}+△t_{RCSE_Sink-Pdelay,max,i}

t_{RCSE_Sink-Pdelay,min,i,new}＝t_{RCSE_Sink-Pdelay,min,i,org}+△t_{RCSE_Sink-Pdelay,min,i}

t_{FF-setup,max,new}＝t_{FF-setup,max,org}+△t_FF-setup,max

t_{FF-hold,max,new}＝t_{FF-hold,max,org}+△t_FF-hold,max

得到

t_{RCSE_Cell-Pdelay,max,i,new}；t_{RCSE_Cell-Pdelay,min,i,new}；

t_{RCSE_Sink-Pdelay,max,i,new}；t_{RCSE_Sink-Pdelay,min,i,new}；

t_{FF-setup,max,new}；以及t_{FF-hold,max,new}；

至此，得到了第一路径中各第一类型延时单元的延时调整目标。

在确定第一类型延时单元的延时调整目标后，更优地，可以通过栅长与延时数据查询表，获得与延时调整目标所对应的栅长，在该栅长下进行优化调整。这样，直接以查询获得的栅长进行调整，可以减少栅长优化的次数，提高优化速度和效率。

进一步地，为了实现对电路功耗的优化，在满足不等式(1)和不等式(2)的时序要求下，还可以根据S01中获得的栅长和功耗的数据查询表，在调节后的栅长基础上，再利用优化算法微调栅长。

具体的，第二路径上的各逻辑单元，其需要增加延时的延时调整目标分别定义如下：

t_{delay_improve_goal1}＝α.T_clock–(t_{Prev_FF-Pdelay,max}+t_{CML-Pdelay,max}+t_{Sink-Pdelay,max}+t_FF-setup,max)

t_{delay_improve_goal2＝}(t_{Prev_FF-Pdelay,min}+t_{CML-Pdelay,min}+t_{Sink-Pdelay,min})-β.t_FF-hold,max

调节以优化前端组合逻辑电路的延时性能(触发器不调整或不可以调整)时，需要满足不等式组(3)：

∑△t_{RCSE_Cell-Pdelay,max,i}+∑△t_{RCSE_Sink-Pdelay,max,i}≤t_{delay_improve_goal1}

∑△t_{RCSE_Cell-Pdelay,min,i}+∑△t_{RCSE_Sink-Pdelay,min,i}≥-t_{delay_improve_goal2}

或，进行调节以优化前端组合逻辑电路(包括触发器)的延时性能时，需要满足不等式组(4)：

∑△t_{RCSE_Cell-Pdelay,max,i}+∑△t_{RCSE_Sink-Pdelay,max,I}+△t_{Prev_FF-Pdelay,max}+△t_FF-setup,max≤t_{delay_improve_goal1}

∑△t_{RCSE_Cell-Pdelay,min,i}+∑△t_{RCSE_Sink-Pdelay,min,i}-△t_FF-hold,max+△t_{Prev_FF-Pdelay,min}≥-t_{delay_improve_goal2}

对上述不等式(3)和不等式(4)求解，可得到

每一可调节逻辑单元的△t_{RCSE_Cell-Pdelay,max,i}的最小值；

每一可调节逻辑单元的△t_{RCSE_Cell-Pdelay,min,i}的最大值；

每一可调节信号汇聚逻辑单元的△t_{RCSE_Sink-Pdelay,max,i}的最小值；

每一可调节信号汇聚逻辑单元的△t_{RCSE_Sink-Pdelay,min,i}的最大值；

每一可调节触发器的△t_FF-setup,max的最大值；

每一可调节触发器的△t_FF-hold,max的最大值。

进一步根据下式：

t_{RCSE_Cell-Pdelay,max,i,new}＝t_{RCSE_Cell-Pdelay,max,i,org}+△t_{RCSE_Cell-Pdelay,max,i}

t_{RCSE_Cell-Pdelay,min,i,new}＝t_{RCSE_Cell-Pdelay,min,i,org}+△t_{RCSE_Cell-Pdelay,min,i}

t_{RCSE_Sink-Pdelay,max,i,new}＝t_{RCSE_Sink-Pdelay,max,i,org}+△t_{RCSE_Sink-Pdelay,max,i}

t_{RCSE_Sink-Pdelay,min,i,new}＝t_{RCSE_Sink-Pdelay,min,i,org}+△t_{RCSE_Sink-Pdelay,min,i}

t_{FF-setup,max,new}＝t_{FF-setup,max,org}+△t_FF-setup,max

t_{FF-hold,max,new}＝t_{FF-hold,max,org}+△t_FF-hold,max

得到

t_{RCSE_Cell-Pdelay,max,i,new}；t_{RCSE_Cell-Pdelay,min,i,new}；

t_{RCSE_Sink-Pdelay,max,i,new}；t_{RCSE_Sink-Pdelay,min,i,new}；

t_{FF-setup,max,new}；以及t_{FF-hold,max,new}。

至此，得到了第二路径中各第二类型延时单元的延时调整目标。

在确定第二类型延时单元的延时调整目标后，更优地，可以通过栅长与延时数据查询表，获得与延时调整目标所对应的栅长，在该栅长下进行栅长进行优化调整。这样，直接以查询获得的栅长进行调整，可以减少栅长优化的次数，提高优化速度和效率。

在具体的优化过程中，除了延时的约束条件，根据具体的需要，还可以设置其他的约束条件，以获得具有所需性能的优化结果，例如可以各逻辑单元的性能优化系数作为约束条件，还可以以功耗作为约束条件等。

更优地，在有多个栅长值均能满足上述的延时时序要求时，可以选择逻辑单元功耗最低的栅长值作为调整之后对应逻辑单元的栅长。具体的，可以根据S01中获得的栅长与延时的数据查询表中的功耗参数，选择对应功耗最低的栅长值作为栅长调整目标，并在上述调节后的栅长基础上，再利用优化算法微调栅长。

需要说明的是，在对第二路径进行延时优化时，可以为对第二路径中所有的第二类型延时单元进行栅长调整，也可以为仅对第二路径中的部分第二类型延时单元进行栅长调整，例如仅对信号平衡路径上的组合逻辑电路、信号汇聚单元电路和触发器电路进行栅长调整。

以上对本申请实施例的亚阈值电路信号平衡路径的延时优化方法进行了详细的描述，此外，本申请还提出了相应的亚阈值电路信号平衡路径的延时优化装置。

参考图2所示，一种亚阈值电路信号平衡路径的延时优化装置，包括：

逻辑单元划分单元200，用于获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

延时分析单元201，用于进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

延时类型确定单元202，用于确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

延时优化单元203，用于通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加。

进一步地，所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述逻辑单元划分单元200中，还包括用于确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述延时类型确定单元202中，还用于确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述延时优化单元203中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

进一步地，还包括：

查询表建立单元，用于建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表；

所述延时优化单元中，所述进行信号平衡路径的延时优化，包括：确定延时调整目标；根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标。

进一步地，所述栅长与延时的数据查询表通过所述栅长-延时数据建立。

进一步地，所述栅长与延时的数据查询表通过电路统计仿真建立，所述栅长与延时的数据查询表中还包括相应的功耗数据；则，

所述延时优化单元中，根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标，包括：

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长中功耗最小的栅长确定为逻辑单元的栅长调整目标。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种亚阈值电路信号平衡路径的延时优化方法，其特征在于，所述优化方法包括：

获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加；所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据的步骤中，还包括：确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元的步骤中，还包括：确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述进行信号平衡路径的延时优化的步骤中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

2.根据权利要求1所述的方法，其特征在于，在进行栅长调整之前，还包括：建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表；则，

所述进行信号平衡路径的延时优化，包括：确定延时调整目标；根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标。

3.根据权利要求2所述的方法，其特征在于，所述栅长与延时的数据查询表通过所述栅长-延时数据建立。

4.根据权利要求2所述的方法，其特征在于，所述栅长与延时的数据查询表通过电路统计仿真建立，所述栅长与延时的数据查询表中还包括相应的功耗数据；则，

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标，包括：

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长中功耗最小的栅长确定为逻辑单元的栅长调整目标。

5.一种亚阈值电路信号平衡路径的延时优化装置，其特征在于，包括：

逻辑单元划分单元，用于获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

延时分析单元，用于进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

延时类型确定单元，用于确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

延时优化单元，用于通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加；

所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述逻辑单元划分单元中，还用于确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述延时类型确定单元中，还包括用于确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述延时优化单元中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。

6.根据权利要求5所述的装置，其特征在于，还包括：

查询表建立单元，用于建立被待优化亚阈值电路所引用的各逻辑单元的栅长与延时的数据查询表；

所述延时优化单元中，所述进行信号平衡路径的延时优化，包括：确定延时调整目标；根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标。

7.根据权利要求6所述的装置，其特征在于，所述栅长与延时的数据查询表通过所述栅长-延时数据建立。

8.根据权利要求6所述的装置，其特征在于，所述栅长与延时的数据查询表通过电路统计仿真建立，所述栅长与延时的数据查询表中还包括相应的功耗数据；则，

所述延时优化单元中，根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长确定为逻辑单元的栅长调整目标，包括：

根据所述栅长与延时的数据查询表，将所述延时调整目标所对应的栅长中功耗最小的栅长确定为逻辑单元的栅长调整目标。