JPH0769926B2 - 符号解読型選択論理生成装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSI等の論理設計を自動化するシステムに関
わり、特に、マイクロプログラムを用いたLSIのよう
に、レジスタ転送論理を多用する論理設計の自動化に好
適な論理生成装置に関する。

〔従来の技術〕

従来は、真理値表形式、あるいは論理式で記述された設
計仕様を元に、論理回路を自動生成する方法について盛
んに研究されている。一方、実際の人手によるLSIの論
理設計では、、真理値表や、論理式から論理回路に詳細
化する作業は、小規模な部分回路についてのみ行なわ
れ、実際には、より上位のレジスタ転送レベルの仕様を
設計仕様として記述している場合が多い。上記の従来技
術では、上記の仕様記述から直接詳細論理を生成する方
法については配慮されていなかつた。

これ等の先行技術としては、「LSS,A system for produ
ction logic synthesis」IBM J.RES.Develop.vol.28,N
o.5,Sep.1984,pp537〜pp545や、「Optimization of Com
bination logic Using a Rale Based Expart System」J
ournal of I.E.E.E.Design and Test pp22−32,Aug.198
5や、「論理合成システム,MACDAS」情報処理学会設計自
動化研究会資料34−2,1986.10等が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は、そのようなレジスタ転送レベルの仕様
から論理を生成しよとしても、そのレジスタ転送レベル
の仕様記述を解析し、設計者の意図したレジスタ転送動
作に即した論理を生成するという能力を持たないため、
まず、入力仕様を真理値表あるいは論理式に書き下さな
ければならないという問題が生じる。真理値表に書き下
してしまうと、あくまで入出力関係として仕様が表現さ
れてしまうため、データの転送という意味的な情報が不
明確になつてしまうため、論理を自動生成する際に、人
手設計並みの品質を得ることが困難となる問題があつ
た。また、論理式に書き下すことは、ほとんど、詳細論
理設計と同等の手間が必要となり、論理の自動生成とい
う意味が希薄になるという問題があつた。

〔課題を解決するための手段〕

上記目的を達成するために、まず、設計仕様としてある
レジスタ転送が実行されるための条件符号と、その時に
実行されるレジスタ転送の記述を与える。次に、上記レ
ジスタ転送レベルの仕様記述を解析し、入力信号を選択
する論理についての仕様と、入力信号を選択する論理に
ついての仕様に自動変換し、各々について自動変換を行
う。

次に、入力信号を選択する論理の出力と、出力先を選択
する論理を、上記レジスタ転送記述に忠実に自動結線す
ることによつて上記目的は達成される。

〔作用〕

レジスタ転送レベルの設計仕様を解析する処理は、以下
のように動作する。まず、レジスタ転送記述中の、同一
入力信号名の出現するものを集め、それぞれに対応する
符号のテーブルを作成し、このテーブルに対し、冗長論
理の圧縮を行ない、これに対応した論理積回路と論理和
回路より構成される入力信号選択論理を自動生成する。

次に、上記レジスタ転送記述中の、同一出力信号名の出
現するものを集め、それぞれに対応する符号のテーブル
を作成し、このテーブルに対し、冗長論理の圧縮を行な
い、これに対応した論理積回路と論理和回路より構成さ
れる出力信号論理を自動生成する。

次に、上記２群の回路を接続し、全体の回路を生成する
ために、上記入力信号選択論理の各出力と出力選択論理
の出力先に入力される入力信号を選択する論理の論理和
回路を生成し、その出力と上記出力先選択論理の出力と
の論理積回路を生成するため誤動作することが無い。

〔実施例〕

本発明の一実施例を第１図に示す構成図と第２図に示す
流れ図に沿つて説明する。

第１図中（１）は、レジスタ転送レベルで記述された設
計仕様が記述されたフアイル、第１図中（２）は、入力
信号選択論理生成部、第１図中（３）は、出力選択論理
生成部、第１図中（４）は、上記（２），（３）の各論
理生成部から共通に用いられる論理縮小部、第１図中
（５）は、上記２つの論理生成部で得られた各論理を元
に、仕様通りのレジスタ転送論理を生成するための結線
論理を生成する結線論理生成部、第１図中（６）は、上
記各処理部で必要となる作業用の記憶領域である作業記
憶である。

まず、第２図に示すフローの100で、レジスタ転送レベ
ルの設計仕様を第１図の入力フアイル（１）から読み出
し、第１図の作業記憶（６）内に格納する。ここで、該
設計仕様は、第３図で示すレジスタ転送記述であるとす
る。

ここで、第３図中のA,B,C,D,E,L,M,Nは、各々論理的な
信号名を表わし、それぞれ１ビツトのレジスタに記憶さ
れるとする。

すなわち、第３図中の１行目は、信号L,M,Nの値が0,0,0
を取る場合は、レジスタＢの信号がレジスタＡに転送さ
れる事を意味する。

ここで、該設計仕様を図示したものを第４図に示す。次
に、第２図のステツプ（101）に進み、第１図の入力信
号選択論理生成部（２）を起動する。

この処理では、第３図で示される入力仕様を入力信号に
着目し、第５図に示すデータ構造に変換することを目的
としている。

この処理の流れを第６図を用いて説明する。

まず、ステツプ100では、入力信号の識別用の番号nsを
０とし、入力信号のポインタsourcep（ns）を０とす
る。さらに、着目する入力信号のリストsource_listに
空リスト［ ］を代入する。

次に、ステツプ101に進み、レジスタ転送技術（以下「R
T記述」と称す）のポインタrtpに１を代入する。

次に、ステップ102に進み、上記ポインタrtpで指定され
るRT記述から入力信号名を取り出し、それをsource（rt
p）とし、それがsource_listに含まれるかを調べる。も
し、含まれていれば、その入力信号名についての整理が
終了済みと判断し、ステツプ103に進み、rtpに１を加算
して、ステツプ104に進み、もしrtpの値がRT記述の最大
行数rtMAXを越えていなければステツプ101に分岐して次
のRT記述の処理に移る。

ステツプ102において、source（rtp）がsource_listに
含まれていなければステツプ105に分岐し、ポインタcp
に１を代入し、現在着目している入力信号名source（rt
p）をsooobjに代入する。そして、source_listにsoobj
を追加する。

次に、ステツプ106に進み、処理１に移る。この処理で
は、着目する入力信号名soobjと同一な入力信号名を持
つRT記述群をまとめることを目的とする。

まず、ステツプ109では、RT記述のポインタrtp2に１を
代入する。

次に、ステツプ110では、上記ポインタrtp2で指定され
るsource（rtp2）がsoobjと等しいかを判定し、もし等
しければステツプ111に分岐する。

ステツプ111では、sourcep（ns）＋cpをaddressとし作
業記憶中のこの番地にsource（rtp2）,sinc（rtp2）,co
de8rtp2）を格納する。

次に、ステツプ112では、cpに１を加算する。

ステツプ113では、RT記述ポインタrtp2に１を加算す
る。

次に、ステツプ114においてrtp2がrtMAXに等しくなれば
110に分岐する。

もし、ステツプ114においてrtp2がrtMAXに達していれば
ステツプ115に進み、作業記憶のsource（ns）番地にcp
−１の値を格納し、次の、格納番地sourcep（ns＋１）
をsourcep（ns）＋cpとし、nsに１を加算して処理１を
終える。

次に、ステツプ107に進み、rtpに１を加算し、rtpがrtM
AXに達していなければステツプ101に分岐して、そうで
なければ終了する。

この処理を行つたあとは、第３図の次様記述から第７図
のような入力選択論理用のデータが作業記憶部６内に生
成される。

次に、第２図のステツプ（102）に進み、上記で収集さ
れた入力信号選択部の論理の冗長な部分を無くすために
第１図の論理縮小部（４）を起動する。

この論理縮小部４の処理の流れを第８図を用いて説明す
る。

まず、ステツプ100で着目する入力信号の識別番号をns
を０とする。

次にステツプ101に進み、論理縮小が行なわれていない
ことを表わすフラグreduce_flagをクリアする。

次に、ステツプ102に進み、符号の総数の取りだし用の
ポインタcp1を０とする。

次に、ステツプ103に進み、上記ポインタで示される番
地に格納されている符号の総数rtMAXを取り出す。

次に、ステツプ104に進み、符号のポインタcp1を１とす
る。

次に、ステツプ105に進み、比較用の符号のポインタcp2
をcp1＋１として求める。

次に、ステツプ106に進み、sourcep（ns）＋cp1をaddre
ssに代入する。

さらに、これを番地として持つ符号code（address）を
取り出し、これをc1に代入する。

次に、ステツプ107に進み、sourcep（ns）＋cp2をaddre
ssに代入する。

さらに、これを番地として持つ符号code（address）を
取り出し、これをc2に代入する。

次に、ステツプ108に進み、処理２に移る。

処理２では、ステツプ109に進み、符号c1の内容をcbuf
に複写する。

次に、ステツプ110に進み、bitポインタに１を代入し、
ハミング距離変数hamをクリアする。次に、ステツプ111
に進み、c1とc2のbitポインタで示されるビツト位置の
符号が等しいかどうかを判定する。ここで、もし等しく
なければcbufの該当するbit位置の符号をドントケアす
るための数値２を代入する。

次に、ステツプ113に進み、bitポインタの値に１を加算
する。次に、ステツプ114に進み、bitポインタの値がbi
t長bitMAXに達していなれればステツプ111の分岐し、越
えている場合はステツプ115に進む。

ステツプ115では、cbufの内容をc1に代入し、c2の内容
をnu11としてステツプ116に進む。

ステツプ116では、c1,c2の内容をそれぞれsourcep（n
s）＋cp1,sourcep（ns）＋cp2の番地に格納する。

この様にして、処理２を終了した後に、ステツプ117に
進む。

ステツプ117では、cp2に１を加算し、ステツプ118に進
む。

ステツプ118において、cp2の値が符号の総数rtMAX（n
s）に達していればステツプ119に進み、達していなけれ
ばステツプ106に分岐する。

ステツプ119では、cp1に１を加算し、ステツプ120に進
む。

ステツプ120において、cp1の値が符号の総数rtMAX（n
s）に達していればステツプ121に進み、達していなけれ
ば105に分岐する。

ステツプ121において、reduce_flagが１であれば、まだ
論理縮小の可能性があるのでステツプ102に分岐し、red
uce_flagが１でなければステツプ122に移る。

ステツプ122では、ポインタnsに１を加算する。

ステツプ123では、ポインタnsがnsMAXを越えていないか
判定し、達してなければステツプ101に分岐して、越え
ていれば処理を終了する。

以上の処理を第７図の入力選択論理データに適用すると
第９図（ａ）のように論理の簡単化が行なわれる。

次に、第２図のステップ（103）に進み、出力選択論理
生成部３を起動する。この処理の説明は入力信号名を出
力先信号名に置き換えれば第６図の入力信号選択処理の
生成と全く同じであるので省略する。

次に、第２図のステップ（104）に進み、第２図のステ
ップ（102）と同様に、論理縮小部を出力選択論理につ
いて適用する。

この結果、出力先選択論理は第９図（ｂ）のような簡単
化される。

次に、第１図の結線論理生成部５を起動する。この、結
線論理生成部５の処理の流れを、第10図を用いて説明す
る。

まず、ステツプ100では生成する論理回路の接続情報の
節点を番号で識別するために、大局節点番号Ｎを設け、
これに値NOを代入する。

次に、ステツプ101に進み、制御信号用の節点番号を定
義する。ここでは、制御コードの最小bitから順に ２＊（bit−１）＋code（bit） の式に従つて節点番号を割り付けて行く。

次に、ステツプ102に進み、入力信号に対応する節点番
号を以下のように決定して行く。

２＊（入力信号順番−１）＋極性＋バイアス値 ここで、極性は入力信号をそのまま接続する場合には１
で、否定を取つてから出力する場合には０とする。ま
た、本実施例ではバイアス値を100とする。

次に、ステップ103に進み、入力信号グループ番号nsに
１を代入する。

次に、ステツプ104に進み、符号の格納された行数を示
す相対ポインタcpに１を代入する。

次に、ステツプ105に進み、addressにsourcep（ns）＋c
pを代入する。

さらに、上記addressの番地に格納された符号と入力信
号を取りだし、それぞれcobjとsoobjに代入する。

次に、ステツプ106に進み、ninに０を代入し、inlistに
空リストを代入する。

次に、ステツプ107に進み、bitポインタに１を代入す
る。

次にステツプ108に進み、cobj（bit）の値の判定を行
う。もし、値が０であれば、ステツプ109に進み、節点
番号ncを２＊（bit−１）で求め、もし、値が１であれ
ばステツプ110に進み、節点番号ncを２＊（bit−１）＋
１で求める。

次に、ステツプ111に進み、bitに１を加算し、ninに１
を加算する。

次に、ステツプ112に進み、inlistと、ncの値を列挙し
たリストを結合して新たなinlistとする。

次に、ステツプ113に進み、bitが最大値bitMAX以下であ
るかを判定する。もし、bitMAX以下であればステツプ10
8に分岐する。

また、bitMAXを越えた場合にはスラツプ114に分岐す
る。

ステツプ114では、現在の大極的節点番号NOに１を加算
してNg1b1に代入する。そして、これを新たな大極的節
点番号NOとする。

そして、上記節点番号を出力の節点番号としたANDゲー
トの記述を作業記憶部６内に生成する。

さらに、上記ANDゲートの出力信号の節点番号と、入力
信号名soobとを組にしたデータ［select,Nglb,soobj］
を作業記憶部６内に登録する。

次にステツプ115に移り、cp1に加算する。

次に、ステツプ116に移り、cpの値がrtMAX（ns）を越え
ていないかを判定する。もし、越えていなければステツ
プ105に分岐して、越えていればステツプ117に分岐す
る。ステツプ117では、nsに１を加算する。

次に、ステツプ118では、nsがnsMAXを越えていないかを
判定する。もし、越えていなければステツプ104に分岐
し、越えた場合にはこの処理を終了する。

この処理によれば、第９図（ａ）に示した入力選択論理
の縮小された符号群から第11図（ａ）のような記述が作
業記憶内に生成される。

次に、上記と同様な処理を出力先選択論理部３にも適用
する。出力選択論理の生成処理の流れは第10図と同様で
ある。この結果、第９図（ｂ）に示した出力先選択論理
の縮小された符号群から第11図（ｂ）のような記述が作
業記憶内に生成される。

次に、入出力間の結線処理に移る。この処理の流れを第
12図に示す。

まず、ステツプ100で、共通信号名を持つ第11図に示すs
elect記述を探索し、それ等を結ぶORゲート記述を生成
し、select記述を書き換える。

具体的には、第11図（ａ）の中には共通な信号名が存在
しないのでそのままであり、第11図（ｂ）に示した記述
に対してのみ以下のようにORゲートが生成され、select
記述が書き換えられて作業記憶部６内に格納される。

［AND,［0,2］,200］［select,200,B］ ［AND,［1,2］,201］［select,201,C］ ［AND,［0,3］,202］［select,202,D］ ［AND,［2,4］,203］［AND,［0,4］,204］ ［AND,［2,5］,205］［AND,［0,5］,206］ ［OR,［203,204］207］［select,207,A］ ［OR,［205,206］208］［select,208,E］ 次に、第12図のステツプ101に進み、入力信号記述に対
応したANDゲートの入力に入力信号節点番号を加える。

すなわち、入力信号は、B,C,Dの３種であるため、信号
Ｂは２＊（１−１）＋１＋100＝101の節点番号で表現
し、C,Dはそれぞれ103,105で表現される。そして、上記
select記述より、各々に対応するAND記述にこれ等を加
える。その結果以下のようになる。

［AND,［0,2,101］,200］［select,200,B］ ［AND,［1,2,103］,201］［select,201,C］ ［AND,［0,3,105］,202］［select,202,D］ ［AND,［2,4］,203］［AND,［0,4］,204］ ［AND,［2,5］,205］［AND,［0,5］,206］ ［OR,［203,204］207］［select,207,A］ ［OR,［205,206］208］［select,208,E］ 次に、第12図のステツプ102に進み、RT記述を探索し、
個々の出力先（シンク）へ転送すべき入力信号（ソー
ス）を列挙し、それ等に対応した論理ゲートの出力節点
番号群を入力するORゲートを生成する。

すなわち、第３図より、出力先ＡにはB,C,Cが転送され
る可能性があり、出力先にもB,C,Dが転送される可能性
があることが判断され、select記述を参照することによ
り、以下のようなORゲート記述と接続先の記述inputを
生成する。

［OR,［200,201,202］,209］［Input_for,A,209］ ［OR,［200,201,202］,210］［Input_for,B,210］ 次に、第12図のステツプ103に進み、上記のORゲート記
述の出力と、対応する出力選択論理の出力とのANDゲー
トを生成する。

すなわち、 ［AND,［207,209］,211］ ［AND,［208,210］,212］が生成される。

この一連の処理の結果、以下のような論理回路の接続情
報が生成される。

［AND,［0,2,101］,200］ ［AND,［1,2,103］,201］ ［AND,［0,3,105］,202］ ［AND,［2,4］,203］ ［AND,［0,4］,204］ ［AND,［2,5］,205］ ［AND,［0,5］,206］ ［OR,［203,204］,207］ ［OR,［205,206］,208］ ［OR,［200,201,202］,209］ ［OR,［200,201,202］,210］ ［AND,［207,209］,211］ ［AND,［208,210］,212］ この接続情報に対応する論理図を第13図に示す。好まし
くは第１図に図示していないデイスプレイ，プリンタ等
の出力装置にて、出力される。

〔発明の効果〕

本発明によれば、選択論理構造の設計仕様、レジスタ転
送記述の仕様から直接論理回路を生成することが可能と
なり、論理品質の向上と、処理速度の向上が図られる。

さらに、真理値表による仕様記述に比較して記述量が削
減されるため、記憶領域の削減も図られる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
処理の流れ図を示す図、第３図及び第４図は本発明の一
実施例における設計仕様を示す図、第５図は本発明の一
実施例におけるデータ構造を示す図、第６図，第８図，
第10図、及び第12図は本発明の一実施例における詳細な
処理の流れを示す図、第７図，第９図，第11図は本発明
の一実施例におけるデータを示す図、第13図は本発明の
一実施例における出力を示す図である。 １……入力フアイル、２……入力信号選択論理生成部、
３……出力先選択論理生成部、４……論理縮小部、５…
…結線論理生成部、６……作業記憶部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】設計仕様としてあるレジスタ転送が実行さ
   れるための条件符号と、その時に実行されるレジスタ転
   送の記述を入力する入力部と、 上記レジスタ転送レベルの仕様記述を解析し、入力信号
   を選択する論理についての仕様と、出力先を選択する論
   理についての仕様に変換する変換部と、 入力信号を選択する論理の出力と、出力先を選択する論
   理とを、上記レジスタ転送技術に基づいて結線する結線
   部とを有することを特徴とする符号解読型選択論理生成
   装置。