JPS62159278A - 自動論理設計システム - Google Patents
自動論理設計システムInfo
- Publication number
- JPS62159278A JPS62159278A JP61000568A JP56886A JPS62159278A JP S62159278 A JPS62159278 A JP S62159278A JP 61000568 A JP61000568 A JP 61000568A JP 56886 A JP56886 A JP 56886A JP S62159278 A JPS62159278 A JP S62159278A
- Authority
- JP
- Japan
- Prior art keywords
- logical
- data structure
- stage
- design
- description
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル論理システ11の論理設計を計算
機で行う自動論理設計システムに関する。
機で行う自動論理設計システムに関する。
一般に、計算機の設計は方式設計、論理設計、実装設計
、調整という階段を経て行われる。実装設計以降の段階
は近年のDA (Design Automation
)技術の進展により大幅に自動化が進んできた。例えば
特開昭58−60317号公報に示されるものがある。
、調整という階段を経て行われる。実装設計以降の段階
は近年のDA (Design Automation
)技術の進展により大幅に自動化が進んできた。例えば
特開昭58−60317号公報に示されるものがある。
一方、方式設計、論理設計の段階に対しては、設計手法
の改善や設計自動化の試みが行われているが、依然、多
大の工数を必要としており、特に・大型計算機において
は年単位の設計期間がかかるのが通例である。
の改善や設計自動化の試みが行われているが、依然、多
大の工数を必要としており、特に・大型計算機において
は年単位の設計期間がかかるのが通例である。
さらに、近年の半導体技術の進歩により、大量のゲー1
−を内蔵するVLSiが出現しているが、このような半
導体技術の進歩を有効に活用する論理設計手法が確立さ
れていない。
−を内蔵するVLSiが出現しているが、このような半
導体技術の進歩を有効に活用する論理設計手法が確立さ
れていない。
〔発明の目的〕 。
本発明の目的は、論理設計を計算機にて自動的に行い、
論理設計段階の設計工数を低減する自動論理設計システ
ムを提供することにある。
論理設計段階の設計工数を低減する自動論理設計システ
ムを提供することにある。
通常論理設計者は、設計しようとするシステムにおいて
、実現しようとする機能を選定し、さらに、この機能を
実現するためのおおまかなブロック図を定める。ついで
、種々の制約を考慮に入れつつ、機能の実現方法を精密
化していく。
、実現しようとする機能を選定し、さらに、この機能を
実現するためのおおまかなブロック図を定める。ついで
、種々の制約を考慮に入れつつ、機能の実現方法を精密
化していく。
そのような論理システムを自動設計する時、ブロック図
で定められるデータ構造や、その論理システムにおける
動作情報を自動設計システムに入力する必要がある。
で定められるデータ構造や、その論理システムにおける
動作情報を自動設計システムに入力する必要がある。
この時ブロック図内に第1図に示されるように、レジス
タ1,2.3およびセレクタ4の組と、レジスタ] ]
、12.13およびセレクタ14の組(破線枠で示され
ている)の様にその構造が相似形をなる部分が依存する
ことがある。このような場合、適当な制約のもとに、一
方(この場合は破線枠で囲った部分)は他方から導くこ
とが可能である。その様な部分に対しては、データ構造
や、肋杵に関する情報を自動設計システムに入力する必
要がない(あるいは非常に少なくてすむ)ため。
タ1,2.3およびセレクタ4の組と、レジスタ] ]
、12.13およびセレクタ14の組(破線枠で示され
ている)の様にその構造が相似形をなる部分が依存する
ことがある。このような場合、適当な制約のもとに、一
方(この場合は破線枠で囲った部分)は他方から導くこ
とが可能である。その様な部分に対しては、データ構造
や、肋杵に関する情報を自動設計システムに入力する必
要がない(あるいは非常に少なくてすむ)ため。
論理設計者は、設計しようとしている論理システムの論
理仕様を簡潔に表現できる。
理仕様を簡潔に表現できる。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第1図は設計しようとしている論理システムのM’tt
な例である。入力として2ポートあり、各ボートはデー
タ人力用IN○(TNI)と制御情報用5Ko(SK1
)を有し、また出力として2ポートあ)JOUTO,0
UTIである。■Noから人力されたデータはレジスタ
、セレクタを径由して○UTOあるいは0UT1八出力
される。この時、0UTO,01JT1のいずれに出力
されるかはSKOから入力される制御情報によって決定
される。(INIから入力されろデータの場合も同様で
ある。) 次に、この論理システムを自動的に設計する自動論理設
計システムについて説明する。基本的にはこの自動論理
設計システムでは1 、内部のデータ構造(レジスタ等) 、機能の形態(システムの論理動作) に関する情報を入力し、不足している内部のデータ構造
(レジスタ等)を生成する。
な例である。入力として2ポートあり、各ボートはデー
タ人力用IN○(TNI)と制御情報用5Ko(SK1
)を有し、また出力として2ポートあ)JOUTO,0
UTIである。■Noから人力されたデータはレジスタ
、セレクタを径由して○UTOあるいは0UT1八出力
される。この時、0UTO,01JT1のいずれに出力
されるかはSKOから入力される制御情報によって決定
される。(INIから入力されろデータの場合も同様で
ある。) 次に、この論理システムを自動的に設計する自動論理設
計システムについて説明する。基本的にはこの自動論理
設計システムでは1 、内部のデータ構造(レジスタ等) 、機能の形態(システムの論理動作) に関する情報を入力し、不足している内部のデータ構造
(レジスタ等)を生成する。
第2図は自!PII論理設計システムは、別に定められ
ろ言語仕様あるいは図形入力仕様によって表現された論
理仕様記述ファ・rル200を入力とし、これをもとに
動作する構文解析部210.データ摺造生成部220、
および23種のテーブル、構造記述テーブル40o、動
作記述テーブル500、データ構造生成結果テーブル6
00から成る。
ろ言語仕様あるいは図形入力仕様によって表現された論
理仕様記述ファ・rル200を入力とし、これをもとに
動作する構文解析部210.データ摺造生成部220、
および23種のテーブル、構造記述テーブル40o、動
作記述テーブル500、データ構造生成結果テーブル6
00から成る。
構文解析部210では、入力200に:A現されている
構造記述、!l!1J(4;記述を構文規則に従って解
析する部分であり、解析結果を構造記述テーブル400
、動作記述テーブル500に展開する。
構造記述、!l!1J(4;記述を構文規則に従って解
析する部分であり、解析結果を構造記述テーブル400
、動作記述テーブル500に展開する。
データ構造生成部220は、構造記述テーブル400、
M’j)作記述テーブル500を人力とし、以下の処理
を行う。
M’j)作記述テーブル500を人力とし、以下の処理
を行う。
第1段階:動作記述テーブル500の内容を検索し、デ
ータ構造を生成すべき個所を見付ける6第2段階:論理
仕様述200にて与えられた情記報を参照し、生成すべ
きデータ構造の原形を探索する。
ータ構造を生成すべき個所を見付ける6第2段階:論理
仕様述200にて与えられた情記報を参照し、生成すべ
きデータ構造の原形を探索する。
第3段階:第2段階で求めたデータ構造の原形をもとに
、生成すべきデータ構造を決定する。
、生成すべきデータ構造を決定する。
第3図は、動作記述の一例を示した図であり、これを構
文解析部210で処理した結果は構造記述テーブル40
0、動作記述テーブル500に格納される。
文解析部210で処理した結果は構造記述テーブル40
0、動作記述テーブル500に格納される。
ここでは第1図に示した論理システムで処理すべき機能
は第3図に示されるように0PIERATION−A〜
OPl’ER^’rTON−D(7) 4通りとする。
は第3図に示されるように0PIERATION−A〜
OPl’ER^’rTON−D(7) 4通りとする。
OPr<RATION−Aは3つの単位動作から成る。
(1)入力ポートINO上のデータをレジスタ1(At
セIEG)に格納する。
セIEG)に格納する。
(2)次のサイクルでレジスタ1 (AI(PG)の
内容をレジスタ3 (CREG)に転送する。
内容をレジスタ3 (CREG)に転送する。
(3)入力信号SKOのビット0 (SKO(0))の
値が「1」の時、レジスタ3 (CREG)の内容をレ
ジスタ5 (DREG)に転送する。レジスタ5の内容
は出力ボートOU T Oより出力される。
値が「1」の時、レジスタ3 (CREG)の内容をレ
ジスタ5 (DREG)に転送する。レジスタ5の内容
は出力ボートOU T Oより出力される。
他の機能(OPl’jRAION−B、C,D)も同様
である。
である。
ここで単位動作(3)において、入力信号SKOを参照
するときにキーワードrRELJを用いていることに注
意されたい1.このキーワードRE Lは、データ転送
(DIt[EG+−CRIEG) ニ!’; イテ、入
力信号SKOからの情報を参照することを示すと同じに
、SKOから入力される情報に対して。
するときにキーワードrRELJを用いていることに注
意されたい1.このキーワードRE Lは、データ転送
(DIt[EG+−CRIEG) ニ!’; イテ、入
力信号SKOからの情報を参照することを示すと同じに
、SKOから入力される情報に対して。
その情報を保持するためのレジスタ等のデータ構造を生
成する必要があることを示している。
成する必要があることを示している。
第41y1は前進記述テーブル400を示したものであ
る。論理要素とは論理システム内のレジスタ、メモリ、
セレクタ等の主要構成要素のことである。
る。論理要素とは論理システム内のレジスタ、メモリ、
セレクタ等の主要構成要素のことである。
構造記述テーブル400は、各論理要素の結線関係を示
すもので、論理要素、各要素ごとの信号元、各要素ごと
の信号元を示す項より成る。
すもので、論理要素、各要素ごとの信号元、各要素ごと
の信号元を示す項より成る。
第5図は動作記述を解析した結果が格納されており、
!l!lノ作の種類を示す動作系、各動作系の単位動作
、各中位動作の動作内容、各動作内容が起動されるため
の動作条件の4項から成る。
!l!lノ作の種類を示す動作系、各動作系の単位動作
、各中位動作の動作内容、各動作内容が起動されるため
の動作条件の4項から成る。
以下第6図(a)〜(C)Cr用いて、データ構造生成
部における処理を説明する。
部における処理を説明する。
〈処理手順l〉第5図に示す動作記述テーブルの各tp
位動作ごとに動作条件を検索し、キーワードRELがあ
るか否かを調べる。第5図には4通りのRE[、が出て
いる。0PIEItATTON−^ではCREGの内容
をD旺Gに転送する時、またDPI’:IIATION
−ロではCR[’iGの内容をER[EGに転送する時
に、各々入力信号SKOを参照している。一方OPU:
、RATT(IN−C。
位動作ごとに動作条件を検索し、キーワードRELがあ
るか否かを調べる。第5図には4通りのRE[、が出て
いる。0PIEItATTON−^ではCREGの内容
をD旺Gに転送する時、またDPI’:IIATION
−ロではCR[’iGの内容をER[EGに転送する時
に、各々入力信号SKOを参照している。一方OPU:
、RATT(IN−C。
0PBRATION −Dでは、各々レジスタDRnG
、Ei(EGにデータを転送する時に、入力信号S K
1を参照する。
、Ei(EGにデータを転送する時に、入力信号S K
1を参照する。
このことから第6図(、)に示すごとく自動論理設計シ
ステムはレジスタr)RF(i、 E旺Gに対する制御
論理群61.62 (これら制御論理群も自動論理設計
システムにて生成可能であるが、本発明の対象外なので
省略する)に対し、入力信号S K O。
ステムはレジスタr)RF(i、 E旺Gに対する制御
論理群61.62 (これら制御論理群も自動論理設計
システムにて生成可能であるが、本発明の対象外なので
省略する)に対し、入力信号S K O。
SKIを接続するようなデータ構造が必要であることを
認識する。
認識する。
〈処理手順2〉生成されるにきデータ構造は第5図の動
作記述テーブル500の動作内容を基に生成される。す
なわちキーワードRELが用いられているのはレジスタ
CRI’:GからDREGへのデータ転送時(OPrE
RATION −Aの場合)であるから、この転送動4
IIiにおけるソースCREGに着目する。
作記述テーブル500の動作内容を基に生成される。す
なわちキーワードRELが用いられているのはレジスタ
CRI’:GからDREGへのデータ転送時(OPrE
RATION −Aの場合)であるから、この転送動4
IIiにおけるソースCREGに着目する。
ついで0PRRATION −Aの単位動作を逆にトレ
ースすることにより入力ボートINOを検出する。この
トレース過程で出合うレジスタは^REGとCIIIE
Gのみである。
ースすることにより入力ボートINOを検出する。この
トレース過程で出合うレジスタは^REGとCIIIE
Gのみである。
そこで第6図(b)に示すように^REGとCREGに
各々対応するようにレジスタ63と64を割り当て、入
力情報SKO,制御信号61.62と結線する。
各々対応するようにレジスタ63と64を割り当て、入
力情報SKO,制御信号61.62と結線する。
ここで割り当てられたレジスタは第7図に示すようにデ
ータ情造生成結果テーブル700に格納される。
ータ情造生成結果テーブル700に格納される。
ただし、ここでテーブル700に格納されたデータは、
仮のものであり最終決定版ではない。
仮のものであり最終決定版ではない。
さらニ0PEIIATION−nニ示されるR E L
カらは、上述したのと同じレジスタ63.64が生成
されうるので、新たにテープルア00に格納されること
はない。(なぜならば、キーワードRELで参照される
入力情報がSKOで同じものであり、かつ動作内容にお
けるソースがCREGで、これも同じだからである。) 一方、0PERATION −CにあられれてくるRE
Lからは第6図(b)に示すように、各々レジスタ2(
F3REG)、レジスタ3 (CREG)に対応する形
で、レジスタ65 (breg) 、 66 (Cre
g’ )が生成され、テーブル700に格納されろ。(
これらも仮のものである。) 〈処理手順3〉以上で生成されたレジスタのうち、レジ
スタ64 (creg)と66 (creg’ )はと
もにレジスタ3 (CREG )に対応したものである
。したがって、この場合レジスタ66は冗長となるため
、これを削除してレジスタ64に統合する。その結果、
第6図(c)に示すごとく、セレクタ67 (CELC
)がセレクタ4 (S[ELD)に対応して生成される
ことになる。この変更に合わせて、テーブル700では
、冗長論理要素(この場合はcre(<’ )の削除、
新規論理要素(この場合は5ELC)の登録、および各
論理要素の信号元、信号元の変更が必要となる。
カらは、上述したのと同じレジスタ63.64が生成
されうるので、新たにテープルア00に格納されること
はない。(なぜならば、キーワードRELで参照される
入力情報がSKOで同じものであり、かつ動作内容にお
けるソースがCREGで、これも同じだからである。) 一方、0PERATION −CにあられれてくるRE
Lからは第6図(b)に示すように、各々レジスタ2(
F3REG)、レジスタ3 (CREG)に対応する形
で、レジスタ65 (breg) 、 66 (Cre
g’ )が生成され、テーブル700に格納されろ。(
これらも仮のものである。) 〈処理手順3〉以上で生成されたレジスタのうち、レジ
スタ64 (creg)と66 (creg’ )はと
もにレジスタ3 (CREG )に対応したものである
。したがって、この場合レジスタ66は冗長となるため
、これを削除してレジスタ64に統合する。その結果、
第6図(c)に示すごとく、セレクタ67 (CELC
)がセレクタ4 (S[ELD)に対応して生成される
ことになる。この変更に合わせて、テーブル700では
、冗長論理要素(この場合はcre(<’ )の削除、
新規論理要素(この場合は5ELC)の登録、および各
論理要素の信号元、信号元の変更が必要となる。
以上述べて来た処理手順1〜3に示されているように、
論理仕様記述で入力された情報を最大限に利用すること
により、論理仕様記述では暗示的にしか表現されていな
いデータ構造を自動的に生成可能である。
論理仕様記述で入力された情報を最大限に利用すること
により、論理仕様記述では暗示的にしか表現されていな
いデータ構造を自動的に生成可能である。
以上述べてきたように、論理システム内に、相似的な構
成を成すデータ構造がある場合、その一方のみの構造記
述、転送動作記述から、他方のデータ構造を導くことが
可能であり、このため、論理設計者は設計しようとして
いる論理システムを非常に簡潔に論理仕様として表現可
能である。
成を成すデータ構造がある場合、その一方のみの構造記
述、転送動作記述から、他方のデータ構造を導くことが
可能であり、このため、論理設計者は設計しようとして
いる論理システムを非常に簡潔に論理仕様として表現可
能である。
図面の簡tp6な説明
第1図は自動論理設計システl−で扱かうディジタル論
理システムの一例を示すブロック図、第2図は自mJ論
理設計システムの枯成例を示す図、第;3図は動作記述
の例を示す図、第4図は構造記述テーブルの仕様を示す
図、第5図は動作記述テーブルの仕様を示す図、第6図
(a)、(b) 。
理システムの一例を示すブロック図、第2図は自mJ論
理設計システムの枯成例を示す図、第;3図は動作記述
の例を示す図、第4図は構造記述テーブルの仕様を示す
図、第5図は動作記述テーブルの仕様を示す図、第6図
(a)、(b) 。
(c)はデータ構造の生成方法の説明図、第7図はデー
タ1nVt iff?生成結果テーブルの仕様を示す図
である。
タ1nVt iff?生成結果テーブルの仕様を示す図
である。
第1口
Ou、ro ?5u−丁1第 2
目 第 3 目 <0PERATI5N−A> 1 八REG ←IN。
目 第 3 目 <0PERATI5N−A> 1 八REG ←IN。
2、 CREG←八尺E(へ
3、 ’+子 (REL 5kOCO))
イheL DREG CRE(iく
乙FERA”ITろN−8> t 6尺E(T ” [NO 2CREG −AREQ 31子 (REL 5kO(υ)theu−EREG
CREQ<5rEgAnbN−c> 7、 BREG 4−IRt 2+、 CREG 4−BREG 31f (REL 5kl(’)) theu−pRE
G −”’j<5gaRAn5s−Clン I 邦Eq←lNl 2 CREG ”BREG 31f(REL 5kl(t)) (he、LERE(
、”−CRE(j奉 5− 目 早 6 目 (αつ ?5.L70 75LLT /奉 612] (I7) 第 6 臼 (C)
イheL DREG CRE(iく
乙FERA”ITろN−8> t 6尺E(T ” [NO 2CREG −AREQ 31子 (REL 5kO(υ)theu−EREG
CREQ<5rEgAnbN−c> 7、 BREG 4−IRt 2+、 CREG 4−BREG 31f (REL 5kl(’)) theu−pRE
G −”’j<5gaRAn5s−Clン I 邦Eq←lNl 2 CREG ”BREG 31f(REL 5kl(t)) (he、LERE(
、”−CRE(j奉 5− 目 早 6 目 (αつ ?5.L70 75LLT /奉 612] (I7) 第 6 臼 (C)
Claims (1)
- 【特許請求の範囲】 1、設計すべきディジタル論理システムの構成要素と、
該構成要素間のデータ転送の論理仕様を入力とし、かつ
ある構成要素(群)およびそのデータ転送動作仕様から
推論にて導出しうる構成要素(群)についてはその仕様
入力を省略可能にした自動論理設計システム。 2、論理仕様入力において省略された構成要素(群)が
存在することを示すキーワードを設け、該キーワードと
、論理仕様として入力された構成要素の結合情報、構成
要素間のデータ転送動作情報、あるいはその両者を活用
することにより、省略された構成要素(群)を生成する
手段を具備したことを特徴とする自動論理設計システム
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61000568A JPS62159278A (ja) | 1986-01-08 | 1986-01-08 | 自動論理設計システム |
US06/945,946 US4833619A (en) | 1986-01-08 | 1986-12-24 | Automatic logic design system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61000568A JPS62159278A (ja) | 1986-01-08 | 1986-01-08 | 自動論理設計システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62159278A true JPS62159278A (ja) | 1987-07-15 |
Family
ID=11477314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61000568A Pending JPS62159278A (ja) | 1986-01-08 | 1986-01-08 | 自動論理設計システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US4833619A (ja) |
JP (1) | JPS62159278A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2877303B2 (ja) * | 1987-03-31 | 1999-03-31 | 株式会社東芝 | 集積回路の自動設計装置 |
JPH0769926B2 (ja) * | 1988-03-18 | 1995-07-31 | 株式会社日立製作所 | 符号解読型選択論理生成装置 |
US5371683A (en) * | 1989-03-22 | 1994-12-06 | Kabushiki Kaisha Toshiba | LSI design support system |
JP2801931B2 (ja) * | 1989-09-07 | 1998-09-21 | 松下電器産業株式会社 | 論理設計処理装置および回路変換ルール翻訳装置ならびに回路変換ルール翻訳方法 |
US5557531A (en) * | 1990-04-06 | 1996-09-17 | Lsi Logic Corporation | Method and system for creating and validating low level structural description of electronic design from higher level, behavior-oriented description, including estimating power dissipation of physical implementation |
US5623418A (en) * | 1990-04-06 | 1997-04-22 | Lsi Logic Corporation | System and method for creating and validating structural description of electronic system |
US5544066A (en) * | 1990-04-06 | 1996-08-06 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of low-level design constraints |
US5555201A (en) * | 1990-04-06 | 1996-09-10 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including interactive system for hierarchical display of control and dataflow information |
US5572436A (en) * | 1990-04-06 | 1996-11-05 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design |
US5541849A (en) * | 1990-04-06 | 1996-07-30 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, including estimation and comparison of timing parameters |
US5867399A (en) * | 1990-04-06 | 1999-02-02 | Lsi Logic Corporation | System and method for creating and validating structural description of electronic system from higher-level and behavior-oriented description |
US5870308A (en) * | 1990-04-06 | 1999-02-09 | Lsi Logic Corporation | Method and system for creating and validating low-level description of electronic design |
US5572437A (en) * | 1990-04-06 | 1996-11-05 | Lsi Logic Corporation | Method and system for creating and verifying structural logic model of electronic design from behavioral description, including generation of logic and timing models |
US5222030A (en) * | 1990-04-06 | 1993-06-22 | Lsi Logic Corporation | Methodology for deriving executable low-level structural descriptions and valid physical implementations of circuits and systems from high-level semantic specifications and descriptions thereof |
US5553002A (en) * | 1990-04-06 | 1996-09-03 | Lsi Logic Corporation | Method and system for creating and validating low level description of electronic design from higher level, behavior-oriented description, using milestone matrix incorporated into user-interface |
US5598344A (en) | 1990-04-06 | 1997-01-28 | Lsi Logic Corporation | Method and system for creating, validating, and scaling structural description of electronic device |
US5544067A (en) | 1990-04-06 | 1996-08-06 | Lsi Logic Corporation | Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation |
US5262959A (en) * | 1990-12-07 | 1993-11-16 | Hewlett-Packard Co. | Representation and processing of hierarchical block designs |
US5530841A (en) * | 1990-12-21 | 1996-06-25 | Synopsys, Inc. | Method for converting a hardware independent user description of a logic circuit into hardware components |
US5325309A (en) * | 1991-04-30 | 1994-06-28 | Lsi Logic Corporation | Method and apparatus for integrated circuit diagnosis |
US5526517A (en) * | 1992-05-15 | 1996-06-11 | Lsi Logic Corporation | Concurrently operating design tools in an electronic computer aided design system |
US5550760A (en) * | 1993-02-18 | 1996-08-27 | Digital Equipment Corporation | Simulation of circuits |
US5473549A (en) * | 1993-05-21 | 1995-12-05 | Kabushiki Kaisha Toshiba | Method for drawing circuit diagrams |
JPH0765040A (ja) * | 1993-08-24 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 機能データインターフェース方法および機能データインターフェース装置 |
US5493508A (en) * | 1994-06-01 | 1996-02-20 | Lsi Logic Corporation | Specification and design of complex digital systems |
US5537330A (en) * | 1994-06-10 | 1996-07-16 | International Business Machines Corporation | Method for mapping in logic synthesis by logic classification |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
JPS59119925A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
US4584653A (en) * | 1983-03-22 | 1986-04-22 | Fujitsu Limited | Method for manufacturing a gate array integrated circuit device |
US4580228A (en) * | 1983-06-06 | 1986-04-01 | The United States Of America As Represented By The Secretary Of The Army | Automated design program for LSI and VLSI circuits |
US4612618A (en) * | 1983-06-10 | 1986-09-16 | Rca Corporation | Hierarchical, computerized design of integrated circuits |
GB8329888D0 (en) * | 1983-11-09 | 1983-12-14 | Philips Electronic Associated | Generating component interconection lists |
US4636965A (en) * | 1984-05-10 | 1987-01-13 | Rca Corporation | Routing method in computer-aided-customization of universal arrays and resulting integrated circuit |
DE3580946D1 (de) * | 1984-07-27 | 1991-01-31 | Hitachi Ltd | Verfahren und system zum verstehen und belegen von schaltungsmustern. |
JPS61199166A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | 配線経路探索装置 |
-
1986
- 1986-01-08 JP JP61000568A patent/JPS62159278A/ja active Pending
- 1986-12-24 US US06/945,946 patent/US4833619A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4833619A (en) | 1989-05-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62159278A (ja) | 自動論理設計システム | |
JP3175322B2 (ja) | 論理自動生成方法 | |
JPH10232883A (ja) | 多言語対応文書検索システム | |
Watanabe et al. | Incremental synthesis for engineering changes | |
US5987239A (en) | Computer system and method for building a hardware description language representation of control logic for a complex digital system | |
EP0259703A2 (en) | Rule structure for insertion of new elements in a circuit design synthesis procedure | |
WO1999009497A1 (fr) | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille | |
US5764534A (en) | Method for providing placement information during design entry | |
US7000206B2 (en) | Timing path detailer | |
US6438730B1 (en) | RTL code optimization for resource sharing structures | |
JPH08212246A (ja) | 論理生成方法 | |
US6842750B2 (en) | Symbolic simulation driven netlist simplification | |
US20050216835A1 (en) | Drawing input apparatus, drawing input program and drawing input method | |
US7260791B2 (en) | Integrated circuit designing system, method and program | |
US5796622A (en) | Apparatus for logical simulation and method for producing logical circuit data | |
JP3187506B2 (ja) | 論理回路設計支援装置 | |
US7430727B2 (en) | Hardware component graph to hardware description language translation method | |
JP3032874B2 (ja) | 等価回路作成方法および論理シミュレーション方法 | |
JPH11102385A (ja) | レイアウト設計を考慮したlsi論理設計支援システム | |
Poon et al. | Computer aids for high performance CMOS custom design | |
JP3113594B2 (ja) | 論理設計最適化装置及び方法 | |
JPH06251102A (ja) | 回路設計方法と回路検索方法と回路修正方法および回路設計装置 | |
JPH03263267A (ja) | 条件検索の最適化方法 | |
JPH07334548A (ja) | Lsi設計方法 | |
JPH07334530A (ja) | 論理回路の遅延最小化装置及び方法 |