JPH01237769A - 符号解読型選択論理生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＬＳＩ等の論理設計を自動化するシステムに
関わり、特に、マイクロプログラムを用いたＬＳＩのよ
うに、レジスタ転送論理を多用する論理設計の自動化に
好適な論理生成装置に関する。

〔従来の技術〕

従来は、真理値表形式、あるいは論理式で記述された設
計仕様を元に、論理回路を自動生成する方法について盛
んに研究されている。一方、実際の人手によるＬＳＩの
論理設計では１、真理値表や、論理式から論理回路に詳
細化する作業は、小規模な部分回路についてのみ行なわ
れ、実際には。

より上位のレジスタ転送レベルの仕様を設計仕様として
記述している場合が多い。上記の従来技術では、上記の
仕様記述から直接詳細論理を生成する方法については配
慮されていなかった。

これ等の先行技術としては、ｒｔ、ｓｓ、　Ａ　ｓｙｓ
ｔｅｍｆｏｒ　ｐｒｏｄｕｃｔｉｏｎ　ｌｏｇｉｃ　５
ｙｎｔｈｅｓｉｓＪ　ＩＢＭ　Ｊ、　ＲＥＳ。

Ｄｅｖｅｌｏｐ、ｖｏＱ、２８．　Ｎｃｉ５．　Ｓｅｐ
、１９８４．ｐｐ５３７〜ｐｐ５４５や、　　ｒＯｐｔ
ｉｍｉｚａｔｉｏｎ　ｏｆ　Ｃｏｍｂｉｎａｔｉｏｎｌ
ｏｇｉｃ　Ｕｓｉｎｇ　ａ　Ｒａ１ｅ　Ｂａ５ｅｄ　Ｅ
ｘｐａｒｔ　ＳｙｓｔｅｍＪＪｏｕｒｎａｌ　ｏｆ　１
．Ｅ、Ｅ、Ｅ、　Ｄｅｓｉｇｎ　ａｎｄ　Ｔｅ５ｔ　ｐ
　ｐ　２２−３２　、　Ａｕｇ、　１９８５や、「論理
合成システム。

ＭＡＣＤＡＳＪ情報処理学会設計自動化研究会資料３４
−２．１９８６．１０　等が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術は、そのようなレジスタ転送レベルの仕様
から論理を生成しようとしても、そのレジスタ転送レベ
ルの仕様記述を解析し、設計者の意図したレジスタ転送
動作に即した論理を生成するという能力を持たないため
、まず、入力仕様を真理値表あるいは論理式に書き下さ
なければならないという問題が生じる。真理値表に書き
下してしまうと、あくまで入出力関係として仕様が表現
されてしまうため、データの転送という意味的な情報が
不明確になってしまうため、論理を自動生成する際に、
人手設計並みの品質を得ることが困難となる問題があっ
た。また、論理式に書き下すことは、はとんど、詳細論
理設計と同等の手間が必要となり、論理の自動生成とい
う意味が希薄になるという問題があった。

〔課題を解決するための手段〕

上記目的を達成するために、まず、設計仕様としてある
レジスタ転送が実行されるための条件符号と、その時に
実行されるレジスタ転送の記述を与える。次に、上記レ
ジスタ転送レベルの仕様記述を解析し、入力信号を選択
する論理についての仕様と、入力信号を選択する論理に
ついての仕様に自動変換し、各々についての自動変換を
行う。

次に、入力信号を選択する論理の出力と、出力先を選択
する論理を、上記レジスタ転送記述に忠実に自動結線す
ることによって上記目的は達成される。

〔作用〕

、レジスタ転送レベルの設計仕様を解析する処理は、以
下のように動作する。まず、レジスタ転送記述中の、同
一入力信号名の出現するものを集め。

それぞれに対応する符号のテーブルを作成し、このテー
ブルに対し、冗長論理の圧縮を行ない、これに対応した
論理積回路と論理和回路より構成される入力信号選択論
理を自動生成する。

次に、上記レジスタ転送記述中の、同一出力信号名の出
現するものを集め、それぞれに対応する符号のテーブル
を作成し、このテーブルに対し。

冗長論理の圧縮を行ない、これに対応した論理積回路と
論理和回路より構成される出力信号選択論理を自動生成
する。

次に、上記２群の回路を接続し、全体の回路を生成する
ために、上記入力信号選択論理の各出力と出力選択論理
の出力先に入力される入力信号を選択する論理の論理和
回路を生成し、その出力と上記出力先選択論理の出力と
の論理積回路を生成するため誤動作することが無い。

〔実施例〕

本発明の一実施例を第１図に示す構成図と第２図に示す
流れ図に沿って説明する。

第１図中（１）は、レジスタ転送レベルで記述された設
計仕様が記述されたファイル、第１図中（２）は、入力
信号選択論理生成部、第１図中（３）は、出力先選択論
理生成部、第１図中（４）は、上記（２）、　（３）の
各論理生成部から共通に用いられる論理縮小部、第１図
中（５）は、上記２つの論理生成部で得られた各論理を
元に、仕様通りのレジスタ転送論理を生成するための結
線論理を生成する結線論理生成部、第１図中（６）は、
上記各処理部で必要となる作業用の記憶領域である作業
記憶である。

まず、第２図に示すフローの１００で、レジスタ転送レ
ベルの設計仕様を第１図の入力ファイル（１）から読み
出し、第１図の作業記憶（６）内に格納する。ここで、
該設計仕様は、第３図で示すレジスタ転送記述であると
する。

ここで、第３図中のＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｌ。

Ｍ、Ｎは、各々論理的な信号名を表わし、それぞれ１ビ
ツトのレジスタに記憶されるとする。

すなわち、第３図中の１行目は、信号Ｉ４２Ｍ。

Ｎの値が０．０．０を取る場合は、レジスタＢの信号が
レジスタＡに転送される事を意味する。

ここで、該設計仕様を図示したものを第４図に示す。次
に、第２図のステップ（１０１）に進み。

第１図の入力信号選択論理生成部（２）を起動する。

この処理では、第３図で示される入力仕様を入力信号に
着目し、第５図に示すデータ構造に変換することを目的
としている。

この処理の流れを第６図を用いて説明する。

まず、ステップ１００では、入力信号の識別用の番号ｎ
ｓをＯとし、入力信号のポインタ５ｏｕｒｃｅｐ（ｎｓ
）をＯとする。さらに、着目する入力信号のリスト５ｏ
ｕｒｃｅ−１ｉｓｔに空リスト［］を代入する。

次に、ステップ１０１に進み、Ｒ前記述のポインタｒｔ
ｐに１を代入する。

次に、ステップ１０２に進み、上記ポインタｒｔｐで指
定されるＲ前記述から入力信号名を取り出し、それを５
ｏｕｒｃｅ（ｒｔｐ）とし、それが５ｏｕｒｃｅ−１ｉ
ｓｔに含まれるかを調べる。もし、含まれていれば、そ
の入力信号名についての整理が終了済みと判断し、ステ
ップ１０３に進み、ｒｔｐに１を加算して、ステップ１
０４に進み、もしｒｔｐの値がＲ前記述の最大行数ｒｔ
ＭＡＸを越えていなければステップ１０１に分岐して次
のＲ前記述の処理に移る。

ステップ１０２において、５ｏｕｒｃｅ（ｒｔｐ）が５
ｏｕｒｃｅ　１ｉｓｔに含まれていなければステップｌ
Ｏ５に分岐し、ポインタｃｐに１を代入し、現在着目し
ている入力信号名５ｏｕｒｃｅ（ｒｔｐ）を５ｏｏｂｊ
に代入する。そして、５ｏｕｒｃｅ　１ｉｓｔに５ｏｏ
ｂｊ　を追加する。

次に、ステップ１０６に進み、処理１に移る。

この処理では、着目する入力信号名５ｏｏｂｊと同一な
入力信号名を持つＲ前記述群をまとめることを目的とす
る。

まず、ステップ１０９では、Ｒ前記述のポインタｒｔｐ
　２に１を代入する。

次に、ステップ１１０では、上記ポインタｒｔｐ２で指
定される５ｏｕｒｃｅ（ｒｔｐ２）が５ｏｏｂｊと等し
いかを判定し、もし等しければステップ１１１に分岐す
る。

ステップ１１１では、５ｏｕｒｃｅｐ　（ｎｓ）　＋　
ｃｐをａｄｄｒｅｓｓとし作業記憶中のこの番地に５ｏ
ｕｒｃｅ（ｒｔｐ２）。

５ｉｎｅ（ｒｔｐ２）、　ｃｏｄｅ８ｒｔｐ２）を格納
する。

次に、ステップ１１２では、　ｃｐに１を加算する。

ステップ１１３では、Ｒ前記述ポインタｒｔｐ２に１を
加算する。

次に、ステップ１１４においてｒｔｐ２がｒｔＭＡＸに
等しくなければ１１０に分岐する。

もし、ステップ１１４においてｒｔｐ２がｒｔＭＡＸに
達していればステップ１１５に進み、作業記憶の５ｏｕ
ｒｃｅｐ（ｎｓ）番地にｃｐ−１の値を格納し１次の、
格納番地５ｏｕｒｃｅｐ（ｎｓ＋　１　）を５ｏｕｒｃ
ｅｐ　（ｎｓ）　＋　ｃｐとし、ｎｓに１を加算して処
理１を終える。

次に、ステップ１０７に進み、ｒｔｐに１を加算し、ｒ
ｔｐがｒｔＭＡＸに達していなければステップ１０１に
分岐して、そうでなければ終了する。

この処理を行ったあとは、第３図の水様記述から第７図
のような入力選択論理用のデータが作業記憶部６内に生
成される。

次に、第２図のステップ（１０２）に進み、上記で収集
された入力信号選択部の論理の冗長な部分を無くすため
に第１図の論理縮小部（４）を起動する。

この論理縮小部４の処理の流れを第８図を用いて説明す
る。

まず、ステップ１００で着目する入力信号の識別番号ｎ
ｓ＆ｏとする。

次にステップ１０１に進み、論理縮小が行なわれていな
いことを表わすフラグｒｅｄｕｃｅ　ｆｌａｇをクリア
する。

次に、ステップ１０２に進み、符号の総数の取りだし用
のポインタａｐｌ　をＯとする。

次に、ステップ１０３に進み、上記ポインタで示される
番地に格納されている符号の総数ｒｔＭＡＸを取り出す
。

次に、ステップ１０４に進み、符号のポインタａｐｌを
１とする。

次に、ステップ１０５に進み、比較用の符号のポインタ
ｃｐ２をｃｐｌ＋１として求める。

次に、ステップ１０６に進み、５ｏｕｒｃｅｐ（ｎｓ）
＋ｃｐｌをａｄｄｒｅｓｓに代入する。

さらに、これを番地として持つ符号ｃｏｄｅ（ａｄｄｒ
ｅｓｓ）を取り出し、これを０１に代入する。

次に、ステップ１０７に進み、５ｏｕｒｃｅｐ（ｎｓ）
＋ｃｐ２をａｄｄｒｅｓｓに代入する。

さらに、これを番地として持つ符号ｃｏｄｅ（ａｄｄｒ
ｅｓｓ）を取り出し、これを０２に代入する。

次に、ステップ１０８に進み、処理２に移る。

処理２では、ステップ１０９に進み、符号ｃ１の内容を
ｃｂｕｆに複写する。

次に、ステップ１１０に進み、ｂｉｔポインタに１を代
入し、ハミング距離変数ｈａｎ＋をクリアする。

次に、ステップ１１１に進み、ｃｌと０２のｂｉｔポイ
ンタで示されるビット位置の符号が等しいかどうかを判
定する。ここで、もし等しくなければｃｂｕｆの該当す
るｂｉｔ位置の符号をドントケアとするために数値２を
代入する。

次に、ステップ１１３に進み、ｂｉｔポインタの値に１
を加算する０次に、ステップ１１４に進み。

ｂｉｔポインタの値がｂｉｔ長ｂｉｔＭＡＸに達してい
なれればステップ１１１の分岐し、越えている場合はス
テップ１１５に進む。

ステップ１１５では、ｃｂｕｆの内容を０１に代入し、
ｃ２の内容をｎｕｌｌとしてステップ１１６に進む。

ステップ１１６では、ｃｌ、ｃ２の内容をそれぞれ５ｏ
ｕｒｃｅｐ（ｎｓ）＋ｃｐｌ、　５ｏｕｒｃｅｐ（ｎｓ
）＋ｃｐ２の番地に格納する。

この様にして、処理２を終了した後に、ステップ１１７
に進む。

ステップ１１７では、ｃｐ２に１を加算し、ステップ１
１８に進む。

ステップ１１８において、ｃｐ２の値が符号の総数ｒｔ
ＭＡＸ（ｎｓ）に達していればステップ１１９に進み、
達していなければステップ１０６に分岐する。

ステップ１１９では、ａｐｌに１を加算し、ステップ１
２０に進む。

ステップ１２０において、ａｐｌの値が符号の総数ｒｔ
ＭＡＸ（ｎｓ）に達していればステップ１２１に進み、
達していなければ１０５に分岐する。

ステップ１２１において、ｒｅｄｕｃｅ　ｆｌａｇが１
であれば、まだ論理縮小の可能性があるのでステップ１
０２に分岐し、　ｒｅｄｕｃｅ　ｆｌａｇが１でなけれ
ばステップ１２２に移る。

ステップ１２２では、ポインタｎｓに１を加算する６ ステップ１２３では、ポインタｎｇがｎｓＭＡＸを越え
ていないかを判定し、達していなければステップ１０１
に分岐して、越えていれば処理を終了する。

以上の処理を第７図の入力選択論理データに適用すると
第９図（ａ）のように論理の簡単化が行なねれる。

次に、第２図のステップ（１０３）に進み、出刃先選択
論理生成部３を起動する。この処理の説明は入力信号名
を出力先信号名に置き換えれば第８図の入力信号選択論
理の生成と全く同じであるので省略する。

この結果、出力先選択論理は第９図（ｂ）のように簡単
化される。

次に、第２図のステップ（１０４）に進み、第２図のス
テップ（１０２）と同様に、論理縮小部を出力先選択論
理について適用する。

次に、第２図の結線論理生成部５を起動する。

この、結線論理生成部５の処理の流れを、第１０図を用
いて説明する。

まず、ステップ１００では生成する論理回路の接続情報
の節点を番号で識別するために、大局節点番号Ｎを設け
、これに値ＮＯを代入する。

次に、ステップ１０１に進み、制御信号用の節点番号を
定義する。ここでは、制御コードの最小ｂｉｔから順に ２　本（ｂｉｔ　−１）　＋ｃｏｄｅ　（ｂｉｔ）の式
に従って節点番号を割り付けて行く。

次に、ステップ１０２に進み、入力信号に対応する節点
番号を以下のように決定して行く。

２申（入力信号順番−１）中極性＋バイアス値ここで、
極性は入力信号をそのまま接続する場合には１で、否定
を取ってから出力する場合には０とする。また、本実施
例ではバイアス値を１００とする。

次に、ステップ１０３に進み、入力信号グループ番号ｎ
ｓに１を代入する。

次に、ステップ１０４に進み、符号の格納された行数を
示す相対ポインタｃｐに１を代入する。

次に、ステップ１０５に進み、ａｄｄｒｅｓｓに５ｏｕ
ｒｃｅｐ　（ｎｓ）　＋　ｃｐを代入する。

さらに、上記ａｄｄｒｅｓｓの番地に格納された符号と
入力信号名を取りだし、それぞれｃｏｂｊと５ｏｏｂｊ
に代入する。

次に、ステップ１０６に進み、ｎｉｎに０を代入し、　
１ｎｌｉｓｔに空リストを代入する。

次に、ステップ１０７に進み、ｂｉｔポインタに１を代
入する。

次にステップ１０８に進み、ｃｏｂｊ（ｂｉｔ）の値の
判定を行う。もし、値がＯであれば、ステップ１０９に
進み１節点番号ｎｃを２　本（ｂｉｔ　−１）で求め、
もし、値が１であればステップ１１０に進み、節点番号
ｎＱを２　申（ｂｉｔ　−１）　＋　１で求める。

次に、ステップ１１１に進み、ｂｉｔに１を加算し、ｎ
ｉｎに１を加算する。

次に、ステップ１１２に進み、１ｎｌｉｓｔと、ｎｃの
値を列挙したリストを結合して新たな１ｎｌｉｓｔとす
る。

次に、ステップ１１３に進み、ｂｉｔが最大値ｂｉｔＭ
ＡＸ以下であるかを判定する。もし、ｂｉｔＭＡＸ以下
であればステップ１０８に分°岐する。

また、　ｂｉｔＭＡＸを越えた場合にはスラップ１１４
に分岐する。

ステップ１１４では、現在の大極的節点番号ＮＯに１を
加算してＮｇｌｂｌに代入する。そして、これを新たな
大極的節点番号ＮＯとする。

゛そして、上記節点番号を出力信号の節点番号としたＡ
ＮＤゲートの記述を作業記憶部６内に生成する。

さらに、上記ＡＮＤゲートの出力信号の節点番号と、入
力信号名５ｏｏｂとを組にしたデータ［５ｅｌｅｃｔ、
　Ｎｇｌｂ、　５ｏｏｂｊコを作業記憶部６内に登録す
る。

次にステップ１１５に移り、ｃｐに１を加算する。

次に、ステップ１１６に移り、ｃｐの値がｒｔＭＡＸ（
ｎｓ）を越えていないかを判定する。もし、越えていな
ければステップｉｏ＋に分岐して、越えていればステッ
プ１１７に分岐する。ステップ１１７では、ｎｓに１を
加算する。

次に、ステップ１１８では、ｎｓがｎｓＭＡＸを越えて
いないかを判定する。もし、越えていなければステップ
１０４に分岐し、越えた場合にはこの処理を終了する。

この処理によれば、第９図（ａ）に示した入力選択論理
の縮小された符号群から第１１図（ａ）のような記述が
作業記憶内に生成される。

次に、上記と同様な処理を出刃先選択論理部３にも適用
する。出力選択論理の生成処理の流れは第１０図と同様
である。この結果、第９図（ｂ）に示した出力先選択論
理の縮小された符号群から第１１図（ｂ）のような記述
が作業記憶内に生成される。

次に、入出力間の結線処理に移る。この処理の流れを第
１２図に示す。

まず、ステップ１００で、共通信号名を持つ第１１図に
示す５ｅｌｅｃｔ記述を探索し、それ等を結ぶＯＲゲー
ト記述を生成し、５ｅｌｅｃｔ記述を書き換える。

具体的には、第１１図（ａ）の中には共通な信号名が存
在しないのでそのままであり、第１１図（ｂ）に示した
記述に対してのみ以下のようにＯＲゲートが生成され、
５ｅｌｅｃｔ記述が書き換えられて作業記憶部６内に格
納される。

［ＡＮＤ、　　［０，２］　、　２００１　　［５ｅｌ
ｅｃｔ、　２００．　Ｂｌ［ＡＮＤ、　　　［１，２コ
　、　　２０１１　　　［５ｅｌｅｅｔ、　　２０１．
　　Ｃ１［ＡＮＤ、　　　［０，３コ　、　　２０２］
　　　［５ｅｌｅｃｔ、　　２０２．　　Ｄｌ［ＡＮＤ
、　　［２，４］　、　２０３］　　［ＡＮＤ、　［０
，４］　、２０４］［ＡＮＤ、　　［２，５］　、　２
０５］　　［ＡＮＤ、　［０，５］　、２０６］［ＯＲ
，［２０３，２０４］　、２０７］　　［５ｅｌｅｃｔ
、　２０７．　Ａｌ［ＯＲ，［２０５，２０６］　　、
２０８コ　　［５ｅｌｅｃｔ、　　２０８．　　Ｅ１次
に、第１２図のステップ１０１に進み、入力信号記述に
対応したＡＮＤゲートの入力に入力信号節点番号を加え
る。

すなわち、入力信号は、Ｂ、Ｃ，Ｄの３種であルタメ、
信号ＢＩ＊２ｍ　（１−１）＋１＋１００＝１０１の節
点番号で表現し、Ｃ，Ｄはそれぞれ１０３．１０５で表
現される。そして、上記５ｅｌｅｃｔ記述より、各々に
対応するＡＮＤ記述にこれ等を加える。その結果以下の
ようになる。

［ＡＮＤ、　　［０，２，１０１１，２００］　　［５
ｅｌｅｃｔ、　２００．　Ｂｌ［ＡＮＤ、　　［１，２
，１０３］　、２０１］　　［５ｅｌｅｃｔ、　２０１
．　ＣＦ［ＡＮＤ、　　［０，３，１０５］　、２０２
］　　［５ｅｌｅｃｔ、　２０２．　ＤＩ［ＡＮＤ、　
　　［２，４コ　、２０３］　　　　　　［ＡＮＤ、［
０，４］、２０４］［ＡＮＤ、［２，５］、２０５］　
　　　　　　［ＡＮＤ、［０，５コ　、２ｏ６コ［ＯＲ
，［２０３，２０４］　　、　　２０７］　　　　　［
５ｅｌｅｃｔ、　　２０７．　　Ａコ［ＯＲ，［２０５
，２０６］　、　２０８］　　　［５ｅｌｅｃｔ、　２
０８．　Ｅ１次に、第１２図のステップ１０２に進み、
Ｒ前記述を探索し、個々の出力先（シンク）へ転送すべ
き入力信号（ソース）を列挙し、それ等に対応した論理
ゲートの出力節点番号群を入力とするＯＲゲートを生成
する。

すなわち、第３図より、出力先ＡにはＢ、Ｃ。

Ｃが転送される可能性があり、出力先にもＢ、Ｃ。

Ｄが転送される可能性があることが判断され、５ｅｌｅ
ｃｔ記述を参照することにより、以下のようなＯＲゲー
ト記述と接続先の記述１ｎｐｕｔを生成する。

［ＯＲ，［２００，２０１，２０２コ、２０９］　　　
［Ｉｎｐｕｔ　　ｆｏｒ、Ａ、２０９］［ＯＲ，［２０
０，２０１，２０２］、２１０］　　［Ｉｎｐｕｔ　ｆ
ｏｒ、Ｂ、２１０］次に、第１２図のステップ１０３に
進み、上記のＯＲゲート記述の出力と、対応する出力選
択論理の出力とのＡＮＤゲートを生成する。

すなわち、 ［ＡＮＤ、　［２０７，２０９］　、　２１１Ｆ［ＡＮ
Ｄ、　［２０８，２１０］　、　２１２］が生成される
。

この一連の処理の結果、以下のような論理回路の接続情
報が生成される。

［ＡＮＤ、　［０，２，１０１１、２００１［ＡＮＤ、
　　［１，２，１０３］　　、　　２０１コ［ＡＮＤ、
　［０，３，１０５］　、　２０２］［ＡＮＤ、　　　
［２，４コ　、　　２０３］［ＡＮＤ、　　　［０，４
］　　、　　２０４コ［ＡＮＤ、　　［２，５］　、　
２０５］［ＡＮＤ、　　　［０，５］　　、　　２０６
コ［ＯＲ，［２０３，２０４］　、　２０７］［ＯＲ，
［２０５，２０６］　、　２０８］［ＯＲ，［２００，
２０１，２０２］　　、　　２０９コ［ＯＲ，［２００
，２０１，２０２］　　、　　２１０コ［ＡＮＤ、　　
［２０７，２０９］　、　２１１］［ＡＮＤ、　　［２
０８，２１０］　、　２１２］この接続情報に対応すや
論理図を第１３図に示す、好ましくは第１図に図示して
いないデイスプレィ、プリンタ等の出方装置にて、出方
される・〔発明の効果〕 本発明によれば、選択論理構造の設計仕様、レジスタ転
送記述の仕様がら直接論理回路を生成することが可能と
なり、論理品質の向上と、処理速度の向上が図られる。

さらに、真理値表による仕様記述に比較して記述量が削
減されるため、記憶領域の削減も図られる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
処理の流れを示す図、第３図及び第４図は本発明の一実
施例における設計仕様を示す図、第５図は本発明の一実
施例におけるデータ構造を示す図、第６図、第８図、第
１０図、及び第１２図は本発明の一実施例における詳細
な処理の流れを示す図、第７図、第９図、第１１図は本
発明の一実施例におけるデータを示す図、第１３図は本
発明の一実施例における出力を示す図である。 １・・・入力ファイル、２・・・入力信号選択論理生成
部、３・・・出力先選択論理生成部、４・・・論理縮小
部、５・・・結線論理生成部、６・・・作業記憶部。 ＃　１　口 第　２　図 第３　口 慕　４　図 囚　　　　口 ＄７図 ｓｏｖ、ｒｃｅｆｃＯノー−→　　　２　　　　　　、
ｅ）　　　　Ａ　　　　０００ ｅｉ　　　　Ｅ　　　　ＩＯσ ５ｏｕｒｃｅｒｃリ−一→　２ Ｃ’　　　　、４　　　　ｏｏＨ ＣＥＩσ１ ＄ＯμｒｃｇＰ（２ンー→　　２ ＤＡ　　　　θ１０ ０　　　　Ｅ　　　　ＩＩ（７ ｓｏｕｒｃｅｒ（０）　−−→　２ σ　　Ａ　　　２００ び　　Ｅ　　ル１１１ ＳｏｕｒｃｅＦ（１）　−一−＞　　　２ＣＡ　　　２
０１ ＣＥ　　　ｎＩｔｌｌ ＳＯＫｒｔｅＩＦ（２）　−−−＞　　　２９　　　Ａ
　　　２４０ ９　　　Ｅ　　　ｎｕｎ Ｃｂ） ｓ＋訛ＣＰ（の−ｍ−〉３ Ａ　　　β　　００２ Ａ　　　Ｃｎｇｌｌ Ａ　　　Ｄ　　　０２０ ｓ：ｎｃｐω−一−＞３ Ｅ　　　Ｂ　　　１０２ ｆ−Ｃｎ＆（）ｌ Ｅ　　　９　　　＋２（７ 茶１０１！］ 昇１１　　口 （７１）　　　ＣＡｔＪＯ，［０，２３，２００］ｒ５
ｅ１ｅｃｔ、２１）０．Ｂ１０．４ｔＪＱ［１，２１，
２ｏ１１　　ｒｓｇｌｒｃｔ、＃Ｉ、（：］ＣＡＮＱ　
［０，３］、　２（１２１［５ｅｌｅｃｔ、　２ｔ３２
．　Ｄ］＜ｂ）　　　ＣＡＮＯ，Ｃ２，４］、２０３Ｊ
　　Ｃ５ｔｌｅｃｔ、Ｚｎ２．Ａ３［ＡＮＱ　［σ、　
４］　−２Ｑ４３　　［ｓｚｌ　ｅｃｔ、　２σ４．Ａ
Ｊ［Ａ）Ｃ１，［Ｚ　５］　、　Ｚ（７５］　　Ｃ５ｅ
Ｉｔｃｔ、　２０５．Ｅ］ＣＨＤ、Ｅｏ、５Ｅ、　２ａ
ｂ３　　　Ｃ５ｅｔｔｃｔ、ｚａ６．ｅコ第１２０ 第１３　　口 Ｌｒｖｔ、Ｊ

Claims (1)

1. 【特許請求の範囲】 １、入力レジスタ群に格納された入力信号群の中の信号
   を、特定の語長の符号の値によつて選択する論理回路を
   生成する演算部を含む論理回路生成装置において、設計
   仕様記述として、上記符号の値と、出力信号名と入力信
   号名とを組にしたものを必要な個数列挙させ、それを元
   に、入力信号を選択する論理を上記設計仕様記述中で、
   同一入力信号名が出現する符号群にグループ化し、グル
   ープ内の各符号間のハミング距離が１であるもの同志に
   ついては該当する符号のｂｉｔを無効にした符号に更新
   し、各符号が入力された場合にのみ出力が１になるＡＮ
   Ｄゲートを符号毎に生成し、該ＡＮＤゲートの各入力に
   各入力信号を加え、その出力信号群のＯＲを取るＯＲゲ
   ートを各グループ毎に生成することを特徴とする符号解
   読型論理生成装置。 ２、入力選択論理と出力先選択論理とを請求項１の装置
   各々生成し、それ等を接続することによつてレジスタ転
   送論理を生成する演算部を有する符号解読型選択論理生
   成装置。 ３、請求項１または請求項２において、論理積回路およ
   び論理和回路の入力信号の数が特定の値を越えた場合に
   該論理積回路、論理和回路を分割して該入力信号線数の
   制約を満たすように変更を行う演算部を含むことを特徴
   とする符号解読型選択論理生成装置。 ４、設計仕様としてあるレジスタ転送が実行されるため
   の条件符号と、その時に実行されるレジスタ転送の記述
   を入力する入力部と、 上記レジスタ転送レベルの仕様記述を解析し、入力信号
   を選択する論理についての仕様と、入力信号を選択する
   論理についての仕様に変換する変換部と、 入力信号を選択する論理の出力と、出力先を選択する論
   理とを、上記レジスタ転送記述に基づいて結線する結線
   部とを有することを特徴とする符号解読型選択論理生成
   装置。 ５、請求項１、請求項２、請求項３または請求項４にお
   いて、入力信号選択論理、出力信号選択論理、内部生成
   論理毎に論理段数値を分割して記憶管理を行ない、全体
   回路の、論理段数を該論理段数値の総和として算出する
   演算部を含むことを特徴とする符号解読型選択論理生成
   装置。