JP3370304B2 - 高位合成システム、高位合成方法、および、高位合成方法の実施に使用される記録媒体 - Google Patents
高位合成システム、高位合成方法、および、高位合成方法の実施に使用される記録媒体Info
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- JP3370304B2 JP3370304B2 JP2000020974A JP2000020974A JP3370304B2 JP 3370304 B2 JP3370304 B2 JP 3370304B2 JP 2000020974 A JP2000020974 A JP 2000020974A JP 2000020974 A JP2000020974 A JP 2000020974A JP 3370304 B2 JP3370304 B2 JP 3370304B2
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- Computer Hardware Design (AREA)
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- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、動作記述からレジ
スタトランスファレベル（ＲＴＬ）の論理回路を自動生
成するＬＳＩの高位合成方法に関し、特に、ＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）
の設計等、短期間の設計を要求される場合に特に有効で
ある高位合成システムおよび高位合成方法に関する。
スタトランスファレベル（ＲＴＬ）の論理回路を自動生
成するＬＳＩの高位合成方法に関し、特に、ＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）
の設計等、短期間の設計を要求される場合に特に有効で
ある高位合成システムおよび高位合成方法に関する。
【０００２】
【従来の技術】高位合成方法とは、ハードウェアの構造
に関する情報を含まず、処理の動作のみを記述した動作
記述から、レジスタトランスファレベル（ＲＴＬ）の論
理回路を自動生成する技術である。この高位合成方法の
詳細については、「Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ
Ｐｕｂｌｉｓｈｅｒｓ」による刊行物「Ｈｉｇｈ−Ｌｅ
ｖｅｌ Ｓｙｎｔｈｅｓｉｓ」に記載されている。ま
た、特開平５−１０１１４１号公報にも、高位合成方法
が開示されている。以下に、高位合成方法の概略につい
て説明する。
に関する情報を含まず、処理の動作のみを記述した動作
記述から、レジスタトランスファレベル（ＲＴＬ）の論
理回路を自動生成する技術である。この高位合成方法の
詳細については、「Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ
Ｐｕｂｌｉｓｈｅｒｓ」による刊行物「Ｈｉｇｈ−Ｌｅ
ｖｅｌ Ｓｙｎｔｈｅｓｉｓ」に記載されている。ま
た、特開平５−１０１１４１号公報にも、高位合成方法
が開示されている。以下に、高位合成方法の概略につい
て説明する。
【０００３】＜動作記述からＣＤＦＧへの変換＞
高位合成方法においては、まず、処理の動作のみを記述
した動作記述を解析し、その動作記述を、演算間の実行
順序の依存関係を表現するコントロールデータフローグ
ラフ（ＣＤＦＧ）と呼ばれるモデルに変換する。
した動作記述を解析し、その動作記述を、演算間の実行
順序の依存関係を表現するコントロールデータフローグ
ラフ（ＣＤＦＧ）と呼ばれるモデルに変換する。
【０００４】例えば、次の（１）式の動作記述をＣＤＦ
Ｇに変換する場合について説明する。
Ｇに変換する場合について説明する。
【０００５】
ｆ＝｛（ａ＊ｂ）＋ｃ＋ｄ）｝／ｅ …（１）
ＣＤＦＧは、演算および入出力をそれぞれ節点、データ
依存を有向枝とするグラフである。（１）式の動作記述
に対応するＣＤＦＧの例を図１に示す。図１に示すＣＤ
ＦＧにおいて、入力「ａ」、「ｂ」、「ｃ」、「ｄ」、
「ｅ」がそれぞれ、符号（２８）〜（３２）で示されて
おり、出力「ｆ」が符号（３３）で示されている。ま
た、演算として、乗算「＊」が符号（４）で示されてお
り、一対の加算「＋」がそれぞれ符号（５）および
（６）で示され、さらに、除算「／」が符号（７）で示
されている。
依存を有向枝とするグラフである。（１）式の動作記述
に対応するＣＤＦＧの例を図１に示す。図１に示すＣＤ
ＦＧにおいて、入力「ａ」、「ｂ」、「ｃ」、「ｄ」、
「ｅ」がそれぞれ、符号（２８）〜（３２）で示されて
おり、出力「ｆ」が符号（３３）で示されている。ま
た、演算として、乗算「＊」が符号（４）で示されてお
り、一対の加算「＋」がそれぞれ符号（５）および
（６）で示され、さらに、除算「／」が符号（７）で示
されている。
【０００６】データデータ依存枝としては、入力「ａ」
（２８）から乗算（４）へのデータ依存枝が符号（１
３）、入力「ｂ」（２９）から乗算（４）へのデータ依
存枝が符号（１４）、乗算（４）から加算（５）へのデ
ータ依存枝が符号（１５）、入力「ｃ」（３０）から加
算（５）へのデータ依存枝が符号（１６）、加算（５）
から加算（６）へのデータ依存枝が符号（１７）、入力
「ｄ」（３１）から加算（６）へのデータ依存枝が符号
（１８）、加算（６）から除算（７）へのデータ依存枝
が符号（１９）、入力「ｅ」（３２）から除算（７）へ
のデータ依存枝が符号（２０）、除算（７）から出力
「ｆ」（３３）へのデータ依存枝が符号（２１）によっ
て、それぞれ示されている。
（２８）から乗算（４）へのデータ依存枝が符号（１
３）、入力「ｂ」（２９）から乗算（４）へのデータ依
存枝が符号（１４）、乗算（４）から加算（５）へのデ
ータ依存枝が符号（１５）、入力「ｃ」（３０）から加
算（５）へのデータ依存枝が符号（１６）、加算（５）
から加算（６）へのデータ依存枝が符号（１７）、入力
「ｄ」（３１）から加算（６）へのデータ依存枝が符号
（１８）、加算（６）から除算（７）へのデータ依存枝
が符号（１９）、入力「ｅ」（３２）から除算（７）へ
のデータ依存枝が符号（２０）、除算（７）から出力
「ｆ」（３３）へのデータ依存枝が符号（２１）によっ
て、それぞれ示されている。
【０００７】＜スケジューリング＞
（１）式の動作記述が、図１に示すＣＤＦＧに変換され
ると、ＣＤＦＧの各演算および入出力を、ステップと呼
ばれる状態遷移機械の状態に対応した時間に割り当てる
スケジューリング処理が実施される。
ると、ＣＤＦＧの各演算および入出力を、ステップと呼
ばれる状態遷移機械の状態に対応した時間に割り当てる
スケジューリング処理が実施される。
【０００８】図２は、図１に示すＣＤＦＧをスケジュー
リング処理したものである。ここで、乗算（４）の遅延
時間を５０ｎｓ、加算（５）および（６）の遅延時間
を、それぞれ１０ｎｓ、除算７の遅延時間を６０ｎｓと
し、各ステップにおけるクロック周期を１００ｎｓとす
る。
リング処理したものである。ここで、乗算（４）の遅延
時間を５０ｎｓ、加算（５）および（６）の遅延時間
を、それぞれ１０ｎｓ、除算７の遅延時間を６０ｎｓと
し、各ステップにおけるクロック周期を１００ｎｓとす
る。
【０００９】１つのステップにスケジューリングされる
データ依存関係にある演算の遅延時間の合計は、クロッ
ク周期を超えないように設定される。例えば、図２にお
いて、乗算（４）と、2つの加算（５）および（６）
と、除算（７）との遅延時間の合計は、５０＋１０＋１
０＋６０＝１３０（ｎｓ）であるので、これら４つの演
算を、１つのステップに全てスケジューリングすること
はできない。
データ依存関係にある演算の遅延時間の合計は、クロッ
ク周期を超えないように設定される。例えば、図２にお
いて、乗算（４）と、2つの加算（５）および（６）
と、除算（７）との遅延時間の合計は、５０＋１０＋１
０＋６０＝１３０（ｎｓ）であるので、これら４つの演
算を、１つのステップに全てスケジューリングすること
はできない。
【００１０】図２においては、入力「ａ」（２８）およ
び「ｂ」（２９）が、ステップ０にスケジューリングさ
れ、乗算（４）と、入力「ｃ」（３０）と、一方の加算
（５）とが、ステップ１にスケジューリングされてい
る。さらに、他方の加算（６）と、入力「ｅ」（３２）
と、除算（７）とがステップ２にスケジューリングさ
れ、出力「ｅ」（３２）のみがステップ３にスケジュー
リングされている。
び「ｂ」（２９）が、ステップ０にスケジューリングさ
れ、乗算（４）と、入力「ｃ」（３０）と、一方の加算
（５）とが、ステップ１にスケジューリングされてい
る。さらに、他方の加算（６）と、入力「ｅ」（３２）
と、除算（７）とがステップ２にスケジューリングさ
れ、出力「ｅ」（３２）のみがステップ３にスケジュー
リングされている。
【００１１】異なるステップにスケジューリングされた
それぞれの同一の演算は、一つの演算器を共有できる。
従って、図２において、加算（５）および加算（６）
は、異なるステップ１および２にそれぞれスケジューリ
ングされているために、１つの加算器を共有できる。ス
ケジューリングにおいては、このように、ハードウェア
のコストが出来るだけ小さくなるように、各演算をそれ
ぞれ適切なステップに割り当てる。
それぞれの同一の演算は、一つの演算器を共有できる。
従って、図２において、加算（５）および加算（６）
は、異なるステップ１および２にそれぞれスケジューリ
ングされているために、１つの加算器を共有できる。ス
ケジューリングにおいては、このように、ハードウェア
のコストが出来るだけ小さくなるように、各演算をそれ
ぞれ適切なステップに割り当てる。
【００１２】図２に示すスケジューリングにおいて、デ
ータ依存枝（１３）および（１４）が、それぞれ、ステ
ップ０とステップ１とのクロック境界を横切っており、
データ依存枝（１７）および（１８）が、それぞれ、ス
テップ１とステップ２とのクロック境界を横切ってい
る。さらに、データ依存枝（２１）が、ステップ２とス
テップ３とのクロック境界を横切っている。
ータ依存枝（１３）および（１４）が、それぞれ、ステ
ップ０とステップ１とのクロック境界を横切っており、
データ依存枝（１７）および（１８）が、それぞれ、ス
テップ１とステップ２とのクロック境界を横切ってい
る。さらに、データ依存枝（２１）が、ステップ２とス
テップ３とのクロック境界を横切っている。
【００１３】＜アロケーション＞
アロケーションとは、スケジューリングされたＣＤＦＧ
の実行に必要な演算器、レジスタ、入出力ピンをそれぞ
れ生成し、ＣＤＦＧの演算を演算器に、隣接するステッ
プのクロック境界を横切るデータ依存枝をレジスタに、
入出力を入出力ピンに、それぞれ割り当てる処理であ
る。
の実行に必要な演算器、レジスタ、入出力ピンをそれぞ
れ生成し、ＣＤＦＧの演算を演算器に、隣接するステッ
プのクロック境界を横切るデータ依存枝をレジスタに、
入出力を入出力ピンに、それぞれ割り当てる処理であ
る。
【００１４】図３〜図５に、図２に示すようにスケジュ
ーリング処理されたＣＤＦＧをアロケーション処理する
場合を示す。
ーリング処理されたＣＤＦＧをアロケーション処理する
場合を示す。
【００１５】まず、図３に示す演算器アロケーションで
は、乗算器（８）、加算器（９）、除算器（１０）をそ
れぞれ１つずつ生成し、ＣＤＦＧの乗算（４）を乗算器
（８）（図に「ｍｕｌｔ １」として示す）に、異なる
ステップに割り当てられた各加算（５）および（６）
を、一つの加算器（９）（図に「ａｄｄｅｒ １」とし
て示す）に、除算（７）を除算器（１０）（図に「ｄｉ
ｖ １」として示す）に、それぞれ割り当てる。
は、乗算器（８）、加算器（９）、除算器（１０）をそ
れぞれ１つずつ生成し、ＣＤＦＧの乗算（４）を乗算器
（８）（図に「ｍｕｌｔ １」として示す）に、異なる
ステップに割り当てられた各加算（５）および（６）
を、一つの加算器（９）（図に「ａｄｄｅｒ １」とし
て示す）に、除算（７）を除算器（１０）（図に「ｄｉ
ｖ １」として示す）に、それぞれ割り当てる。
【００１６】次いで、図４に示すレジスタアロケーショ
ンでは、第１レジスタ（１１）（図において「ｒｅｇ
１」と表示）と、第２レジスタ（１２）（図において
「ｒｅｇ２」と表示）をそれぞれ生成し、ステップ０と
ステップ１とのクロック境界を横切る一方のデータ依存
枝（１３）、ステップ１とステップ２とのクロック境界
を横切る一方のデータ依存枝（１７）、ステップ２とス
テップ３とのクロック境界を横切るデータ依存枝（２
１）を、それぞれ第１レジスタ（１１）に割り当てると
ともに、ステップ０とステップ１とのクロック境界を横
切る他方のデータ依存枝（１４）と、ステップ１とステ
ップ２とのクロック境界を横切る他方のデータ依存枝
（１８）とを、第２レジスタ（１２）に割り当てる。
ンでは、第１レジスタ（１１）（図において「ｒｅｇ
１」と表示）と、第２レジスタ（１２）（図において
「ｒｅｇ２」と表示）をそれぞれ生成し、ステップ０と
ステップ１とのクロック境界を横切る一方のデータ依存
枝（１３）、ステップ１とステップ２とのクロック境界
を横切る一方のデータ依存枝（１７）、ステップ２とス
テップ３とのクロック境界を横切るデータ依存枝（２
１）を、それぞれ第１レジスタ（１１）に割り当てると
ともに、ステップ０とステップ１とのクロック境界を横
切る他方のデータ依存枝（１４）と、ステップ１とステ
ップ２とのクロック境界を横切る他方のデータ依存枝
（１８）とを、第２レジスタ（１２）に割り当てる。
【００１７】図５に示す入出力アロケーションでは、４
つの入力ピン「ａ」（２２）、「ｂ」（２３）、「ｃ」
（２４）、「ｄ」（２５）、「ｅ」（２６）と、１つの
出力ピン「ｆ」（２７）をそれぞれ生成し、入力「ａ」
（２８）を入力ピン「ａ」（２２）に、入力「ｂ」（２
９）を入力ピン「ｂ」（２３）に、入力「ｃ」（３０）
を入力ピン「ｃ」（２４）に、入力「ｄ」（３１）を入
力ピン「ｄ」（２５）に、入力「ｅ」（３２）を入力ピ
ン「ｅ」（２６）に、出力「ｆ」（３３）を出力ピン
「ｆ」（２７）に、それぞれ割り当てる。
つの入力ピン「ａ」（２２）、「ｂ」（２３）、「ｃ」
（２４）、「ｄ」（２５）、「ｅ」（２６）と、１つの
出力ピン「ｆ」（２７）をそれぞれ生成し、入力「ａ」
（２８）を入力ピン「ａ」（２２）に、入力「ｂ」（２
９）を入力ピン「ｂ」（２３）に、入力「ｃ」（３０）
を入力ピン「ｃ」（２４）に、入力「ｄ」（３１）を入
力ピン「ｄ」（２５）に、入力「ｅ」（３２）を入力ピ
ン「ｅ」（２６）に、出力「ｆ」（３３）を出力ピン
「ｆ」（２７）に、それぞれ割り当てる。
【００１８】＜データパス生成＞
データパス生成とは、ＣＤＦＧのデータ依存枝に対応し
た回路のパスを生成する処理である。図６は、図５に示
す入出力アロケーションデータからのパス生成の例を示
す。
た回路のパスを生成する処理である。図６は、図５に示
す入出力アロケーションデータからのパス生成の例を示
す。
【００１９】演算器、レジスタ等は共有される場合は、
マルチプレクサを生成し、演算器やレジスタの入力デー
タを選択できるようにする。第１レジスタ（１１）に対
しては、第１マルチプレクサ（４１）（図において、
「ｍｕｘ １」として表す）が生成され、第２レジスタ
（１２）に対しては、第２マルチプレクサ（４１）（図
６において、「ｍｕｘ ２」として表す）が生成され
る。さらに、共用される加算器９に対しては、第３マル
チプレクサ（４３）（図６において、「ｍｕｘ ３」と
して表す）と、第４マルチプレクサ（４４）（図６にお
いて、「ｍｕｘ ４」として表す）がそれぞれ生成され
る。
マルチプレクサを生成し、演算器やレジスタの入力デー
タを選択できるようにする。第１レジスタ（１１）に対
しては、第１マルチプレクサ（４１）（図において、
「ｍｕｘ １」として表す）が生成され、第２レジスタ
（１２）に対しては、第２マルチプレクサ（４１）（図
６において、「ｍｕｘ ２」として表す）が生成され
る。さらに、共用される加算器９に対しては、第３マル
チプレクサ（４３）（図６において、「ｍｕｘ ３」と
して表す）と、第４マルチプレクサ（４４）（図６にお
いて、「ｍｕｘ ４」として表す）がそれぞれ生成され
る。
【００２０】ＣＤＦＧの入力「ａ」（２８）から、デー
タ依存枝（１３）を通り、乗算（４）に入力されるデー
タパスに関しては、まず、入力ピン「ａ」（２２）か
ら、第１マルチプレクサ４１を介して、第１レジスタ
（１１）へのパスを生成し、第１レジスタ（１１）から
乗算器（８）へのパスを生成する。同様に、全てのデー
タパスに対応したパスを生成する。
タ依存枝（１３）を通り、乗算（４）に入力されるデー
タパスに関しては、まず、入力ピン「ａ」（２２）か
ら、第１マルチプレクサ４１を介して、第１レジスタ
（１１）へのパスを生成し、第１レジスタ（１１）から
乗算器（８）へのパスを生成する。同様に、全てのデー
タパスに対応したパスを生成する。
【００２１】＜コントローラ生成＞
コントローラ生成とは、アロケーション、データパス生
成により生成された演算器、レジスタ、マルチプレクサ
を制御するコントローラを生成する処理である。
成により生成された演算器、レジスタ、マルチプレクサ
を制御するコントローラを生成する処理である。
【００２２】図７は、図６にて生成されたパスに対する
コントローラ生成の例を示す。コントローラ５０は、第
１および第２のマルチプレクサ（４１）および（４
２）、第１および第２のレジスタ（１１）および（１
２）、第３および第４のマルチプレクサ（４３）および
（４４）を、それぞれ制御する。
コントローラ生成の例を示す。コントローラ５０は、第
１および第２のマルチプレクサ（４１）および（４
２）、第１および第２のレジスタ（１１）および（１
２）、第３および第４のマルチプレクサ（４３）および
（４４）を、それぞれ制御する。
【００２３】
【発明が解決しようとする課題】このように、データ依
存関係にある複数の演算を、１つのステップにスケジュ
ーリング可能であって、しかも、複数の演算間において
１つの演算器を共有可能な高位合成方法では、生成され
るデータパスに、各ステップ（状態遷移機械の各状態）
において、全体がアクティブになるトゥルー（ｔｒｕ
ｅ）パス以外に、トゥルー（ｔｒｕｅ）パスにおける部
分パスの組合せによって、全体がアクティブになること
はないフォールス（ｆａｌｓｅ）パスが生成されること
がある。
存関係にある複数の演算を、１つのステップにスケジュ
ーリング可能であって、しかも、複数の演算間において
１つの演算器を共有可能な高位合成方法では、生成され
るデータパスに、各ステップ（状態遷移機械の各状態）
において、全体がアクティブになるトゥルー（ｔｒｕ
ｅ）パス以外に、トゥルー（ｔｒｕｅ）パスにおける部
分パスの組合せによって、全体がアクティブになること
はないフォールス（ｆａｌｓｅ）パスが生成されること
がある。
【００２４】図２に示すスケジューリング結果から生成
された図８に示すデータパスにおいて、第１レジスタ
（１１）〜乗算器（８）〜第３マルチプレクサ（４３）
〜加算器（９）〜除算器（１０）を通って、第１マルチ
プレクサ（４１）から第１レジスタ（１１）に戻るデー
タパス（４７）が、フォールス（ｆａｌｓｅ）パスとし
て生成される。このフォールス（ｆａｌｓｅ）パスは、
１２０ｎｓの遅延時間となる。このフォールス（ｆａｌ
ｓｅ）パスは、第１レジスタ（１１）〜乗算器（８）〜
第３マルチプレクサ（４３）〜加算器（９）〜第１マル
チプレクサ（４１）〜第１レジスタ（１１）のトゥルー
（ｔｒｕｅ）パスにおける第１レジスタ（１１）〜乗算
器（８）〜第３マルチプレクサ（４３）〜加算器（９）
というデータパス部分と、加算器（９）〜除算器（１
０）〜第１マルチプレクサ（４１）〜第１レジスタ（１
１）というデータパス部分との組み合わせによって生成
される。
された図８に示すデータパスにおいて、第１レジスタ
（１１）〜乗算器（８）〜第３マルチプレクサ（４３）
〜加算器（９）〜除算器（１０）を通って、第１マルチ
プレクサ（４１）から第１レジスタ（１１）に戻るデー
タパス（４７）が、フォールス（ｆａｌｓｅ）パスとし
て生成される。このフォールス（ｆａｌｓｅ）パスは、
１２０ｎｓの遅延時間となる。このフォールス（ｆａｌ
ｓｅ）パスは、第１レジスタ（１１）〜乗算器（８）〜
第３マルチプレクサ（４３）〜加算器（９）〜第１マル
チプレクサ（４１）〜第１レジスタ（１１）のトゥルー
（ｔｒｕｅ）パスにおける第１レジスタ（１１）〜乗算
器（８）〜第３マルチプレクサ（４３）〜加算器（９）
というデータパス部分と、加算器（９）〜除算器（１
０）〜第１マルチプレクサ（４１）〜第１レジスタ（１
１）というデータパス部分との組み合わせによって生成
される。
【００２５】このようなフォールス（ｆａｌｓｅ）パス
が生成されて、そのフォールス（ｆａｌｓｅ）パスによ
る遅延がクロック周期を超えても、論理回路は正常に動
作する。それは、各ステップ（状態遷移機械の各状態）
において、フォールス（ｆａｌｓｅ）パスのパス全体が
アクティブになることはないからである。
が生成されて、そのフォールス（ｆａｌｓｅ）パスによ
る遅延がクロック周期を超えても、論理回路は正常に動
作する。それは、各ステップ（状態遷移機械の各状態）
において、フォールス（ｆａｌｓｅ）パスのパス全体が
アクティブになることはないからである。
【００２６】しかしながら、通常、論理合成ツールは、
データパスにおけるレジスタ〜レジスタ間におけるいず
れのパスがトゥルー（ｔｒｕｅ）パスであり、いずれの
パスがフォールス（ｆａｌｓｅ）パスであるかを判断で
きない。そのため、論理合成においては、遅延最適化す
る必要のないフォールス（ｆａｌｓｅ）パスについて
も、トゥルー（ｔｒｕｅ）パスと同様に遅延最適化を行
い、遅延をクロック周期以内に収めようとする。その結
果、設計される論理回路の面積が大きくなってしまう。
また、論理合成の結果、あるパスの遅延がクロック周期
を越えてしまった場合、論理合成ツールは、そのパスが
フォールス（ｆａｌｓｅ）パスであっても、遅延制約が
満たされないと言うエラーを発生してしまう。
データパスにおけるレジスタ〜レジスタ間におけるいず
れのパスがトゥルー（ｔｒｕｅ）パスであり、いずれの
パスがフォールス（ｆａｌｓｅ）パスであるかを判断で
きない。そのため、論理合成においては、遅延最適化す
る必要のないフォールス（ｆａｌｓｅ）パスについて
も、トゥルー（ｔｒｕｅ）パスと同様に遅延最適化を行
い、遅延をクロック周期以内に収めようとする。その結
果、設計される論理回路の面積が大きくなってしまう。
また、論理合成の結果、あるパスの遅延がクロック周期
を越えてしまった場合、論理合成ツールは、そのパスが
フォールス（ｆａｌｓｅ）パスであっても、遅延制約が
満たされないと言うエラーを発生してしまう。
【００２７】本発明は、このような問題を解決するもの
であり、その目的は、動作記述から、ＲＴＬ回路だけで
なく、フォールス（ｆａｌｓｅ）パスの情報も自動生成
することにより、論理合成ツールがフォールス（ｆａｌ
ｓｅ）パスに関して遅延最適化を行うおそれがなく、ま
た、フォールス（ｆａｌｓｅ）パスによる遅延がクロッ
ク周期を超えている場合に、論理合成ツールが遅延の制
約が満たされないことによってエラーを発生させるおそ
れのない高位合成システムおよび高位合成方法を提供す
ることにある。
であり、その目的は、動作記述から、ＲＴＬ回路だけで
なく、フォールス（ｆａｌｓｅ）パスの情報も自動生成
することにより、論理合成ツールがフォールス（ｆａｌ
ｓｅ）パスに関して遅延最適化を行うおそれがなく、ま
た、フォールス（ｆａｌｓｅ）パスによる遅延がクロッ
ク周期を超えている場合に、論理合成ツールが遅延の制
約が満たされないことによってエラーを発生させるおそ
れのない高位合成システムおよび高位合成方法を提供す
ることにある。
【００２８】
【課題を解決するための手段】本発明の高位合成システ
ムは、処理の動作のみを記述した動作記述を、演算間の
実行順序の依存関係を表現するコントロールデータフロ
ーグラフ（ＣＤＦＧ）と呼ばれるモデルに変換するモデ
ル変換手段と、前記ＣＤＦＧの各演算および入出力を、
ステップと呼ばれる状態遷移機械の状態に対応した時間
にそれぞれ割り当てるスケジューリング処理するスケジ
ューリング処理手段と、スケジューリングされたＣＤＦ
Ｇの実行に必要な演算器、レジスタ、入出力ピンを、Ｃ
ＤＦＧの演算、各ステップのクロック境界を横切るデー
タ依存枝、入出力に、それぞれ割り当てるアロケーショ
ン手段と、ＣＤＦＧのデータ依存枝に対応した回路のパ
スをデータパスとして生成し、生成されたデータパスか
ら、各ステップにてそれぞれアクティブになるトゥルー
（ｔｒｕｅ）パスを検出するデータパス生成手段と、該
検出されたトゥルー（ｔｒｕｅ）パスの部分パスを組合
せて生成されるパスから、トゥルー（ｔｒｕｅ）パスに
含まれないパスとして、トゥルー（ｔｒｕｅ：真）パス
の部分パス同士の組合せ、全体がアクティブにならない
フォールス（ｆａｌｓｅ）パスの部分パス同士の組合
せ、または、トゥルー（ｔｒｕｅ）パスの部分パスとフ
ォールス（ｆａｌｓｅ）パスの部分パスとの組合せにて
生成されるフォールス（ｆａｌｓｅ）パスを検出するフ
ォールス（ｆａｌｓｅ）パス検出手段とを有し、レジス
タトランスファレベルの論理回路を自動生成することを
特徴とする。また、本発明の高位合成方法は、モデル変
換手段と、スケジューリング処理手段と、アロケーショ
ン手段と、データパス生成手段と、フォールス（ｆａｌ
ｓｅ）パス検出手段とを有する高位合成システムが行う
高位合成方法であって、該モデル変換手段が処理の動作
のみを記述した動作記述を、演算間の実行順序の依存関
係を表現するコントロールデータフローグラフ（ＣＤＦ
Ｇ）と呼ばれるモデルに変換する工程と、該スケジュー
リング処理手段が前記ＣＤＦＧの各演算および入出力
を、ステップと呼ばれる状態遷移機械の状態に対応した
時間にそれぞれ割り当てるスケジューリング処理する工
程と、該アロケーション手段がスケジューリングされた
ＣＤＦＧの実行に必要な演算器、レジスタ、入出力ピン
を、ＣＤＦＧの演算、各ステップのクロック境界を横切
るデータ依存枝、入出力に、それぞれ割り当てる工程
と、該データパス生成手段がＣＤＦＧのデータ依存枝に
対応した回路のパスをデータパスとして生成し、生成さ
れたデータパスから、各ステップにてそれぞれアクティ
ブになるトゥルー（ｔｒｕｅ）パスを検出するデータパ
ス生成工程と、該フォールス（ｆａｌｓｅ）パス検出手
段が、該検出されたトゥルー（ｔｒｕｅ）パスの部分パ
スを組合せて生成されるパスから、トゥルー（ｔｒｕ
ｅ）パスに含まれないパスとして、トゥルー（ｔｒｕ
ｅ：真）パスの部分パス同士の組合せ、全体がアクティ
ブにならないフォールス（ｆａｌｓｅ）パスの部分パス
同士の組合せ、または、トゥルー（ｔｒｕｅ）パスの部
分パスとフォールス（ｆａｌｓｅ）パスの部分パスとの
組合せにて生成されるフォールス（ｆａｌｓｅ）パスを
検出する工程と、を実行することによりレジスタトラン
スファレベルの論理回路を自動生成することを特徴とす
る。
ムは、処理の動作のみを記述した動作記述を、演算間の
実行順序の依存関係を表現するコントロールデータフロ
ーグラフ（ＣＤＦＧ）と呼ばれるモデルに変換するモデ
ル変換手段と、前記ＣＤＦＧの各演算および入出力を、
ステップと呼ばれる状態遷移機械の状態に対応した時間
にそれぞれ割り当てるスケジューリング処理するスケジ
ューリング処理手段と、スケジューリングされたＣＤＦ
Ｇの実行に必要な演算器、レジスタ、入出力ピンを、Ｃ
ＤＦＧの演算、各ステップのクロック境界を横切るデー
タ依存枝、入出力に、それぞれ割り当てるアロケーショ
ン手段と、ＣＤＦＧのデータ依存枝に対応した回路のパ
スをデータパスとして生成し、生成されたデータパスか
ら、各ステップにてそれぞれアクティブになるトゥルー
（ｔｒｕｅ）パスを検出するデータパス生成手段と、該
検出されたトゥルー（ｔｒｕｅ）パスの部分パスを組合
せて生成されるパスから、トゥルー（ｔｒｕｅ）パスに
含まれないパスとして、トゥルー（ｔｒｕｅ：真）パス
の部分パス同士の組合せ、全体がアクティブにならない
フォールス（ｆａｌｓｅ）パスの部分パス同士の組合
せ、または、トゥルー（ｔｒｕｅ）パスの部分パスとフ
ォールス（ｆａｌｓｅ）パスの部分パスとの組合せにて
生成されるフォールス（ｆａｌｓｅ）パスを検出するフ
ォールス（ｆａｌｓｅ）パス検出手段とを有し、レジス
タトランスファレベルの論理回路を自動生成することを
特徴とする。また、本発明の高位合成方法は、モデル変
換手段と、スケジューリング処理手段と、アロケーショ
ン手段と、データパス生成手段と、フォールス（ｆａｌ
ｓｅ）パス検出手段とを有する高位合成システムが行う
高位合成方法であって、該モデル変換手段が処理の動作
のみを記述した動作記述を、演算間の実行順序の依存関
係を表現するコントロールデータフローグラフ（ＣＤＦ
Ｇ）と呼ばれるモデルに変換する工程と、該スケジュー
リング処理手段が前記ＣＤＦＧの各演算および入出力
を、ステップと呼ばれる状態遷移機械の状態に対応した
時間にそれぞれ割り当てるスケジューリング処理する工
程と、該アロケーション手段がスケジューリングされた
ＣＤＦＧの実行に必要な演算器、レジスタ、入出力ピン
を、ＣＤＦＧの演算、各ステップのクロック境界を横切
るデータ依存枝、入出力に、それぞれ割り当てる工程
と、該データパス生成手段がＣＤＦＧのデータ依存枝に
対応した回路のパスをデータパスとして生成し、生成さ
れたデータパスから、各ステップにてそれぞれアクティ
ブになるトゥルー（ｔｒｕｅ）パスを検出するデータパ
ス生成工程と、該フォールス（ｆａｌｓｅ）パス検出手
段が、該検出されたトゥルー（ｔｒｕｅ）パスの部分パ
スを組合せて生成されるパスから、トゥルー（ｔｒｕ
ｅ）パスに含まれないパスとして、トゥルー（ｔｒｕ
ｅ：真）パスの部分パス同士の組合せ、全体がアクティ
ブにならないフォールス（ｆａｌｓｅ）パスの部分パス
同士の組合せ、または、トゥルー（ｔｒｕｅ）パスの部
分パスとフォールス（ｆａｌｓｅ）パスの部分パスとの
組合せにて生成されるフォールス（ｆａｌｓｅ）パスを
検出する工程と、を実行することによりレジスタトラン
スファレベルの論理回路を自動生成することを特徴とす
る。
【００３０】本発明の高位合成方法は、前記列挙された
フォールス（ｆａｌｓｅ）パスから、いずれかの演算器
を共通に含む全てのパスを検索する工程と、その検索さ
れた全てのパスから、該演算器以前の部分パスと、該演
算器と、該演算器以降の部分パスとを全て組み合わせて
表わされる全てのパスを列挙する工程と、その列挙され
た全てのパスから、トゥルー（ｔｒｕｅ）パスに含まれ
ないパスを検索して、フォールス（ｆａｌｓｅ）パスと
して列挙する工程と、前記各工程を、各演算器に関して
繰り返す工程とをさらに包含する。
フォールス（ｆａｌｓｅ）パスから、いずれかの演算器
を共通に含む全てのパスを検索する工程と、その検索さ
れた全てのパスから、該演算器以前の部分パスと、該演
算器と、該演算器以降の部分パスとを全て組み合わせて
表わされる全てのパスを列挙する工程と、その列挙され
た全てのパスから、トゥルー（ｔｒｕｅ）パスに含まれ
ないパスを検索して、フォールス（ｆａｌｓｅ）パスと
して列挙する工程と、前記各工程を、各演算器に関して
繰り返す工程とをさらに包含する。
【００３１】本発明の高位合成方法では、前記検出され
たフォールス（ｆａｌｓｅ）パスの情報が、論理合成ツ
ールにおける論理合成時の遅延見積りとして利用されて
もよい。
たフォールス（ｆａｌｓｅ）パスの情報が、論理合成ツ
ールにおける論理合成時の遅延見積りとして利用されて
もよい。
【００３２】本発明の記録媒体は、前記高位合成方法の
手順がプログラムとして記録されて、該プログラムによ
ってレジスタトランスファレベルの論理回路が自動生成
されることを特徴とする。
手順がプログラムとして記録されて、該プログラムによ
ってレジスタトランスファレベルの論理回路が自動生成
されることを特徴とする。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図９は、本発明の高位合成方法の
実施の形態の一例を示すフローチャートである。この高
位合成方法では、前述した従来の高位合成方法と同様
に、まず、動作記述（５１）を入力することにより、動
作記述（５１）に対応するＣＤＦＧを生成し（図９のス
テップＳ１参照、以下同様）、生成されたＣＤＦＧのス
ケジューリング（ステップＳ２）、および、アロケーシ
ョンを行う（ステップＳ３）。そして、データパス生成
を行った後に（ステップＳ４）、コントローラ生成を行
い（ステップＳ５）、最終的なＲＴＬ回路（５５）を生
成する。
に基づいて説明する。図９は、本発明の高位合成方法の
実施の形態の一例を示すフローチャートである。この高
位合成方法では、前述した従来の高位合成方法と同様
に、まず、動作記述（５１）を入力することにより、動
作記述（５１）に対応するＣＤＦＧを生成し（図９のス
テップＳ１参照、以下同様）、生成されたＣＤＦＧのス
ケジューリング（ステップＳ２）、および、アロケーシ
ョンを行う（ステップＳ３）。そして、データパス生成
を行った後に（ステップＳ４）、コントローラ生成を行
い（ステップＳ５）、最終的なＲＴＬ回路（５５）を生
成する。
【００３５】このようにしてＲＴＬ回路（５５）を生成
する際に、データパス生成（ステップＳ５）によって生
成されたデータパス（５２）からトゥルー（ｔｒｕｅ）
パス（５３）を列挙して（ステップＳ６）、列挙された
トゥルー（ｔｒｕｅ）パス（５３）の情報に基づいて、
フォールス（ｆａｌｓｅ）パス情報（５４）を生成し
（ステップＳ８）、フォールス（ｆａｌｓｅ）パス情報
（５４）を列挙するようになっている。
する際に、データパス生成（ステップＳ５）によって生
成されたデータパス（５２）からトゥルー（ｔｒｕｅ）
パス（５３）を列挙して（ステップＳ６）、列挙された
トゥルー（ｔｒｕｅ）パス（５３）の情報に基づいて、
フォールス（ｆａｌｓｅ）パス情報（５４）を生成し
（ステップＳ８）、フォールス（ｆａｌｓｅ）パス情報
（５４）を列挙するようになっている。
【００３６】図１０に、この場合のデータパス生成のフ
ローチャートを示す。まず、通常のデータパス生成と同
様に、スケジューリングおよびアロケーションの結果
（５６）に基づいて、ＣＤＦＧの各データ依存枝に対応
したパスを生成する（図１０のステップＳ１１参照、以
下同様）。この場合、スケジューリングにおける各ステ
ップ毎に、パス情報を記憶および追加し（ステップＳ１
２）、データパスからトゥルー（ｔｒｕｅ）パスを検索
する。そして、全てのデータ依存枝に対応したデータパ
スが生成されると（ステップＳ１３）、データパス（５
２）およびトゥルー（ｔｒｕｅ）パス情報（５３）を出
力する。
ローチャートを示す。まず、通常のデータパス生成と同
様に、スケジューリングおよびアロケーションの結果
（５６）に基づいて、ＣＤＦＧの各データ依存枝に対応
したパスを生成する（図１０のステップＳ１１参照、以
下同様）。この場合、スケジューリングにおける各ステ
ップ毎に、パス情報を記憶および追加し（ステップＳ１
２）、データパスからトゥルー（ｔｒｕｅ）パスを検索
する。そして、全てのデータ依存枝に対応したデータパ
スが生成されると（ステップＳ１３）、データパス（５
２）およびトゥルー（ｔｒｕｅ）パス情報（５３）を出
力する。
【００３７】図１１〜図１３は、前述した（１）式の動
作記述に対するＣＤＦＧに対応して生成されるデータパ
ス生成の一例を示す。（１）式の動作記述に対するＣＤ
ＦＧ、スケジューリング、アロケーションは、図１〜図
７に示す通りである。
作記述に対するＣＤＦＧに対応して生成されるデータパ
ス生成の一例を示す。（１）式の動作記述に対するＣＤ
ＦＧ、スケジューリング、アロケーションは、図１〜図
７に示す通りである。
【００３８】図１１に示すように、入力「ａ」（２８）
から乗算（４）へのデータ依存枝（１３）に対応するデ
ータパスは、入力ピン「ａ」（２２）から第１レジスタ
（１１）へのパス（６１）と、第１レジスタ（１１）か
ら乗算器（８）へのパス（６２）である。入力ピン
「ａ」（２２）から第１レジスタ（１１）へのパス（６
１）は、ステップ０にてアクティブになり、第１レジス
タ（１１）から乗算器（８）へのパス（６２）はステッ
プ１にてアクティブになるため、それぞれがトゥルー
（ｔｒｕｅ）パスであり、パス（６１）の情報をステッ
プ０に記憶し、パス（６２）の情報をステップ１に記憶
する。
から乗算（４）へのデータ依存枝（１３）に対応するデ
ータパスは、入力ピン「ａ」（２２）から第１レジスタ
（１１）へのパス（６１）と、第１レジスタ（１１）か
ら乗算器（８）へのパス（６２）である。入力ピン
「ａ」（２２）から第１レジスタ（１１）へのパス（６
１）は、ステップ０にてアクティブになり、第１レジス
タ（１１）から乗算器（８）へのパス（６２）はステッ
プ１にてアクティブになるため、それぞれがトゥルー
（ｔｒｕｅ）パスであり、パス（６１）の情報をステッ
プ０に記憶し、パス（６２）の情報をステップ１に記憶
する。
【００３９】同様に、入力「ｂ」（２９）から乗算
（４）へのデータ依存枝（１４）に対応するデータパス
は、ステップ０でアクティブになる入力ピン「ｂ」（２
３）から第２レジスタ（１２）へのパス（６３）と、ス
テップ１でアクティブになる第２レジスタ（１２）から
乗算器（８）へのパス（６４）であり、パス（６３）お
よびパス（６４）の各パス情報を、ステップ０およびス
テップ１にそれぞれ記憶する。
（４）へのデータ依存枝（１４）に対応するデータパス
は、ステップ０でアクティブになる入力ピン「ｂ」（２
３）から第２レジスタ（１２）へのパス（６３）と、ス
テップ１でアクティブになる第２レジスタ（１２）から
乗算器（８）へのパス（６４）であり、パス（６３）お
よびパス（６４）の各パス情報を、ステップ０およびス
テップ１にそれぞれ記憶する。
【００４０】さらに、図１２に示すように、乗算（４）
から加算（５）へのデータ依存枝（１５）に対応するパ
スは、乗算器（８）から加算器（９）へのパス（６５）
であり、このパス（６５）はステップ１でアクティブに
なるためトゥルー（ｔｒｕｅ）パスであり、そのパス情
報を、ステップ１に記憶する。この場合、ステップ１に
は、第１レジスタ（１１）から乗算器（８）へのパス
（６２）の情報と、第２レジスタ（１２）から乗算器
（８）へのパス（６４）の情報とがすでに記憶されてい
るために、それらのパス（６２）および（６４）のパス
情報に対して、乗算器（８）から加算器（９）へのパス
（６５）の情報を追加する形でステップ１に記憶され
る。従って、ステップ１に新たに記憶されたパス情報
は、第１レジスタ１１〜乗算器８〜加算器９のパスの情
報と、第２レジスタ１２〜乗算器８〜加算器９のパスの
情報である。
から加算（５）へのデータ依存枝（１５）に対応するパ
スは、乗算器（８）から加算器（９）へのパス（６５）
であり、このパス（６５）はステップ１でアクティブに
なるためトゥルー（ｔｒｕｅ）パスであり、そのパス情
報を、ステップ１に記憶する。この場合、ステップ１に
は、第１レジスタ（１１）から乗算器（８）へのパス
（６２）の情報と、第２レジスタ（１２）から乗算器
（８）へのパス（６４）の情報とがすでに記憶されてい
るために、それらのパス（６２）および（６４）のパス
情報に対して、乗算器（８）から加算器（９）へのパス
（６５）の情報を追加する形でステップ１に記憶され
る。従って、ステップ１に新たに記憶されたパス情報
は、第１レジスタ１１〜乗算器８〜加算器９のパスの情
報と、第２レジスタ１２〜乗算器８〜加算器９のパスの
情報である。
【００４１】以下、同様にして、各ステップ毎にパス情
報をそれぞれ記憶および追加していく。
報をそれぞれ記憶および追加していく。
【００４２】その結果、ステップ１においては、前述し
た２つのトゥルー（ｔｒｕｅ）パスの情報と、入力ピン
「ｃ」（２４）〜加算器（９）〜第１レジスタ（１１）
のパスの情報と、入力ピン「ｄ」（２５）〜第２レジス
タ（１２）のパスの情報とが記憶される。ステップ２に
は、第１レジスタ（１１）〜加算器（９）〜除算器（１
０）〜第１レジスタ（１１）のパスの情報と、第２レジ
スタ（１２）〜加算器（９）〜除算器（１０）〜第１レ
ジスタ（１１）のパスの情報と、入力ピン「ｅ」（２
６）〜除算器（１０）〜第１レジスタ（１１）のパスの
情報とが記憶される。
た２つのトゥルー（ｔｒｕｅ）パスの情報と、入力ピン
「ｃ」（２４）〜加算器（９）〜第１レジスタ（１１）
のパスの情報と、入力ピン「ｄ」（２５）〜第２レジス
タ（１２）のパスの情報とが記憶される。ステップ２に
は、第１レジスタ（１１）〜加算器（９）〜除算器（１
０）〜第１レジスタ（１１）のパスの情報と、第２レジ
スタ（１２）〜加算器（９）〜除算器（１０）〜第１レ
ジスタ（１１）のパスの情報と、入力ピン「ｅ」（２
６）〜除算器（１０）〜第１レジスタ（１１）のパスの
情報とが記憶される。
【００４３】ステップ３には、第１レジスタ（１１）〜
出力ピン「ｆ」（２７）のパスの情報が記憶される。
出力ピン「ｆ」（２７）のパスの情報が記憶される。
【００４４】このように、各ステップ毎に、データパス
に関する情報を記憶することにより、各ステップにおい
てアクティブになる全てのトゥルー（ｔｒｕｅ）パスを
検出することができる。
に関する情報を記憶することにより、各ステップにおい
てアクティブになる全てのトゥルー（ｔｒｕｅ）パスを
検出することができる。
【００４５】図１３は、各ステップに記憶された、各ス
テップでアクティブになるトゥルー（ｔｒｕｅ）パスの
情報の内容を示す。また、図１４（ａ）〜（ｄ）は、そ
れぞれ、各ステップ０〜３に記憶されたトゥルー（ｔｒ
ｕｅ）パスのパス情報の模式図である。
テップでアクティブになるトゥルー（ｔｒｕｅ）パスの
情報の内容を示す。また、図１４（ａ）〜（ｄ）は、そ
れぞれ、各ステップ０〜３に記憶されたトゥルー（ｔｒ
ｕｅ）パスのパス情報の模式図である。
【００４６】このようなトゥルー（ｔｒｕｅ）パスに対
して、フォールス（ｆａｌｓｅ）パスは、 ・２分割した２つのトゥルー（ｔｒｕｅ）パスの組合せ ・２分割したトゥルー（ｔｒｕｅ）パスと２分割したフ
ォールス（ｆａｌｓｅ）パスの組合せ ・２分割した２つのフォールス（ｆａｌｓｅ）パスの組
合せ によって生成される。例えば、図１５（ａ）に示すよう
に、第１レジスタ（１１）〜乗算器（８）〜加算器
（９）というパス（７１）は、第１レジスタ（１１）〜
乗算器（８）〜加算器（９）〜第１レジスタ（１１）と
いうステップ１（ｓｔｅｐ１）においてアクティブにな
るトゥルー（ｔｒｕｅ）パスを２分割したものである。
して、フォールス（ｆａｌｓｅ）パスは、 ・２分割した２つのトゥルー（ｔｒｕｅ）パスの組合せ ・２分割したトゥルー（ｔｒｕｅ）パスと２分割したフ
ォールス（ｆａｌｓｅ）パスの組合せ ・２分割した２つのフォールス（ｆａｌｓｅ）パスの組
合せ によって生成される。例えば、図１５（ａ）に示すよう
に、第１レジスタ（１１）〜乗算器（８）〜加算器
（９）というパス（７１）は、第１レジスタ（１１）〜
乗算器（８）〜加算器（９）〜第１レジスタ（１１）と
いうステップ１（ｓｔｅｐ１）においてアクティブにな
るトゥルー（ｔｒｕｅ）パスを２分割したものである。
【００４７】また、図１５（ｂ）に示すように、加算器
（９）〜除算器（１０）〜第１レジスタ（１１）という
パス（７２）は、第１レジスタ（１１）〜加算器（９）
〜除算器（１０）〜第１レジスタ（１１）というステッ
プ２（ｓｔｅｐ２）にてアクティブになるトゥルー（ｔ
ｒｕｅ）パス７２を２分割したパスである。これらの組
合せで、図１５（ｃ）に示すように、第１レジスタ（１
１）〜乗算器（８）〜加算器（９）〜除算器（１０）〜
第１レジスタ（１１）というフォールス（ｆａｌｓｅ）
パスが生成される。
（９）〜除算器（１０）〜第１レジスタ（１１）という
パス（７２）は、第１レジスタ（１１）〜加算器（９）
〜除算器（１０）〜第１レジスタ（１１）というステッ
プ２（ｓｔｅｐ２）にてアクティブになるトゥルー（ｔ
ｒｕｅ）パス７２を２分割したパスである。これらの組
合せで、図１５（ｃ）に示すように、第１レジスタ（１
１）〜乗算器（８）〜加算器（９）〜除算器（１０）〜
第１レジスタ（１１）というフォールス（ｆａｌｓｅ）
パスが生成される。
【００４８】図１６は、フォールス（ｆａｌｓｅ）パス
の検出する手順を示すフローチャートである。フォール
ス（ｆａｌｓｅ）パスを検出する場合には、まず、すで
に検出されて格納されたフォールス（ｆａｌｓｅ）パス
を示す変数「ｐａｔｈｓ＿ｆａｌｓｅ」をクリアし（図
１６のステップＳ２１参照、以下同様）、変数「ｐａｔ
ｈｓ」に、全てのトゥルー（ｔｒｕｅ）パスを格納する
（ステップＳ２２）。
の検出する手順を示すフローチャートである。フォール
ス（ｆａｌｓｅ）パスを検出する場合には、まず、すで
に検出されて格納されたフォールス（ｆａｌｓｅ）パス
を示す変数「ｐａｔｈｓ＿ｆａｌｓｅ」をクリアし（図
１６のステップＳ２１参照、以下同様）、変数「ｐａｔ
ｈｓ」に、全てのトゥルー（ｔｒｕｅ）パスを格納する
（ステップＳ２２）。
【００４９】次に、ある演算器（Ａ）に着目し、変数
「ｐａｔｈｓ」に含まれるパスから、演算器（Ａ）を共
通に含むパスを検索し、変数「ｐａｔｈｓ＿ａ」に格納
する（ステップＳ２３）。
「ｐａｔｈｓ」に含まれるパスから、演算器（Ａ）を共
通に含むパスを検索し、変数「ｐａｔｈｓ＿ａ」に格納
する（ステップＳ２３）。
【００５０】次に、変数「ｐａｔｈｓ＿ａ」の各パス
を、 ・演算器（Ａ）以前の部分パス ・演算器（Ａ） ・演算器（Ａ）以降の部分パス に分割し、（演算器（Ａ）以前の各部分パス、演算器
（Ａ）、演算器（Ａ）以降の各部分パス）の全ての組合
せで表わされるパスを、変数「ｐａｔｈｓ＿ｃａｎｄ」
に格納する（ステップＳ２４）。
を、 ・演算器（Ａ）以前の部分パス ・演算器（Ａ） ・演算器（Ａ）以降の部分パス に分割し、（演算器（Ａ）以前の各部分パス、演算器
（Ａ）、演算器（Ａ）以降の各部分パス）の全ての組合
せで表わされるパスを、変数「ｐａｔｈｓ＿ｃａｎｄ」
に格納する（ステップＳ２４）。
【００５１】次に、変数「ｐａｔｈｓ＿ｃａｎｄ」に含
まれるパスのうち、トゥルー（ｔｒｕｅ）パスでないも
のを検索し、新たに検出されたフォールス（ｆａｌｓ
ｅ）パスとして変数「ｐａｔｈｓ＿ｆａｌｓｅ」に追加
する（ステップＳ２５）。
まれるパスのうち、トゥルー（ｔｒｕｅ）パスでないも
のを検索し、新たに検出されたフォールス（ｆａｌｓ
ｅ）パスとして変数「ｐａｔｈｓ＿ｆａｌｓｅ」に追加
する（ステップＳ２５）。
【００５２】演算器（Ａ）に関する処理が終了すると、
まだ検索してない演算器（Ｂ）があれば（ステップＳ２
６）、その演算器（Ｂ）に関して、演算器（Ａ）と同様
にして（ステップＳ２７）、ステップＳ２４およびＳ２
５の処理を繰り返す。
まだ検索してない演算器（Ｂ）があれば（ステップＳ２
６）、その演算器（Ｂ）に関して、演算器（Ａ）と同様
にして（ステップＳ２７）、ステップＳ２４およびＳ２
５の処理を繰り返す。
【００５３】以上の処理で、新たにフォールス（ｆａｌ
ｓｅ）パスが検出されれば（ステップＳ２８）、新たに
検出されたフォールス（ｆａｌｓｅ）パスを全てのトゥ
ルー（ｔｒｕｅ）パスと共に、変数「ｐａｔｈｓ」に格
納する（ステップＳ２９）。そして、ステップＳ２３か
らの処理を繰り返す。この場合、既に、フォールス（ｆ
ａｌｓｅ）パスが検出された演算器に関しても、再度、
フォールス（ｆａｌｓｅ）パスの検索が実施される。
ｓｅ）パスが検出されれば（ステップＳ２８）、新たに
検出されたフォールス（ｆａｌｓｅ）パスを全てのトゥ
ルー（ｔｒｕｅ）パスと共に、変数「ｐａｔｈｓ」に格
納する（ステップＳ２９）。そして、ステップＳ２３か
らの処理を繰り返す。この場合、既に、フォールス（ｆ
ａｌｓｅ）パスが検出された演算器に関しても、再度、
フォールス（ｆａｌｓｅ）パスの検索が実施される。
【００５４】前述したように、フォールス（ｆａｌｓ
ｅ）パスは、 ・２分割した２つのトゥルー（ｔｒｕｅ）パスの組合せ ・２分割したトゥルー（ｔｒｕｅ）パスと２分割したフ
ォールス（ｆａｌｓｅ）パスの組合せ ・２分割した２つのフォールス（ｆａｌｓｅ）パスの組
合せ のいずれかにより生成されるため、新たに検出されたフ
ォールス（ｆａｌｓｅ）パスを、変数「ｐａｔｈｓ」に
追加することにより、フォールス（ｆａｌｓｅ）パスの
部分パスから生成されるフォールス（ｆａｌｓｅ）パス
も検出することができる。
ｅ）パスは、 ・２分割した２つのトゥルー（ｔｒｕｅ）パスの組合せ ・２分割したトゥルー（ｔｒｕｅ）パスと２分割したフ
ォールス（ｆａｌｓｅ）パスの組合せ ・２分割した２つのフォールス（ｆａｌｓｅ）パスの組
合せ のいずれかにより生成されるため、新たに検出されたフ
ォールス（ｆａｌｓｅ）パスを、変数「ｐａｔｈｓ」に
追加することにより、フォールス（ｆａｌｓｅ）パスの
部分パスから生成されるフォールス（ｆａｌｓｅ）パス
も検出することができる。
【００５５】新たにフォールス（ｆａｌｓｅ）パスが検
出されなくなれば、その時点での変数「ｐａｔｈｓ＿ｆ
ａｌｓｅ」に含まれているパスを、フォールス（ｆａｌ
ｓｅ）パスとして列挙する（ステップＳ３０）。
出されなくなれば、その時点での変数「ｐａｔｈｓ＿ｆ
ａｌｓｅ」に含まれているパスを、フォールス（ｆａｌ
ｓｅ）パスとして列挙する（ステップＳ３０）。
【００５６】図１７〜図２０に基づいて、図１３に示す
トゥルー（ｔｒｕｅ）パスからフォールス（ｆａｌｓ
ｅ）パスの検出例について説明する。まず、図１７に示
すように、データパス生成で列挙された全てのトゥルー
（ｔｒｕｅ）パス（図１３参照）から、例えば、加算器
（９）（ａｄｄｅｒ 1）を含むパスを検索する。
トゥルー（ｔｒｕｅ）パスからフォールス（ｆａｌｓ
ｅ）パスの検出例について説明する。まず、図１７に示
すように、データパス生成で列挙された全てのトゥルー
（ｔｒｕｅ）パス（図１３参照）から、例えば、加算器
（９）（ａｄｄｅｒ 1）を含むパスを検索する。
【００５７】次に、検索されたパスを、図１８に示すよ
うに、加算器（９）以前のパス、加算器（９）、加算器
（９）以降のパスに分割する。そして、図１８に示すパ
スにおいて、分割された加算器（９）以前のパスと、加
算器（９）と、加算器（９）以降のパスとを、全て組み
合わせて表わされる全てのパスを、図１９に示すよう
に、フォールス（ｆａｌｓｅ）パスの候補として列挙す
る。
うに、加算器（９）以前のパス、加算器（９）、加算器
（９）以降のパスに分割する。そして、図１８に示すパ
スにおいて、分割された加算器（９）以前のパスと、加
算器（９）と、加算器（９）以降のパスとを、全て組み
合わせて表わされる全てのパスを、図１９に示すよう
に、フォールス（ｆａｌｓｅ）パスの候補として列挙す
る。
【００５８】このようにして列挙されたフォールス（ｆ
ａｌｓｅ）パスの候補から、図２０に示すように、トゥ
ルー（ｔｒｕｅ）パスでないものを、フォールス（ｆａ
ｌｓｅ）パスとして列挙する。これにより、フォールス
（ｆａｌｓｅ）パスが検出される。
ａｌｓｅ）パスの候補から、図２０に示すように、トゥ
ルー（ｔｒｕｅ）パスでないものを、フォールス（ｆａ
ｌｓｅ）パスとして列挙する。これにより、フォールス
（ｆａｌｓｅ）パスが検出される。
【００５９】そして、このような処理が、各演算器に対
して繰り返し実施されることにより、全てのフォールス
（ｆａｌｓｅ）パスが検出される。
して繰り返し実施されることにより、全てのフォールス
（ｆａｌｓｅ）パスが検出される。
【００６０】このような本発明の高位合成方法を実行す
るプログラムは、磁気ディスク、光ディスク等の任意の
記録媒体に記録される。
るプログラムは、磁気ディスク、光ディスク等の任意の
記録媒体に記録される。
【００６１】このように、論理合成の前に、高位合成の
段階にてフォールス（ｆａｌｓｅ）パスを検出すること
ができるために、論理合成ツールに対してフォールス
（ｆａｌｓｅ）パス情報を与えることにより、論理合成
ツールは、レジスタ〜レジスタ間におけるいずれのパス
がトゥルー（ｔｒｕｅ）パスであり、いずれのパスがフ
ォールス（ｆａｌｓｅ）パスであるかを判断できること
になる。その結果、フォールス（ｆａｌｓｅ）パスにつ
いては、遅延最適化を行わないようにすることにより、
設計される回路の面積が大きくなるおそれがなく、ま
た、論理合成ツールは、フォールス（ｆａｌｓｅ）パス
の遅延により遅延制約が満たされないというエラーを発
生するおそれもない。
段階にてフォールス（ｆａｌｓｅ）パスを検出すること
ができるために、論理合成ツールに対してフォールス
（ｆａｌｓｅ）パス情報を与えることにより、論理合成
ツールは、レジスタ〜レジスタ間におけるいずれのパス
がトゥルー（ｔｒｕｅ）パスであり、いずれのパスがフ
ォールス（ｆａｌｓｅ）パスであるかを判断できること
になる。その結果、フォールス（ｆａｌｓｅ）パスにつ
いては、遅延最適化を行わないようにすることにより、
設計される回路の面積が大きくなるおそれがなく、ま
た、論理合成ツールは、フォールス（ｆａｌｓｅ）パス
の遅延により遅延制約が満たされないというエラーを発
生するおそれもない。
【００６２】
【発明の効果】本発明の高位合成方法は、このように、
レジスタ〜レジスタ間におけるフォールス（ｆａｌｓ
ｅ）パスの情報を得ることができるために、論理合成ツ
ールに対してフォールス（ｆａｌｓｅ）パスの情報を提
供することができる。その結果、論理合成ツールは、出
力する各パスの遅延の見積り情報において、フォールス
（ｆａｌｓｅ）パスに関する情報を無視することができ
る。すなわち、レジスタ−レジスタ間の遅延がクロック
周期を越えていても、そのパスがフォールス（ｆａｌｓ
ｅ）パスであれば、その遅延を無視して正常に動作する
回路を生成できる。従って、論理合成ツールは、回路面
積が大きくなった回路を設計するおそれがなく、フォー
ルス（ｆａｌｓｅ）パスによって遅延制約が満たされな
いというエラーを発生するおそれもない。
レジスタ〜レジスタ間におけるフォールス（ｆａｌｓ
ｅ）パスの情報を得ることができるために、論理合成ツ
ールに対してフォールス（ｆａｌｓｅ）パスの情報を提
供することができる。その結果、論理合成ツールは、出
力する各パスの遅延の見積り情報において、フォールス
（ｆａｌｓｅ）パスに関する情報を無視することができ
る。すなわち、レジスタ−レジスタ間の遅延がクロック
周期を越えていても、そのパスがフォールス（ｆａｌｓ
ｅ）パスであれば、その遅延を無視して正常に動作する
回路を生成できる。従って、論理合成ツールは、回路面
積が大きくなった回路を設計するおそれがなく、フォー
ルス（ｆａｌｓｅ）パスによって遅延制約が満たされな
いというエラーを発生するおそれもない。
【００６３】また、本発明の高位合成方法によれば、回
路のフォールス（ｆａｌｓｅ）パスを効率よく検索する
ことができるため、フォールス（ｆａｌｓｅ）パスの情
報を提供する高速な高位合成システムを実現できる。
路のフォールス（ｆａｌｓｅ）パスを効率よく検索する
ことができるため、フォールス（ｆａｌｓｅ）パスの情
報を提供する高速な高位合成システムを実現できる。
【００６４】さらに、本発明の高位合成方法によれば、
回路のフォールス（ｆａｌｓｅ）パスをより効率良く検
索することができるため、フォールス（ｆａｌｓｅ）パ
スの情報を提供するより高速な高位合成システムを実現
できる。
回路のフォールス（ｆａｌｓｅ）パスをより効率良く検
索することができるため、フォールス（ｆａｌｓｅ）パ
スの情報を提供するより高速な高位合成システムを実現
できる。
【００６５】さらにまた、本発明の高位合成方法によれ
ば、論理合成ツールにフォールス（ｆａｌｓｅ）パスの
情報を自動で与えることができるため、論理合成ツール
はフォールス（ｆａｌｓｅ）パスに関しては最適化を行
わず、面積の小さい回路を生成できる。また、レジスタ
〜レジスタ間遅延がクロック周期を越えていても、その
パスがフォールス（ｆａｌｓｅ）パスであれば、遅延制
約がみたされないというエラーを発生することがなくな
る。
ば、論理合成ツールにフォールス（ｆａｌｓｅ）パスの
情報を自動で与えることができるため、論理合成ツール
はフォールス（ｆａｌｓｅ）パスに関しては最適化を行
わず、面積の小さい回路を生成できる。また、レジスタ
〜レジスタ間遅延がクロック周期を越えていても、その
パスがフォールス（ｆａｌｓｅ）パスであれば、遅延制
約がみたされないというエラーを発生することがなくな
る。
【００６６】本発明の記録媒体によれば、同様に、論理
合成ツールは、回路面積が大きくなった回路を設計する
おそれがなく、フォールス（ｆａｌｓｅ）パスによって
遅延制約が満たされないというエラーを発生するおそれ
もない。
合成ツールは、回路面積が大きくなった回路を設計する
おそれがなく、フォールス（ｆａｌｓｅ）パスによって
遅延制約が満たされないというエラーを発生するおそれ
もない。
【図１】高位合成方法におけるＣＤＦＧの一例を示す図
である。
である。
【図２】高位合成方法におけるスケジューリングの一例
を示す図である。
を示す図である。
【図３】高位合成方法における演算器アロケーションの
一例を示す図である。
一例を示す図である。
【図４】高位合成方法におけるレジスタアロケーション
の一例を示す図である。
の一例を示す図である。
【図５】高位合成方法における入出力アロケーションの
一例を示す図である。
一例を示す図である。
【図６】高位合成方法におけるデータパス生成の一例を
示す図である。
示す図である。
【図７】高位合成方法におけるコントローラ生成の一例
を示す図である。
を示す図である。
【図８】高位合成方法において発生するフォールス（ｆ
ａｌｓｅ）パスの説明図である。
ａｌｓｅ）パスの説明図である。
【図９】本発明の高位合成方法の手順の一例を示すフロ
ーチャートである。
ーチャートである。
【図１０】その高位合成方法におけるデータパス生成の
手順の一例を示すフローチャートである。
手順の一例を示すフローチャートである。
【図１１】その高位合成方法におけるデータパス生成工
程にて生成されるデータパスの一例を示す説明図であ
る。
程にて生成されるデータパスの一例を示す説明図であ
る。
【図１２】その高位合成方法におけるデータパス生成工
程にて生成されるデータパスの他の例を示す説明図であ
る。
程にて生成されるデータパスの他の例を示す説明図であ
る。
【図１３】その高位合成方法におけるデータパス生成工
程にて生成されるデータパスのさらに他の例を示す説明
図である。
程にて生成されるデータパスのさらに他の例を示す説明
図である。
【図１４】その高位合成方法におけるデータパス生成生
成工程にて生成されるデータパスのさらに他の例を示す
説明図である。
成工程にて生成されるデータパスのさらに他の例を示す
説明図である。
【図１５】フォールス（ｆａｌｓｅ）パスがトゥルー
（ｔｒｕｅ）パスにおける部分パスの組合せにより生成
されることを示す説明図である。
（ｔｒｕｅ）パスにおける部分パスの組合せにより生成
されることを示す説明図である。
【図１６】本発明の高位合成方法におけるフォールス
（ｆａｌｓｅ）パス検出の手順の一例を示すフローチャ
ートである。
（ｆａｌｓｅ）パス検出の手順の一例を示すフローチャ
ートである。
【図１７】そのフォールス（ｆａｌｓｅ）パスの検出工
程にて検出されるデータパスの一例を示す説明図であ
る。
程にて検出されるデータパスの一例を示す説明図であ
る。
【図１８】そのフォールス（ｆａｌｓｅ）パスの検出工
程にて検出されるデータパスの他の例を示す説明図であ
る。
程にて検出されるデータパスの他の例を示す説明図であ
る。
【図１９】そのフォールス（ｆａｌｓｅ）パスの検出工
程にて検出されるデータパスのさらに他の例を示す説明
図である。
程にて検出されるデータパスのさらに他の例を示す説明
図である。
【図２０】そのフォールス（ｆａｌｓｅ）パスの検出工
程にて検出されるデータパスのさらに他の例を示す説明
図である。
程にて検出されるデータパスのさらに他の例を示す説明
図である。
（４） 乗算
（５） 加算
（６） 加算
（７） 除算
（８） 乗算器
（９） 加算器
（１０） 除算器
（１１） 第１レジスタ
（１２） 第２レジスタ
（１３）〜（２１） データ依存枝
（２２） 入力ピン「ａ」
（２３） 入力ピン「ｂ」
（２４） 入力ピン「ｃ」
（２５） 入力ピン「ｄ」
（２６） 入力ピン「ｅ」
（２７） 出力ピン「ｆ」
（２８） 入力「ａ」
（２９） 入力「ｂ」
（３０） 入力「ｃ」
（３１） 入力「ｄ」
（３２） 入力「ｅ」
（３３） 出力「ｆ」
（４１） 第１マルチプレクサ
（４２） 第２マルチプレクサ
（４３） 第３マルチプレクサ
（４４） 第４マルチプレクサ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/50 654
G06F 17/50 656
Claims (6)
- 【請求項１】 処理の動作のみを記述した動作記述を、
演算間の実行順序の依存関係を表現するコントロールデ
ータフローグラフ（ＣＤＦＧ）と呼ばれるモデルに変換
するモデル変換手段と、 前記ＣＤＦＧの各演算および入出力を、ステップと呼ば
れる状態遷移機械の状態に対応した時間にそれぞれ割り
当てるスケジューリング処理するスケジューリング処理
手段と、 スケジューリングされたＣＤＦＧの実行に必要な演算
器、レジスタ、入出力ピンを、ＣＤＦＧの演算、各ステ
ップのクロック境界を横切るデータ依存枝、入出力に、
それぞれ割り当てるアロケーション手段と、 ＣＤＦＧのデータ依存枝に対応した回路のパスをデータ
パスとして生成し、生成されたデータパスから、各ステ
ップにてそれぞれアクティブになるトゥルー（ｔｒｕ
ｅ）パスを検出するデータパス生成手段と、該検出されたトゥルー（ｔｒｕｅ）パスの部分パスを組
合せて生成されるパスから、トゥルー（ｔｒｕｅ）パス
に含まれないパスとして、 トゥルー（ｔｒｕｅ：真）パ
スの部分パス同士の組合せ、全体がアクティブにならな
いフォールス（ｆａｌｓｅ）パスの部分パス同士の組合
せ、または、トゥルー（ｔｒｕｅ）パスの部分パスとフ
ォールス（ｆａｌｓｅ）パスの部分パスとの組合せにて
生成されるフォールス（ｆａｌｓｅ）パスを検出するフ
ォールス（ｆａｌｓｅ）パス検出手段とを有し、レジス
タトランスファレベルの論理回路を自動生成することを
特徴とする高位合成システム。 - 【請求項２】 モデル変換手段と、スケジューリング処
理手段と、アロケーション手段と、データパス生成手段
と、フォールス（ｆａｌｓｅ）パス検出手段とを有する
高位合成システムが行う高位合成方法であって、 該モデル変換手段が 処理の動作のみを記述した動作記述
を、演算間の実行順序の依存関係を表現するコントロー
ルデータフローグラフ（ＣＤＦＧ）と呼ばれるモデルに
変換する工程と、該スケジューリング処理手段が 前記ＣＤＦＧの各演算お
よび入出力を、ステップと呼ばれる状態遷移機械の状態
に対応した時間にそれぞれ割り当てるスケジューリング
処理する工程と、該アロケーション手段が スケジューリングされたＣＤＦ
Ｇの実行に必要な演算器、レジスタ、入出力ピンを、Ｃ
ＤＦＧの演算、各ステップのクロック境界を横切るデー
タ依存枝、入出力に、それぞれ割り当てる工程と、該データパス生成手段が ＣＤＦＧのデータ依存枝に対応
した回路のパスをデータパスとして生成し、生成された
データパスから、各ステップにてそれぞれアクティブに
なるトゥルー（ｔｒｕｅ）パスを検出するデータパス生
成工程と、該フォールス（ｆａｌｓｅ）パス検出手段が、該検出さ
れたトゥルー（ｔｒｕｅ）パスの部分パスを組合せて生
成されるパスから、トゥルー（ｔｒｕｅ）パスに含まれ
ないパスとして、 トゥルー（ｔｒｕｅ：真）パスの部分
パス同士の組合せ、全体がアクティブにならないフォー
ルス（ｆａｌｓｅ）パスの部分パス同士の組合せ、また
は、トゥルー（ｔｒｕｅ）パスの部分パスとフォールス
（ｆａｌｓｅ）パスの部分パスとの組合せにて生成され
るフォールス（ｆａｌｓｅ）パスを検出する工程と、 を実行することによりレジスタトランスファレベルの論
理回路を自動生成することを特徴とする高位合成方法。 - 【請求項３】 前記列挙されたフォールス（ｆａｌｓ
ｅ）パスから、いずれかの演算器を共通に含む全てのパ
スを検索する工程と、 その検索された全てのパスから、該演算器以前の部分パ
スと、該演算器と、該演算器以降の部分パスとを全て組
み合わせて表わされる全てのパスを列挙する工程と、 その列挙された全てのパスから、トゥルー（ｔｒｕｅ）
パスに含まれないパスを検索して、フォールス（ｆａｌ
ｓｅ）パスとして列挙する工程と前記各工程を、各演算
器に関して繰り返す工程と、 を包含する請求項２に記載の高位合成方法。 - 【請求項４】 前記検出されたフォールス（ｆａｌｓ
ｅ）パスの情報が、論理合成ツールにおける論理合成時
の遅延見積りとして利用される請求項２または３に記載
の高位合成方法。 - 【請求項５】 請求項２に記載された高位合成方法の手
順がプログラムとして記録されて、該プログラムによっ
てレジスタトランスファレベルの論理回路が自動生成さ
れることを特徴とする記録媒体。 - 【請求項６】 請求項４に記載された高位合成方法の手
順がプログラムとして記録されて、該プログラムによっ
てレジスタトランスファレベルの論理回路が自動生成さ
れることを特徴とする記録媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000020974A JP3370304B2 (ja) | 2000-01-28 | 2000-01-28 | 高位合成システム、高位合成方法、および、高位合成方法の実施に使用される記録媒体 |
| US09/728,075 US6505340B2 (en) | 2000-01-28 | 2000-12-04 | Circuit synthesis method |
| GB0102147A GB2366414B (en) | 2000-01-28 | 2001-01-26 | Circuit synthesis method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000020974A JP3370304B2 (ja) | 2000-01-28 | 2000-01-28 | 高位合成システム、高位合成方法、および、高位合成方法の実施に使用される記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001209670A JP2001209670A (ja) | 2001-08-03 |
| JP3370304B2 true JP3370304B2 (ja) | 2003-01-27 |
Family
ID=18547444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000020974A Expired - Fee Related JP3370304B2 (ja) | 2000-01-28 | 2000-01-28 | 高位合成システム、高位合成方法、および、高位合成方法の実施に使用される記録媒体 |
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| Country | Link |
|---|---|
| US (1) | US6505340B2 (ja) |
| JP (1) | JP3370304B2 (ja) |
| GB (1) | GB2366414B (ja) |
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| JP4082653B2 (ja) * | 2001-11-15 | 2008-04-30 | 松下電器産業株式会社 | 高位合成方法および高位合成装置 |
| US7162704B2 (en) * | 2003-05-09 | 2007-01-09 | Synplicity, Inc. | Method and apparatus for circuit design and retiming |
| JP4128131B2 (ja) * | 2003-11-19 | 2008-07-30 | 富士通株式会社 | フォールスパス検出プログラム |
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| JP5621792B2 (ja) * | 2012-01-16 | 2014-11-12 | カシオ計算機株式会社 | 半導体回路設計支援装置及び方法、並びに半導体回路設計支援プログラム |
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|---|---|---|---|---|
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| US5513118A (en) * | 1993-08-25 | 1996-04-30 | Nec Usa, Inc. | High level synthesis for partial scan testing |
| US5502645A (en) * | 1993-11-05 | 1996-03-26 | Nec Usa, Inc. | Behavioral synthesis for reconfigurable datapath structures |
| DE69533567T2 (de) | 1994-08-09 | 2005-11-24 | Sun Microsystems, Inc., Mountain View | Vorrichtung und Verfahren zum Auffinden von False-Timing-Paths in digitalen Schaltkreisen |
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| US6195786B1 (en) * | 1997-12-23 | 2001-02-27 | Nec Usa, Inc. | Constrained register sharing technique for low power VLSI design |
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2001
- 2001-01-26 GB GB0102147A patent/GB2366414B/en not_active Expired - Fee Related
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