JPH1031693A - 専用アプリケーション・サブシステムの合成方法 - Google Patents
専用アプリケーション・サブシステムの合成方法Info
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- JPH1031693A JPH1031693A JP9073121A JP7312197A JPH1031693A JP H1031693 A JPH1031693 A JP H1031693A JP 9073121 A JP9073121 A JP 9073121A JP 7312197 A JP7312197 A JP 7312197A JP H1031693 A JPH1031693 A JP H1031693A
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- hardware
- path
- cost
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2117/00—Details relating to the type or aim of the circuit design
- G06F2117/08—HW-SW co-design, e.g. HW-SW partitioning
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stored Programmes (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 システムの機能を合成する方法を提供する。
【解決手段】 本発明の合成方法は、設計者が、専用ア
プリケーション・サブシステムの実現において、クリテ
ィカル・パスまたはノンクリティカル・パスに対し、ハ
ードウェアまたはソフトウェアを選択することを可能に
する。概要仕様から、性能およびコストによって、最も
有効なパス，ハードウェアまたはソフトウェアを選択す
る方法が合成される。設計に際して、最も有効な場合に
ソフトウェア・パスを選択でき、最も有効な場合に、ハ
ードウェア・パスを選択でき、ハイブリッド設計を作成
する。
プリケーション・サブシステムの実現において、クリテ
ィカル・パスまたはノンクリティカル・パスに対し、ハ
ードウェアまたはソフトウェアを選択することを可能に
する。概要仕様から、性能およびコストによって、最も
有効なパス，ハードウェアまたはソフトウェアを選択す
る方法が合成される。設計に際して、最も有効な場合に
ソフトウェア・パスを選択でき、最も有効な場合に、ハ
ードウェア・パスを選択でき、ハイブリッド設計を作成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはシステム
設計に関し、特に、最も有効な実現がハードウェアまた
はソフトウェアであるかを決定し、最適であると決定さ
れたハードウェアまたはソフトウェアに論理を合成する
ような、システム・ワイドの資源可用性に与えられた問
題を有する専用アプリケーション・サブシステムのハイ
レベル合成に関するものである。
設計に関し、特に、最も有効な実現がハードウェアまた
はソフトウェアであるかを決定し、最適であると決定さ
れたハードウェアまたはソフトウェアに論理を合成する
ような、システム・ワイドの資源可用性に与えられた問
題を有する専用アプリケーション・サブシステムのハイ
レベル合成に関するものである。
【０００２】
【従来の技術】大半のデジタル・システムは、コア・プ
ログラマブル・プロセッサがソフトウェア・プログラム
を実行する簡単なモデルに抽象化でき、他方、クリティ
カルな性能、すなわちソフトウェアで実現することので
きない専用アプリケーション機能は、一組の専用ＩＣ
（ＡＣＩＣ；Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉ
ｃＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実
行される。さらに、バスは通信チャネルを与え、メモリ
・エレメントは記憶を与える。例えば、典型的な信号処
理装置では、コア・プロセッサは、通常、ＴＭＳ３２０
ｘｘまたはＡＴＴ−ＤＳＰ３２のような汎用デジタル信
号処理（ＤＳＰ；Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ
ｏｃｅｓｓｉｎｇ）チップであり、圧縮／伸張およびハ
イスループット・フィルタリングのような特殊機能は、
ＡＳＩＣによってハードウェアで実行される。
ログラマブル・プロセッサがソフトウェア・プログラム
を実行する簡単なモデルに抽象化でき、他方、クリティ
カルな性能、すなわちソフトウェアで実現することので
きない専用アプリケーション機能は、一組の専用ＩＣ
（ＡＣＩＣ；Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉ
ｃＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実
行される。さらに、バスは通信チャネルを与え、メモリ
・エレメントは記憶を与える。例えば、典型的な信号処
理装置では、コア・プロセッサは、通常、ＴＭＳ３２０
ｘｘまたはＡＴＴ−ＤＳＰ３２のような汎用デジタル信
号処理（ＤＳＰ；Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒ
ｏｃｅｓｓｉｎｇ）チップであり、圧縮／伸張およびハ
イスループット・フィルタリングのような特殊機能は、
ＡＳＩＣによってハードウェアで実行される。
【０００３】通常、ハードウェアで実現される機能の大
半は、ソフトウェアでも実行できることは事実である。
例えば、乗算・累算機能または有限期間インパルス応答
（ＦＩＲ；Ｆｉｎｉｔｅ ｄｕｒａｔｉｏｎ Ｉｍｐｕ
ｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタリング機能を考え
てみる。ハードウェアが選ばれる理由は、簡単には、シ
ステムに課される性能の制約を満たすことである。ソフ
トウェアは、低コストおよび高速ターンアラウンドを提
供するが、ハードウェアは、高コストで良好な性能を提
供する。合成法では、コストは、通常、チップまたはボ
ードの面積の測度である。
半は、ソフトウェアでも実行できることは事実である。
例えば、乗算・累算機能または有限期間インパルス応答
（ＦＩＲ；Ｆｉｎｉｔｅ ｄｕｒａｔｉｏｎ Ｉｍｐｕ
ｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタリング機能を考え
てみる。ハードウェアが選ばれる理由は、簡単には、シ
ステムに課される性能の制約を満たすことである。ソフ
トウェアは、低コストおよび高速ターンアラウンドを提
供するが、ハードウェアは、高コストで良好な性能を提
供する。合成法では、コストは、通常、チップまたはボ
ードの面積の測度である。
【０００４】
【発明が解決しようとする課題】システム・オン・チッ
プへの傾向によって、性能の制約を満たしながら、コス
トをできるだけ下げることがさらに重要になる。このよ
うな最適な実現方法を得るための基本的な必要性は、シ
ステム記述を、知能的に、ハードウェア要素とソフトウ
ェア要素とに区分することである。ハードウェア・ソフ
トウェア区分のこの問題は、未だ十分に理解されておら
ず、ハイレベル合成の研究の現代的課題である。
プへの傾向によって、性能の制約を満たしながら、コス
トをできるだけ下げることがさらに重要になる。このよ
うな最適な実現方法を得るための基本的な必要性は、シ
ステム記述を、知能的に、ハードウェア要素とソフトウ
ェア要素とに区分することである。ハードウェア・ソフ
トウェア区分のこの問題は、未だ十分に理解されておら
ず、ハイレベル合成の研究の現代的課題である。
【０００５】典型的に、フィルタリングのような専用ア
プリケーション機能の合成は、機能のＨａｒｄｗａｒｅ
Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ（ＨＤ
Ｌ）記述で開始し、これは次に中間のフォームに変換さ
れる。ハードウェアは、機能における個々の動作に割振
られ、資源の共有は可能な限り行われる。いくつかの他
のステップの後、当該機能を実現するチップが形成され
る。このチップは、システムに用いられ、その隣接境界
外で利用できるハードウェア資源およびソフトウェア資
源のいずれも、その合成に際して考慮されなかったこと
に留意することが必要である。システムのすべての要素
がチップ上に集積されると、コストを下げる目的でのこ
のような大域資源の共有を考慮することは、より可能で
あり、かなり必要になる。
プリケーション機能の合成は、機能のＨａｒｄｗａｒｅ
Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ（ＨＤ
Ｌ）記述で開始し、これは次に中間のフォームに変換さ
れる。ハードウェアは、機能における個々の動作に割振
られ、資源の共有は可能な限り行われる。いくつかの他
のステップの後、当該機能を実現するチップが形成され
る。このチップは、システムに用いられ、その隣接境界
外で利用できるハードウェア資源およびソフトウェア資
源のいずれも、その合成に際して考慮されなかったこと
に留意することが必要である。システムのすべての要素
がチップ上に集積されると、コストを下げる目的でのこ
のような大域資源の共有を考慮することは、より可能で
あり、かなり必要になる。
【０００６】過去においては、ハードウェア・ソフトウ
ェア区分化は、通常、経験的に行われた。そのときで
も、区分化は良好なハイレベル合成のための技術として
適用されなかった。設計者は、彼等の専門的知識に基づ
いてマニュアル的にハイレベル合成の決定を行ってい
る。
ェア区分化は、通常、経験的に行われた。そのときで
も、区分化は良好なハイレベル合成のための技術として
適用されなかった。設計者は、彼等の専門的知識に基づ
いてマニュアル的にハイレベル合成の決定を行ってい
る。
【０００７】したがって本発明の目的は、専用アプリケ
ーション機能を合成するプロセスにおいて、システムの
合理的かつ効果的な合成方法を提供することにある。
ーション機能を合成するプロセスにおいて、システムの
合理的かつ効果的な合成方法を提供することにある。
【０００８】また本発明の目的は、システムにおける個
々の機能を合成するに際し、大域的（ｇｌｏｂａｌ）な
合成方法を目指し、従来のハイレベル合成手法またはシ
ステム合成手法とは異なる合成方法を提供することにあ
る。
々の機能を合成するに際し、大域的（ｇｌｏｂａｌ）な
合成方法を目指し、従来のハイレベル合成手法またはシ
ステム合成手法とは異なる合成方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明によれば、その手
法において大域的であるハイレベル合成方法が提供され
る。本発明は、システム設計のハードウェア・ソフトウ
ェア区分化に代わるものとして、ハイブリッド設計スペ
ースすなわち異種の実現およびその使用についての設計
スペースの定義を与える。専用アプリケーション機能を
合成するとき、利用できる他の資源（すなわち、ハード
ウェア・ユニットおよびソフトウェア・プラットフォー
ム）を採用して、機能のコストを最小にして、同時にそ
の性能を最大にする。本発明の実施は、利用できるソフ
トウェア・プログラムを実行する一般的なプロセッサが
存在すると仮定することによって、開始される。この仮
定に基づいて、分析が行われて、ハードウェアで合成を
行おうとする機能性のいくつかを、プロセッサ上で実行
されるソフトウェアに移行でき、したがってコストを低
減できるかを検討できる。このモデルは一般的であるの
で、最初の仮定を、利用できる多数のハードウェア資源
に拡張できることは明らかである。このとき、一定のハ
イレベル機能をソフトウェア部分とハードウェア部分と
に区分することが問題になる。区分を実際に行う必要性
は、“ハイブリッド設計スペース（ｈｙｂｒｉｄ ｄｅ
ｓｉｇｎ ｓｐａｃｅ）”の概念、および発見的手法に
基づくその検討を用いて、回避される。
法において大域的であるハイレベル合成方法が提供され
る。本発明は、システム設計のハードウェア・ソフトウ
ェア区分化に代わるものとして、ハイブリッド設計スペ
ースすなわち異種の実現およびその使用についての設計
スペースの定義を与える。専用アプリケーション機能を
合成するとき、利用できる他の資源（すなわち、ハード
ウェア・ユニットおよびソフトウェア・プラットフォー
ム）を採用して、機能のコストを最小にして、同時にそ
の性能を最大にする。本発明の実施は、利用できるソフ
トウェア・プログラムを実行する一般的なプロセッサが
存在すると仮定することによって、開始される。この仮
定に基づいて、分析が行われて、ハードウェアで合成を
行おうとする機能性のいくつかを、プロセッサ上で実行
されるソフトウェアに移行でき、したがってコストを低
減できるかを検討できる。このモデルは一般的であるの
で、最初の仮定を、利用できる多数のハードウェア資源
に拡張できることは明らかである。このとき、一定のハ
イレベル機能をソフトウェア部分とハードウェア部分と
に区分することが問題になる。区分を実際に行う必要性
は、“ハイブリッド設計スペース（ｈｙｂｒｉｄ ｄｅ
ｓｉｇｎ ｓｐａｃｅ）”の概念、および発見的手法に
基づくその検討を用いて、回避される。
【００１０】したがって本発明は、設計上の制約に基づ
いて、情報処理機能を実現するハードウェアおよびソフ
トウェアの混合形態を決定する方法を提供する。ソフト
ウェアまたはハードウェアで実現できる各サブ機能に関
連したパスを有する制御データフロー図を最初に生成す
る。各パスを、ソフトウェアまたはハードウェアで実現
するコストが割当てられる。コストの割当てに基づい
て、全ソフトウェア実現コストおよび全ハードウェア実
現コストが、決定される。少なくとも１つのハイブリッ
ド機能実現コストは、各パスを、クリティカルまたはノ
ンクリティカルとして識別し、ノンクリティカル・パス
をソフトウェア実現に割振り、クリティカル・パスをハ
ードウェア実現に割振り、パス・コストを統合コストに
加算する、ことにより決定される。
いて、情報処理機能を実現するハードウェアおよびソフ
トウェアの混合形態を決定する方法を提供する。ソフト
ウェアまたはハードウェアで実現できる各サブ機能に関
連したパスを有する制御データフロー図を最初に生成す
る。各パスを、ソフトウェアまたはハードウェアで実現
するコストが割当てられる。コストの割当てに基づい
て、全ソフトウェア実現コストおよび全ハードウェア実
現コストが、決定される。少なくとも１つのハイブリッ
ド機能実現コストは、各パスを、クリティカルまたはノ
ンクリティカルとして識別し、ノンクリティカル・パス
をソフトウェア実現に割振り、クリティカル・パスをハ
ードウェア実現に割振り、パス・コストを統合コストに
加算する、ことにより決定される。
【００１１】機能設計決定スペースは、評価によって構
成され、次に設計上の制約に最良に適合する機能実現が
選択される。
成され、次に設計上の制約に最良に適合する機能実現が
選択される。
【００１２】
【発明の実施の形態】本発明の好適な実施例は、大規模
集積（ＶＬＳＩ）回路の設計者に利用できる、複合ＡＳ
ＩＣのようなＶｅｒｉｌｏｇ合成ツールを用いて実現さ
れる。Ｖｅｒｉｌｏｇ ＸＬは、Ｃａｄｅｎｃｅ Ｃｏ
ｒｐｏｒａｔｉｏｎからライセンスを受けたソフトウェ
ア・プログラムである。Ｖｅｒｉｌｏｇコーディングお
よびＶｅｒｉｌｏｇ ＸＬシミュレーション・ツールに
ついての一般的な情報は、Ｖｅｒｉｌｏｇ ＸＬ Ｒｅ
ｆｅｒｅｎｃｅ，Ｖｅｒ．１．７，Ｃａｄｅｎｃｅ Ｏ
ｎ−ｌｉｎｅ Ｒｅｆｅｒｅｎｃｅ ｌｉｂｒａｒｙ
９３０３，Ｃａｄｅｎｃｅ Ｃｏｒｐｏｒａｔｉｏｎ，
およびＶｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒ
ｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ，Ｏｐｅｎ Ｖｅｒｉｌｏｇ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ，１９９１により与えられる。
集積（ＶＬＳＩ）回路の設計者に利用できる、複合ＡＳ
ＩＣのようなＶｅｒｉｌｏｇ合成ツールを用いて実現さ
れる。Ｖｅｒｉｌｏｇ ＸＬは、Ｃａｄｅｎｃｅ Ｃｏ
ｒｐｏｒａｔｉｏｎからライセンスを受けたソフトウェ
ア・プログラムである。Ｖｅｒｉｌｏｇコーディングお
よびＶｅｒｉｌｏｇ ＸＬシミュレーション・ツールに
ついての一般的な情報は、Ｖｅｒｉｌｏｇ ＸＬ Ｒｅ
ｆｅｒｅｎｃｅ，Ｖｅｒ．１．７，Ｃａｄｅｎｃｅ Ｏ
ｎ−ｌｉｎｅ Ｒｅｆｅｒｅｎｃｅ ｌｉｂｒａｒｙ
９３０３，Ｃａｄｅｎｃｅ Ｃｏｒｐｏｒａｔｉｏｎ，
およびＶｅｒｉｌｏｇ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒ
ｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ Ｒｅｆｅｒｅｎｃｅ
Ｍａｎｕａｌ，Ｏｐｅｎ Ｖｅｒｉｌｏｇ Ｉｎｔｅ
ｒｎａｔｉｏｎａｌ，１９９１により与えられる。
【００１３】図１に、本発明の方法のフローチャートを
示す。ブロック１に示す第１のステップでは、合成され
る専用アプリケーション機能のＶｅｒｉｌｏｇ記述を受
取る。ブロック２では、この記述は、制御データ・フロ
ーグラフ（ＣＤＦＧ；ｃｏｎｔｒｏｌ−ｄａｔａ ｆｌ
ｏｗ ｇｒａｐｈ）として知られているグラフィカルな
中間フォームにコンパイルされる。これは、回路の中間
表示を与える。このステップは、Ｈｉｇｈ ｌｅｖｅｌ
ＩＢＭ Ｓｙｎｔｈｅｓｉｓ（ＨＩＳ）として知られ
ているソフトウェア・ツールを用いて典型的に実行され
る。このソフトウェア・ツールは、ハードウェア記述言
語Ｖｅｒｉｌｏｇを処理する。ＨＩＳについての情報
は、“Ｈｉｇｈ−ｌｅｖｅｌ Ｓｙｎｔｈｅｓｉｓ ｉ
ｎ ａｎＩｎｄｕｓｔｒｉａｌ Ｅｎｖｉｒｏｎｍｅｎ
ｔ”，ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｊａｎｕａｒｙ／
Ｍａｒｃｈ １９９５に見出すことができる。
示す。ブロック１に示す第１のステップでは、合成され
る専用アプリケーション機能のＶｅｒｉｌｏｇ記述を受
取る。ブロック２では、この記述は、制御データ・フロ
ーグラフ（ＣＤＦＧ；ｃｏｎｔｒｏｌ−ｄａｔａ ｆｌ
ｏｗ ｇｒａｐｈ）として知られているグラフィカルな
中間フォームにコンパイルされる。これは、回路の中間
表示を与える。このステップは、Ｈｉｇｈ ｌｅｖｅｌ
ＩＢＭ Ｓｙｎｔｈｅｓｉｓ（ＨＩＳ）として知られ
ているソフトウェア・ツールを用いて典型的に実行され
る。このソフトウェア・ツールは、ハードウェア記述言
語Ｖｅｒｉｌｏｇを処理する。ＨＩＳについての情報
は、“Ｈｉｇｈ−ｌｅｖｅｌ Ｓｙｎｔｈｅｓｉｓ ｉ
ｎ ａｎＩｎｄｕｓｔｒｉａｌ Ｅｎｖｉｒｏｎｍｅｎ
ｔ”，ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ
ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ，Ｊａｎｕａｒｙ／
Ｍａｒｃｈ １９９５に見出すことができる。
【００１４】次に、ブロック３に示すように、再帰的パ
ス分析を行って、設計内の種々のクリティカル・パスお
よびノンクリティカル・パスを識別する。このことは、
制御データ・フローグラフを単に横切り、最長のパスを
決定するような、簡単なタスクではない。クリティカル
・パスを実際に決定するためには、各動作の実行時間を
考慮しなければならないという事実によって、複雑にな
る。各パスは、実現される情報処理機能のグラフィカル
表示における、動作の論理的フローである。１つのパス
は、複数のサブパスよりなる。クリティカル・パスが最
初に識別されると、クリティカリティおよびノンクリテ
ィカリティに対して分析できる他のパスが残る。システ
ムが一旦分析されると、パスは一度にソフトウェアに移
行して、設計スペース内にポイントを得る。ノンクリテ
ィカル・パスの各々は、記述から移行され、残りのノン
クリティカル・パスのコスト／性能比が評価される。
ス分析を行って、設計内の種々のクリティカル・パスお
よびノンクリティカル・パスを識別する。このことは、
制御データ・フローグラフを単に横切り、最長のパスを
決定するような、簡単なタスクではない。クリティカル
・パスを実際に決定するためには、各動作の実行時間を
考慮しなければならないという事実によって、複雑にな
る。各パスは、実現される情報処理機能のグラフィカル
表示における、動作の論理的フローである。１つのパス
は、複数のサブパスよりなる。クリティカル・パスが最
初に識別されると、クリティカリティおよびノンクリテ
ィカリティに対して分析できる他のパスが残る。システ
ムが一旦分析されると、パスは一度にソフトウェアに移
行して、設計スペース内にポイントを得る。ノンクリテ
ィカル・パスの各々は、記述から移行され、残りのノン
クリティカル・パスのコスト／性能比が評価される。
【００１５】ブロック３に示されるステップを、図２に
よってさらに説明する。図２は、クリティカル・パスを
識別するアルゴリズムを、グラフィックに示す。クリテ
ィカル・パスは、ノード１１，１５，１８，２０，２
１，２２によって定められる。これはクリティカル・パ
スであるので、ハードウェアを実現するために選ばれ
る。次に、ノード１２，１３，１４，１６，１７，１９
よりなるグラフの残りについて、考察する。このサブグ
ラフでは、クリティカル・パスは、ノード１２，１６，
１９，２１で作られる。このパスは、ハードウェアで実
現するために選ばれ、グラフの残りはこのようにしてさ
らに分析される。したがって、本願の発明者らは、段々
と小さいサブグラフでパスを選択し、これらをハイブリ
ッドに実現して、それらの面積および遅延時間の評価を
容易にする。
よってさらに説明する。図２は、クリティカル・パスを
識別するアルゴリズムを、グラフィックに示す。クリテ
ィカル・パスは、ノード１１，１５，１８，２０，２
１，２２によって定められる。これはクリティカル・パ
スであるので、ハードウェアを実現するために選ばれ
る。次に、ノード１２，１３，１４，１６，１７，１９
よりなるグラフの残りについて、考察する。このサブグ
ラフでは、クリティカル・パスは、ノード１２，１６，
１９，２１で作られる。このパスは、ハードウェアで実
現するために選ばれ、グラフの残りはこのようにしてさ
らに分析される。したがって、本願の発明者らは、段々
と小さいサブグラフでパスを選択し、これらをハイブリ
ッドに実現して、それらの面積および遅延時間の評価を
容易にする。
【００１６】図１のフロー図に戻り、次のステップで
は、コスト／性能比曲線上でのハイブリッド実現（すな
わち、機能の一部がハードウェアであり、他の部分がソ
フトウェアである実現）に相当するデータ・ポイントが
得られる。これは、まず初めに、Ｃ言語を、ブロック４
に示すように、選択されたパスに相当する機能性のＶｅ
ｒｉｌｏｇ記述に変換し、ターゲット・プロセッサ（シ
ステムにおいてコア・プロセッサとして用いられる）の
ためのアセンブリ命令を得ることによって行われる。次
に、ブロック５で、ソフトウェアで実現されるパスの性
能は、命令に必要とされるクロック・サイクルの数を計
数することによって評価され（プロセスは、容易に自動
化できる）、ハードウェア部分の性能と組合されて、コ
スト／性能比曲線上にデータ・ポイントを得る。ソフト
ウェア性能の評価は、サイクルの数を計数することによ
って行われる。ハードウェア性能が評価される。コスト
の決定に際しては、ソフトウェアのコストは無視され
る。というのは、ソフトウェアのコストは、全体コスト
の非常にわずかな割合いにすぎないからである。アセン
ブリ・コードは、ソフトウェア・スレッドとそのハード
ウェア・マスタとの間の通信オーバヘッドを、余分の変
数および命令の使用によって、与えることを必要とす
る。完全なソフトウェア実現に相当するデータ・ポイン
トは、Ｖｅｒｉｌｏｇ仕様をＣ言語に変換することによ
って得られ、それに必要なサイクルの数は、前述したよ
うに評価される。同様に、簡単な合成実行は、全ハード
ウェア実現のためのデータ・ポイントを与える。
は、コスト／性能比曲線上でのハイブリッド実現（すな
わち、機能の一部がハードウェアであり、他の部分がソ
フトウェアである実現）に相当するデータ・ポイントが
得られる。これは、まず初めに、Ｃ言語を、ブロック４
に示すように、選択されたパスに相当する機能性のＶｅ
ｒｉｌｏｇ記述に変換し、ターゲット・プロセッサ（シ
ステムにおいてコア・プロセッサとして用いられる）の
ためのアセンブリ命令を得ることによって行われる。次
に、ブロック５で、ソフトウェアで実現されるパスの性
能は、命令に必要とされるクロック・サイクルの数を計
数することによって評価され（プロセスは、容易に自動
化できる）、ハードウェア部分の性能と組合されて、コ
スト／性能比曲線上にデータ・ポイントを得る。ソフト
ウェア性能の評価は、サイクルの数を計数することによ
って行われる。ハードウェア性能が評価される。コスト
の決定に際しては、ソフトウェアのコストは無視され
る。というのは、ソフトウェアのコストは、全体コスト
の非常にわずかな割合いにすぎないからである。アセン
ブリ・コードは、ソフトウェア・スレッドとそのハード
ウェア・マスタとの間の通信オーバヘッドを、余分の変
数および命令の使用によって、与えることを必要とす
る。完全なソフトウェア実現に相当するデータ・ポイン
トは、Ｖｅｒｉｌｏｇ仕様をＣ言語に変換することによ
って得られ、それに必要なサイクルの数は、前述したよ
うに評価される。同様に、簡単な合成実行は、全ハード
ウェア実現のためのデータ・ポイントを与える。
【００１７】最後に、判断ブロック６に示されるよう
に、この方法は、すべてのパーツ（ｐａｒｔｓ）が検討
されたか否かを判断する。すべてのパーツが検討された
ならば、設計スペースが出力される。そうでなければ、
プロセッサはステップ４に戻り、処理を完全なものにす
る。
に、この方法は、すべてのパーツ（ｐａｒｔｓ）が検討
されたか否かを判断する。すべてのパーツが検討された
ならば、設計スペースが出力される。そうでなければ、
プロセッサはステップ４に戻り、処理を完全なものにす
る。
【００１８】前述したように、コストは、ソフトウェア
実現とは特に関係しない。このことは、リーズナブルで
あると思われる。というのは、一般的なプロセッサ上で
のソフトウェアの実行は、ハードウェアのコストに比べ
て無視できるからである。しかし、この手順は、改良さ
れて、ソフトウェアのコストを計算するために、プログ
ラマブル・コア・プロセッサおよび必要な周辺装置によ
って負担されるコスト要因を含むことができる。進歩的
な方法では、種々の可能な実現に相当する、設計スペー
ス内の“データ・ポイント”が与えられ、設計者は、自
身の要求に最も合致する実現を選ぶことができる。
実現とは特に関係しない。このことは、リーズナブルで
あると思われる。というのは、一般的なプロセッサ上で
のソフトウェアの実行は、ハードウェアのコストに比べ
て無視できるからである。しかし、この手順は、改良さ
れて、ソフトウェアのコストを計算するために、プログ
ラマブル・コア・プロセッサおよび必要な周辺装置によ
って負担されるコスト要因を含むことができる。進歩的
な方法では、種々の可能な実現に相当する、設計スペー
ス内の“データ・ポイント”が与えられ、設計者は、自
身の要求に最も合致する実現を選ぶことができる。
【００１９】設計スペースは、機能を実現するために利
用できるすべての可能な代替物によって定められるスペ
ースに対して与えられる単なる名称である。例えば、２
つの加算を直列に有する簡単な機能を、１つの加算器と
複数のマルチプレクサと複数のラッチとで、あるいは簡
単に２つの個別加算器で実現することができる。明らか
に、このような実現は、面積と性能とのトレード・オフ
によって、コストを検討するために用いることのできる
スペースを定める。より高いコストは、通常、さらに良
い性能を示す。このような設計スペースの知識を有し
て、設計者は、自身のコスト目標および性能目標に合う
ように最も適した実現の種類を選ぶことができる。した
がって、このスペースを迅速に生成し調べる能力は、合
成ツールの重要な特徴である。
用できるすべての可能な代替物によって定められるスペ
ースに対して与えられる単なる名称である。例えば、２
つの加算を直列に有する簡単な機能を、１つの加算器と
複数のマルチプレクサと複数のラッチとで、あるいは簡
単に２つの個別加算器で実現することができる。明らか
に、このような実現は、面積と性能とのトレード・オフ
によって、コストを検討するために用いることのできる
スペースを定める。より高いコストは、通常、さらに良
い性能を示す。このような設計スペースの知識を有し
て、設計者は、自身のコスト目標および性能目標に合う
ように最も適した実現の種類を選ぶことができる。した
がって、このスペースを迅速に生成し調べる能力は、合
成ツールの重要な特徴である。
【００２０】システムの関係においては、設計スペース
は、より一般的になり、可能なハードウェア実現、ソフ
トウェア実現、混合（ハードウェアでの機能の部分とソ
フトウェアでの機能の部分との）実現を、包含する。前
に述べたように、完全なソフトウェア実現は安価である
が低速である。他方、完全なハードウェア実現は、高速
であるが高価である。第３の手法は、中間のすべての可
能性を考察することである。本願の発明者らが、機能記
述におけるクリティカル・パスを識別する（クリティカ
ル・パスのグラフィカルな表示に基づいて）ことができ
るならば、簡単なアルゴリズムは、ハードウェアで（高
速であるので）クリティカル・パスの動作を実現し、残
りの動作をソフトウェアに移すことであろう。この手順
は、残りのパス内のローカル・パス（ローカルにクリテ
ィカルおよびローカルにノンクリティカルの両方）を識
別することによって、より有効にされる。したがって、
一組の候補パスを、両種類の実現に対して選ぶことがで
きる。パスは一組の密に従属した動作を示すので、各パ
スを１つの手段、すなわちハードウェアまたはソフトウ
ェアで実現することは意味があり、その結果、通信コス
トのようなオーバヘッドを低下させることができる。こ
のような機能動作のパス依存移行は、この手法の著しい
特徴であり、すでに開発されているパス依存アルゴリズ
ムを利用する。
は、より一般的になり、可能なハードウェア実現、ソフ
トウェア実現、混合（ハードウェアでの機能の部分とソ
フトウェアでの機能の部分との）実現を、包含する。前
に述べたように、完全なソフトウェア実現は安価である
が低速である。他方、完全なハードウェア実現は、高速
であるが高価である。第３の手法は、中間のすべての可
能性を考察することである。本願の発明者らが、機能記
述におけるクリティカル・パスを識別する（クリティカ
ル・パスのグラフィカルな表示に基づいて）ことができ
るならば、簡単なアルゴリズムは、ハードウェアで（高
速であるので）クリティカル・パスの動作を実現し、残
りの動作をソフトウェアに移すことであろう。この手順
は、残りのパス内のローカル・パス（ローカルにクリテ
ィカルおよびローカルにノンクリティカルの両方）を識
別することによって、より有効にされる。したがって、
一組の候補パスを、両種類の実現に対して選ぶことがで
きる。パスは一組の密に従属した動作を示すので、各パ
スを１つの手段、すなわちハードウェアまたはソフトウ
ェアで実現することは意味があり、その結果、通信コス
トのようなオーバヘッドを低下させることができる。こ
のような機能動作のパス依存移行は、この手法の著しい
特徴であり、すでに開発されているパス依存アルゴリズ
ムを利用する。
【００２１】本発明は、システム設計の概念を扱い、こ
れらの概念を利用するためにいかにハイレベル合成を改
良できるかを扱っている。明らかに、この手順は、シス
テム・レベルの設計者だけに有用であり、完全にフォー
マルなシステム設計フレームワークを適切に有する環境
において意味がある。
れらの概念を利用するためにいかにハイレベル合成を改
良できるかを扱っている。明らかに、この手順は、シス
テム・レベルの設計者だけに有用であり、完全にフォー
マルなシステム設計フレームワークを適切に有する環境
において意味がある。
【００２２】一般的な処理の一部に本発明を使用するこ
とは、図３に示されている。まず、ブロック３１で、概
要のシステム仕様が開発される。この仕様は、製造され
るべきもの、例えば腕時計用のコンピュータ・チップ
を、簡単に識別する。ブロック３２に示される次のステ
ップでは、仕様が改良される。これは、記憶，機能，入
力／出力を含んでいる。腕時計の場合、機能は、時刻，
日付，ａ．ｍ．またはｐ．ｍ．を含んでいる。ブロック
３３で示される第３のステップでは、本発明の方法でハ
ードウェア・ソフトウェア区分化を実行する。この区分
化は、ブロック３４で示されるようにコンパイルするこ
とを必要とするソフトウェアと、ブロック３５で示され
るように合成することを必要とするＡＳＩＣ記述とを生
成する。
とは、図３に示されている。まず、ブロック３１で、概
要のシステム仕様が開発される。この仕様は、製造され
るべきもの、例えば腕時計用のコンピュータ・チップ
を、簡単に識別する。ブロック３２に示される次のステ
ップでは、仕様が改良される。これは、記憶，機能，入
力／出力を含んでいる。腕時計の場合、機能は、時刻，
日付，ａ．ｍ．またはｐ．ｍ．を含んでいる。ブロック
３３で示される第３のステップでは、本発明の方法でハ
ードウェア・ソフトウェア区分化を実行する。この区分
化は、ブロック３４で示されるようにコンパイルするこ
とを必要とするソフトウェアと、ブロック３５で示され
るように合成することを必要とするＡＳＩＣ記述とを生
成する。
【００２３】本発明を１つの好適な実施例によって説明
したが、当業者であれば、本発明をその趣旨と範囲内で
実施できることを理解するであろう。
したが、当業者であれば、本発明をその趣旨と範囲内で
実施できることを理解するであろう。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）設計上の制約に基づいて、情報処理機能を実現す
るハードウェアおよびソフトウェアの混合形態を決定す
るコンピュータ実施方法であって、ソフトウェアまたは
ハードウェアで実現できる各サブ機能に関連したパスを
有する制御データフロー図を生成するステップと、前記
制御データフロー図の各パスの再帰的パス分析を行うス
テップと、各パスを、ハードウェア，ソフトウェア，ハ
ードウェアとソフトウェアとの組合せで実現するコスト
を割当てるステップとを含み、このコスト割当てステッ
プは、ハードウェアですべての機能を実現するコストを
評価し、ソフトウェアですべての機能を実現するコスト
を評価し、ハードウェアおよびソフトウェアの組合せに
よる機能の実現に基づいて、少なくとも１つのハイブリ
ッド機能実現コストを生成することを含み、全ハードウ
ェア実現に割当てられたコスト、全ソフトウェア実現に
割当てられたコスト、および少なくとも１つのハイブリ
ッド機能実現に割当てられたコストで、機能設計決定ス
ペースを構成するステップと、割当てられたコストの関
数として、設計上の制約に最良に適合する実現を選択す
るステップとを含む、ことを特徴とする方法。 （２）前記コストを割当てるステップは、各パスを、ク
リティカルまたはノンクリティカルとして識別するステ
ップと、ノンクリティカル・パスをソフトウェア実現に
割振り、クリティカル・パスをハードウェア実現に割振
るステップと、パス・コストを統合コストに加算するス
テップと、を含むことを特徴とする上記（１）に記載の
方法。 （３）ハードウェア実現コストを、チップ面積の関数と
して計算することを特徴とする上記（２）に記載の方
法。 （４）前記ソフトウェア実現コストを、わずかであると
して無視することを特徴とする上記（３）に記載の方
法。 （５）専用アプリケーション・サブシステムを、ソフト
ウェア部分とハードウェア部分とに区分し、前記専用ア
プリケーション・サブシステム実現の性能を最大にしな
がら、実現のコストを最小にするコンピュータ実施方法
であって、前記専用アプリケーション・サブシステムの
ハイレベル機能定義を与える通常のハイレベル合成パラ
ダイムを入力するステップと、ソフトウェアまたはハー
ドウェアで実現できる各サブ機能に関連したパスを有す
る制御データフロー図を生成するステップと、前記制御
データフロー図の各パスの再帰的パス分析を行い、各パ
スをクリティカルまたはノンクリティカルとして識別す
るステップと、ノンクリティカル・パスをソフトウェア
実現に割振り、クリティカル・パスをハードウェア実現
に割振るステップと、ノンクリティカル・パスを、ソフ
トウェアに変換し、変換されたソフトウェアをコンパイ
ルするステップと、専用アプリケーション集積回路にお
いて、前記クリティカル・パスを合成するステップと、
を含むことを特徴とする方法。
の事項を開示する。 （１）設計上の制約に基づいて、情報処理機能を実現す
るハードウェアおよびソフトウェアの混合形態を決定す
るコンピュータ実施方法であって、ソフトウェアまたは
ハードウェアで実現できる各サブ機能に関連したパスを
有する制御データフロー図を生成するステップと、前記
制御データフロー図の各パスの再帰的パス分析を行うス
テップと、各パスを、ハードウェア，ソフトウェア，ハ
ードウェアとソフトウェアとの組合せで実現するコスト
を割当てるステップとを含み、このコスト割当てステッ
プは、ハードウェアですべての機能を実現するコストを
評価し、ソフトウェアですべての機能を実現するコスト
を評価し、ハードウェアおよびソフトウェアの組合せに
よる機能の実現に基づいて、少なくとも１つのハイブリ
ッド機能実現コストを生成することを含み、全ハードウ
ェア実現に割当てられたコスト、全ソフトウェア実現に
割当てられたコスト、および少なくとも１つのハイブリ
ッド機能実現に割当てられたコストで、機能設計決定ス
ペースを構成するステップと、割当てられたコストの関
数として、設計上の制約に最良に適合する実現を選択す
るステップとを含む、ことを特徴とする方法。 （２）前記コストを割当てるステップは、各パスを、ク
リティカルまたはノンクリティカルとして識別するステ
ップと、ノンクリティカル・パスをソフトウェア実現に
割振り、クリティカル・パスをハードウェア実現に割振
るステップと、パス・コストを統合コストに加算するス
テップと、を含むことを特徴とする上記（１）に記載の
方法。 （３）ハードウェア実現コストを、チップ面積の関数と
して計算することを特徴とする上記（２）に記載の方
法。 （４）前記ソフトウェア実現コストを、わずかであると
して無視することを特徴とする上記（３）に記載の方
法。 （５）専用アプリケーション・サブシステムを、ソフト
ウェア部分とハードウェア部分とに区分し、前記専用ア
プリケーション・サブシステム実現の性能を最大にしな
がら、実現のコストを最小にするコンピュータ実施方法
であって、前記専用アプリケーション・サブシステムの
ハイレベル機能定義を与える通常のハイレベル合成パラ
ダイムを入力するステップと、ソフトウェアまたはハー
ドウェアで実現できる各サブ機能に関連したパスを有す
る制御データフロー図を生成するステップと、前記制御
データフロー図の各パスの再帰的パス分析を行い、各パ
スをクリティカルまたはノンクリティカルとして識別す
るステップと、ノンクリティカル・パスをソフトウェア
実現に割振り、クリティカル・パスをハードウェア実現
に割振るステップと、ノンクリティカル・パスを、ソフ
トウェアに変換し、変換されたソフトウェアをコンパイ
ルするステップと、専用アプリケーション集積回路にお
いて、前記クリティカル・パスを合成するステップと、
を含むことを特徴とする方法。
【図１】本発明の方法のフローチャートである。
【図２】仮想デジタル・システム仕様を表す図である。
【図３】設計の合成のフローチャートである。
１〜６ ステップ １１〜２２ ノード ３１〜３５ ステップ
Claims (5)
- 【請求項１】設計上の制約に基づいて、情報処理機能を
実現するハードウェアおよびソフトウェアの混合形態を
決定するコンピュータ実施方法であって、 ソフトウェアまたはハードウェアで実現できる各サブ機
能に関連したパスを有する制御データフロー図を生成す
るステップと、 前記制御データフロー図の各パスの再帰的パス分析を行
うステップと、 各パスを、ハードウェア，ソフトウェア，ハードウェア
とソフトウェアとの組合せで実現するコストを割当てる
ステップとを含み、このコスト割当てステップは、ハー
ドウェアですべての機能を実現するコストを評価し、ソ
フトウェアですべての機能を実現するコストを評価し、
ハードウェアおよびソフトウェアの組合せによる機能の
実現に基づいて、少なくとも１つのハイブリッド機能実
現コストを生成することを含み、 全ハードウェア実現に割当てられたコスト、全ソフトウ
ェア実現に割当てられたコスト、および少なくとも１つ
のハイブリッド機能実現に割当てられたコストで、機能
設計決定スペースを構成するステップと、 割当てられたコストの関数として、設計上の制約に最良
に適合する実現を選択するステップとを含む、ことを特
徴とする方法。 - 【請求項２】前記コストを割当てるステップは、 各パスを、クリティカルまたはノンクリティカルとして
識別するステップと、 ノンクリティカル・パスをソフトウェア実現に割振り、
クリティカル・パスをハードウェア実現に割振るステッ
プと、 パス・コストを統合コストに加算するステップと、を含
むことを特徴とする請求項１記載の方法。 - 【請求項３】ハードウェア実現コストを、チップ面積の
関数として計算することを特徴とする請求項２記載の方
法。 - 【請求項４】前記ソフトウェア実現コストを、わずかで
あるとして無視することを特徴とする請求項３記載の方
法。 - 【請求項５】専用アプリケーション・サブシステムを、
ソフトウェア部分とハードウェア部分とに区分し、前記
専用アプリケーション・サブシステム実現の性能を最大
にしながら、実現のコストを最小にするコンピュータ実
施方法であって、 前記専用アプリケーション・サブシステムのハイレベル
機能定義を与える通常のハイレベル合成パラダイムを入
力するステップと、 ソフトウェアまたはハードウェアで実現できる各サブ機
能に関連したパスを有する制御データフロー図を生成す
るステップと、 前記制御データフロー図の各パスの再帰的パス分析を行
い、各パスをクリティカルまたはノンクリティカルとし
て識別するステップと、 ノンクリティカル・パスをソフトウェア実現に割振り、
クリティカル・パスをハードウェア実現に割振るステッ
プと、 ノンクリティカル・パスを、ソフトウェアに変換し、変
換されたソフトウェアをコンパイルするステップと、 専用アプリケーション集積回路において、前記クリティ
カル・パスを合成するステップと、を含むことを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/627,715 US5937184A (en) | 1996-04-01 | 1996-04-01 | Synthesis of application-specific subsystems by selective migration |
| US08/627715 | 1996-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1031693A true JPH1031693A (ja) | 1998-02-03 |
Family
ID=24515830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9073121A Pending JPH1031693A (ja) | 1996-04-01 | 1997-03-26 | 専用アプリケーション・サブシステムの合成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5937184A (ja) |
| JP (1) | JPH1031693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001090887A1 (fr) * | 2000-05-25 | 2001-11-29 | Fujitsu Limited | Procede de traitement de programme permettant un traitement haute vitesse au moyen d'un materiel a reconfiguration dynamique et programme permettant d'executer ce procede de traitement |
| JP2010181942A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | Ｐｌｄ／ｃｐｌｄからマイコンへの置換え見積の情報提供システム及び方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625797B1 (en) * | 2000-02-10 | 2003-09-23 | Xilinx, Inc. | Means and method for compiling high level software languages into algorithmically equivalent hardware representations |
| US7480603B1 (en) * | 2006-08-16 | 2009-01-20 | Altera Corporation | Finite impulse response (FIR) filter compiler |
| WO2001098873A2 (en) * | 2000-06-20 | 2001-12-27 | Steven James Joseph Koskins | System and method for distributing data |
| US7146581B2 (en) * | 2002-11-15 | 2006-12-05 | Russell Alan Klein | Automated repartitioning of hardware and software components in an embedded system |
| US6856951B2 (en) * | 2002-11-15 | 2005-02-15 | Rajat Moona | Repartitioning performance estimation in a hardware-software system |
| US7784046B2 (en) * | 2005-04-15 | 2010-08-24 | Nec Laboratories America, Inc. | Automatically boosting the software content of system LSI designs |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5005122A (en) * | 1987-09-08 | 1991-04-02 | Digital Equipment Corporation | Arrangement with cooperating management server node and network service node |
| US5341477A (en) * | 1989-02-24 | 1994-08-23 | Digital Equipment Corporation | Broker for computer network server selection |
| US5341499A (en) * | 1992-04-02 | 1994-08-23 | International Business Machines Corporation | Method and apparatus for processing multiple file system server requests in a data processing network |
| US5392400A (en) * | 1992-07-02 | 1995-02-21 | International Business Machines Corporation | Collaborative computing system using pseudo server process to allow input from different server processes individually and sequence number map for maintaining received data sequence |
| US5329619A (en) * | 1992-10-30 | 1994-07-12 | Software Ag | Cooperative processing interface and communication broker for heterogeneous computing environments |
| US5377350A (en) * | 1993-04-30 | 1994-12-27 | International Business Machines Corporation | System for cooperative communication between local object managers to provide verification for the performance of remote calls by object messages |
| US5404523A (en) * | 1993-11-10 | 1995-04-04 | Digital Equipment Corporation | Method of managing requests in a transaction processing system |
-
1996
- 1996-04-01 US US08/627,715 patent/US5937184A/en not_active Expired - Fee Related
-
1997
- 1997-03-26 JP JP9073121A patent/JPH1031693A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001090887A1 (fr) * | 2000-05-25 | 2001-11-29 | Fujitsu Limited | Procede de traitement de programme permettant un traitement haute vitesse au moyen d'un materiel a reconfiguration dynamique et programme permettant d'executer ce procede de traitement |
| JP2010181942A (ja) * | 2009-02-03 | 2010-08-19 | Renesas Electronics Corp | Ｐｌｄ／ｃｐｌｄからマイコンへの置換え見積の情報提供システム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5937184A (en) | 1999-08-10 |
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