JP3491580B2 - Ｌｓｉ階層設計における遅延最適化システム及びその遅延最適化方法 - Google Patents
Ｌｓｉ階層設計における遅延最適化システム及びその遅延最適化方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ階層設計にお
ける遅延最適化システム及びその遅延最適化方法に関
し、特にＬＳＩ（大規模集積回路）チップを設計する場
合に階層形に分割してから遅延制約にしたがって最適化
を行う方法に関する。
ける遅延最適化システム及びその遅延最適化方法に関
し、特にＬＳＩ（大規模集積回路）チップを設計する場
合に階層形に分割してから遅延制約にしたがって最適化
を行う方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩ設計のための遅延最適化シ
ステムにおいては、ＬＳＩチップを設計する場合に階層
形に分割し、遅延制約にしたがって最適化を行うという
方法がある。
ステムにおいては、ＬＳＩチップを設計する場合に階層
形に分割し、遅延制約にしたがって最適化を行うという
方法がある。
【０００３】一般に、論理回路、特にＬＳＩ等の大規模
回路を設計する際には、論理回路を特定の部分機能毎に
分割し、階層設計するのが普通である。階層設計する理
由は、大規模な論理回路を特定の機能毎に部分回路を設
計・検証することができ、設計効率がよくなること、部
分回路毎に別の設計者が並列で作業することができ、論
理合成に必要な時間を短縮することができる等の利点が
あるためである。
回路を設計する際には、論理回路を特定の部分機能毎に
分割し、階層設計するのが普通である。階層設計する理
由は、大規模な論理回路を特定の機能毎に部分回路を設
計・検証することができ、設計効率がよくなること、部
分回路毎に別の設計者が並列で作業することができ、論
理合成に必要な時間を短縮することができる等の利点が
あるためである。
【０００４】設計に論理合成システムを利用する時に、
最適化アルゴリズムの計算複雑度が素子数のｎ乗に比例
するとすると、さまざまな最適化アルゴリズムにおい
て、通常、ｎは１より大きいことが知られている。すな
わち、部分回路に分割することによって、一度の処理対
象回路規模が小さくなり、素子数が低減するので、トー
タルの処理時間は短縮させることができる。
最適化アルゴリズムの計算複雑度が素子数のｎ乗に比例
するとすると、さまざまな最適化アルゴリズムにおい
て、通常、ｎは１より大きいことが知られている。すな
わち、部分回路に分割することによって、一度の処理対
象回路規模が小さくなり、素子数が低減するので、トー
タルの処理時間は短縮させることができる。
【０００５】上記のような論理回路の最適化方法として
は、最適化前に階層を展開し、各々のクリティカルパス
の遅延を最適化し、最適化完了後、元の階層構造に戻す
ことを行う方法がある。上記のような階層展開した場合
には、クリティカルパスに対してバランスがとれ、面積
オーバヘッドが少ない等の効率のよい最適化が可能であ
る。
は、最適化前に階層を展開し、各々のクリティカルパス
の遅延を最適化し、最適化完了後、元の階層構造に戻す
ことを行う方法がある。上記のような階層展開した場合
には、クリティカルパスに対してバランスがとれ、面積
オーバヘッドが少ない等の効率のよい最適化が可能であ
る。
【０００６】しかしながら、上記の方法では最適化対象
の回路が大規模となるため、最適化処理時間が非常に長
くなり、また最適化の結果、階層の境界のブロックが消
滅し、元の階層の端子を復元することができないことも
ある。
の回路が大規模となるため、最適化処理時間が非常に長
くなり、また最適化の結果、階層の境界のブロックが消
滅し、元の階層の端子を復元することができないことも
ある。
【０００７】この問題を解決するために、特開平９−２
１２５３３号公報（特許第２８７４６２８号）では、各
部分パスの最適化可能性に基づいて遅延制約を各階層や
配線に分配する遅延制約分配部を備えることで、最適化
対象階層の選択順序に依存したバランスの非常に悪い最
適化結果の発生を抑制し、回路面積増大の要因を除去す
るとともに、最適化の反復処理による処理時間の増大を
抑制している。
１２５３３号公報（特許第２８７４６２８号）では、各
部分パスの最適化可能性に基づいて遅延制約を各階層や
配線に分配する遅延制約分配部を備えることで、最適化
対象階層の選択順序に依存したバランスの非常に悪い最
適化結果の発生を抑制し、回路面積増大の要因を除去す
るとともに、最適化の反復処理による処理時間の増大を
抑制している。
【０００８】また、上記の公報記載の技術では、遅延最
適化方法として、論理合成による階層内の最適化だけで
なく、フロアプランや階層間のバッファやインバータの
挿入による最適化を行うことができ、その回路にあった
遅延最適化を選択することによって、所要面積が小さく
かつ動作周波数の大きい論理回路を効率よく設計可能と
している。
適化方法として、論理合成による階層内の最適化だけで
なく、フロアプランや階層間のバッファやインバータの
挿入による最適化を行うことができ、その回路にあった
遅延最適化を選択することによって、所要面積が小さく
かつ動作周波数の大きい論理回路を効率よく設計可能と
している。
【０００９】
【発明が解決しようとする課題】上述した従来のＬＳＩ
設計のための遅延最適化システムでは、チップ面積を考
慮して遅延最適化を行う場合、各階層のサブブロック単
位に面積を入力する際に各階層のサブブロックの面積を
自動で計算する方法を考慮していないので、階層形に分
割したＬＳＩ設計について、各階層のサブブロックの面
積をすべて人手で与える必要があるという手間のかかる
問題がある。
設計のための遅延最適化システムでは、チップ面積を考
慮して遅延最適化を行う場合、各階層のサブブロック単
位に面積を入力する際に各階層のサブブロックの面積を
自動で計算する方法を考慮していないので、階層形に分
割したＬＳＩ設計について、各階層のサブブロックの面
積をすべて人手で与える必要があるという手間のかかる
問題がある。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、各階層のサブブロックの面積をすべて人手で与え
ることなく、後工程のレイアウトからの繰返し処理を削
減することができるＬＳＩ階層設計における遅延最適化
システム及びその遅延最適化方法を提供することにあ
る。
消し、各階層のサブブロックの面積をすべて人手で与え
ることなく、後工程のレイアウトからの繰返し処理を削
減することができるＬＳＩ階層設計における遅延最適化
システム及びその遅延最適化方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明によるＬＳＩ階層
設計における遅延最適化システムは、大規模集積回路チ
ップを設計する場合に階層形に分割し、遅延制約にした
がって最適化を行うＬＳＩ階層設計における遅延最適化
システムであって、外部から与えられた前記大規模集積
回路チップ全体の面積を保持する保持手段と、前記保持
手段に保持された前記大規模集積回路チップ全体の面積
に基づいて各階層の面積を計算する面積計算手段と、前
記面積計算手段で計算された前記各階層の面積に基づい
て前記各階層のサブブロックについて前記遅延制約にし
たがった遅延最適化を行う最適化手段とを備えている。
設計における遅延最適化システムは、大規模集積回路チ
ップを設計する場合に階層形に分割し、遅延制約にした
がって最適化を行うＬＳＩ階層設計における遅延最適化
システムであって、外部から与えられた前記大規模集積
回路チップ全体の面積を保持する保持手段と、前記保持
手段に保持された前記大規模集積回路チップ全体の面積
に基づいて各階層の面積を計算する面積計算手段と、前
記面積計算手段で計算された前記各階層の面積に基づい
て前記各階層のサブブロックについて前記遅延制約にし
たがった遅延最適化を行う最適化手段とを備えている。
【００１２】
【００１３】すなわち、本発明のＬＳＩ階層設計におけ
る遅延最適化システムは、階層形に分割したＬＳＩ設計
において、ＬＳＩチップ全体の面積を与えることによっ
て、自動で各階層の面積を計算し、その計算した面積を
元に各階層の遅延最適化を行っている。
る遅延最適化システムは、階層形に分割したＬＳＩ設計
において、ＬＳＩチップ全体の面積を与えることによっ
て、自動で各階層の面積を計算し、その計算した面積を
元に各階層の遅延最適化を行っている。
【００１４】より具体的に、本発明のＬＳＩ階層設計に
おける遅延最適化システムでは、面積計算処理部が各サ
ブブロックの入力ネットリストについて、テクノロジラ
イブラリの各回路ブロックのセル数から各サブブロック
の合計セル数を計算し、この結果と人手で与えるＬＳＩ
チップ面積とからサブブロック単位の必要面積を計算し
て面積値情報に記憶している。
おける遅延最適化システムでは、面積計算処理部が各サ
ブブロックの入力ネットリストについて、テクノロジラ
イブラリの各回路ブロックのセル数から各サブブロック
の合計セル数を計算し、この結果と人手で与えるＬＳＩ
チップ面積とからサブブロック単位の必要面積を計算し
て面積値情報に記憶している。
【００１５】最適化処理部はその面積遅延情報に記憶し
たサブブロック単位の必要面積を考慮し、遅延制約にし
たがって遅延最適化処理を行っているので、面積に見合
った遅延最適化処理を行うことが可能となる。
たサブブロック単位の必要面積を考慮し、遅延制約にし
たがって遅延最適化処理を行っているので、面積に見合
った遅延最適化処理を行うことが可能となる。
【００１６】よって、チップ全体の面積から各階層サブ
ブロックの面積を計算し、その計算した面積に見合った
遅延最適化処理を行えるため、各階層のサブブロックの
面積をすべて人手で与えることなく、後工程のレイアウ
トからの繰返し処理を削減することが可能となる。
ブロックの面積を計算し、その計算した面積に見合った
遅延最適化処理を行えるため、各階層のサブブロックの
面積をすべて人手で与えることなく、後工程のレイアウ
トからの繰返し処理を削減することが可能となる。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るＬＳＩ階層設計における遅延最適化システムの構成を
示すブロック図である。
図面を参照して説明する。図１は本発明の一実施例によ
るＬＳＩ階層設計における遅延最適化システムの構成を
示すブロック図である。
【００１８】図１において、本発明の一実施例による遅
延最適化システムは図示せぬＬＳＩチップの回路を階層
形に分割した各サブブロックの入力ネットリスト記憶部
１−１〜１−ｎと、プログラム制御によって動作するデ
ータ処理装置２と、面積値情報記憶部３と、テクノロジ
・ライブラリ４と、遅延制約保持部５と、上記各サブブ
ロックの出力ネットリスト記憶部６−１〜６−ｎと、Ｌ
ＳＩチップ面積保持部７と、面積−セル数対応曲線記憶
部８とから構成されている。尚、データ処理装置２は面
積計算処理部２１と、最適化処理部２２とを含んで構成
されている。
延最適化システムは図示せぬＬＳＩチップの回路を階層
形に分割した各サブブロックの入力ネットリスト記憶部
１−１〜１−ｎと、プログラム制御によって動作するデ
ータ処理装置２と、面積値情報記憶部３と、テクノロジ
・ライブラリ４と、遅延制約保持部５と、上記各サブブ
ロックの出力ネットリスト記憶部６−１〜６−ｎと、Ｌ
ＳＩチップ面積保持部７と、面積−セル数対応曲線記憶
部８とから構成されている。尚、データ処理装置２は面
積計算処理部２１と、最適化処理部２２とを含んで構成
されている。
【００１９】チップ面積値保持部７は人手によって入力
されたＬＳＩチップ面積を保持する。面積値情報記憶部
３はデータ処理装置２の面積計算処理部２１で算出され
たサブブロック単位の必要面積を情報として記憶する。
されたＬＳＩチップ面積を保持する。面積値情報記憶部
３はデータ処理装置２の面積計算処理部２１で算出され
たサブブロック単位の必要面積を情報として記憶する。
【００２０】面積−セル数対応曲線記憶部８は実験結果
を元に作成され、面積値情報記憶部３に記憶されている
必要面積から対応するセル数を求めるために使用する面
積−セル数対応曲線を記憶している。
を元に作成され、面積値情報記憶部３に記憶されている
必要面積から対応するセル数を求めるために使用する面
積−セル数対応曲線を記憶している。
【００２１】テクノロジ・ライブラリ４にはゲート、複
合ゲート、セレクタや加算器、ＦＦ（フリップフロッ
プ）・ラッチ等を単位とする回路ブロックそれぞれの面
積情報やセル数・遅延情報が蓄積されている。
合ゲート、セレクタや加算器、ＦＦ（フリップフロッ
プ）・ラッチ等を単位とする回路ブロックそれぞれの面
積情報やセル数・遅延情報が蓄積されている。
【００２２】遅延制約保持部５にはサブブロックにおけ
るクロックサイクルやクロックスキュー、到着時刻、要
求時刻、ファンアウト値の情報が遅延制約として保持さ
れている。
るクロックサイクルやクロックスキュー、到着時刻、要
求時刻、ファンアウト値の情報が遅延制約として保持さ
れている。
【００２３】データ処理装置２において、面積計算処理
部２１はテクノロジ・ライブラリ４の回路ブロックのセ
ル数情報と、ＬＳＩチップ面積保持部７のＬＳＩチップ
面積とからサブブロック単位の必要面積を計算処理し、
この計算処理結果を面積値情報記憶部３に記憶させる。
部２１はテクノロジ・ライブラリ４の回路ブロックのセ
ル数情報と、ＬＳＩチップ面積保持部７のＬＳＩチップ
面積とからサブブロック単位の必要面積を計算処理し、
この計算処理結果を面積値情報記憶部３に記憶させる。
【００２４】最適化処理部２２は面積値情報記憶部３に
記憶されたサブブロック単位の面積と、面積−セル数対
応曲線記憶部８に記憶された面積−セル数対応曲線と、
テクノロジ・ライブラリ４の回路ブロックそれぞれの面
積情報やセル数・遅延情報と、遅延制約保持部５に保持
された遅延制約とを基にサブブロック単位の遅延最適化
を行う。
記憶されたサブブロック単位の面積と、面積−セル数対
応曲線記憶部８に記憶された面積−セル数対応曲線と、
テクノロジ・ライブラリ４の回路ブロックそれぞれの面
積情報やセル数・遅延情報と、遅延制約保持部５に保持
された遅延制約とを基にサブブロック単位の遅延最適化
を行う。
【００２５】図２は本発明の一実施例による遅延最適化
システムの処理動作を示すフローチャートであり、図３
（ａ）は本発明の一実施例による遅延最適化システムで
処理対象とするＬＳＩ回路の具体例を示す図であり、図
３（ｂ）は図１のテクノロジ・ライブラリ４の蓄積内容
の具体例を示す図であり、図４（ａ）は図１の面積−セ
ル数対応曲線記憶部８に記憶された面積−セル数対応曲
線の具体例を示す図であり、図４（ｂ）は図１の面積−
セル数対応曲線記憶部８に記憶された面積−セル数対応
表の具体例を示す図である。
システムの処理動作を示すフローチャートであり、図３
（ａ）は本発明の一実施例による遅延最適化システムで
処理対象とするＬＳＩ回路の具体例を示す図であり、図
３（ｂ）は図１のテクノロジ・ライブラリ４の蓄積内容
の具体例を示す図であり、図４（ａ）は図１の面積−セ
ル数対応曲線記憶部８に記憶された面積−セル数対応曲
線の具体例を示す図であり、図４（ｂ）は図１の面積−
セル数対応曲線記憶部８に記憶された面積−セル数対応
表の具体例を示す図である。
【００２６】これら図１〜図４を参照して本発明の一実
施例による遅延最適化システムの処理動作について説明
する。尚、図２に示す処理動作はデータ処理装置２の面
積計算処理部２１及び最適化処理部２２が図示せぬ制御
メモリに保持されたプログラムを実行することで実現さ
れ、制御メモリとしてはＲＯＭ（リードオンリメモリ）
やＩＣ（集積回路）メモリ等が使用可能である。
施例による遅延最適化システムの処理動作について説明
する。尚、図２に示す処理動作はデータ処理装置２の面
積計算処理部２１及び最適化処理部２２が図示せぬ制御
メモリに保持されたプログラムを実行することで実現さ
れ、制御メモリとしてはＲＯＭ（リードオンリメモリ）
やＩＣ（集積回路）メモリ等が使用可能である。
【００２７】データ処理装置２の面積計算処理部２１は
入力ネットリスト記憶部１−１〜１−ｎから各サブブロ
ックのネットリストを入力すると（図２ステップＳ
１）、ネットリストに含まれる回路ブロックを求め、テ
クノロジ・ライブラリ４から回路ブロックのセル数情報
を読取る。
入力ネットリスト記憶部１−１〜１−ｎから各サブブロ
ックのネットリストを入力すると（図２ステップＳ
１）、ネットリストに含まれる回路ブロックを求め、テ
クノロジ・ライブラリ４から回路ブロックのセル数情報
を読取る。
【００２８】図３に示すように、ＬＳＩのサブモジュー
ルをＭ１，Ｍ２とし、テクノロジ・ライブラリ４の回路
ブロックをＦ１０１，Ｆ２０２，Ｆ３０２，……，Ｆ５
７１，Ｆ６１１，……とする。
ルをＭ１，Ｍ２とし、テクノロジ・ライブラリ４の回路
ブロックをＦ１０１，Ｆ２０２，Ｆ３０２，……，Ｆ５
７１，Ｆ６１１，……とする。
【００２９】例えば、Ｍ１にはＦ１０１，Ｆ２０２，Ｆ
３０２が１つずつ含まれているとすると、これらのセル
数はテクノロジ・ライブラリ４中に、Ｆ１０１が１、Ｆ
２０２が２、Ｆ３０２が２であると記述されているもの
とする。この場合、Ｍ１のセル数ＳＭ１は、 ＳＭ１＝２×１＋２×１＋１×１＝５ となる。
３０２が１つずつ含まれているとすると、これらのセル
数はテクノロジ・ライブラリ４中に、Ｆ１０１が１、Ｆ
２０２が２、Ｆ３０２が２であると記述されているもの
とする。この場合、Ｍ１のセル数ＳＭ１は、 ＳＭ１＝２×１＋２×１＋１×１＝５ となる。
【００３０】同様に、Ｍ２のセル数ＳＭ２は、
ＳＭ２＝１×３＋２×１＋２×３＋６×１＋８×１＝２
５ となる。
５ となる。
【００３１】さらに、面積計算処理部２１は１チップ分
の面積情報と各サブモジュールのセル数とから各サブモ
ジュールの面積を計算する。ここで、ｎ個ある各サブブ
ロックのセル数をそれぞれＳ１，Ｓ２，……，Ｓｎとす
る。また、人手で与えるＬＳＩのチップ面積をＳａｌ
ｌ、各サブブロックの面積をＳｉ（ｉ＝１，２，……，
ｎ）とすると、各サブブロックの必要面積値ＳＳｉ（ｉ
＝１，２，……，ｎ）は、 ＳＳｉ＝Ｓａｌｌ×｛Ｓｉ／（Ｓ１＋Ｓ２＋……＋Ｓ
ｎ）｝ となるので、上記の各サブブロック毎の必要面積値を面
積値情報記憶部３に記憶する（図２ステップＳ２）。
の面積情報と各サブモジュールのセル数とから各サブモ
ジュールの面積を計算する。ここで、ｎ個ある各サブブ
ロックのセル数をそれぞれＳ１，Ｓ２，……，Ｓｎとす
る。また、人手で与えるＬＳＩのチップ面積をＳａｌ
ｌ、各サブブロックの面積をＳｉ（ｉ＝１，２，……，
ｎ）とすると、各サブブロックの必要面積値ＳＳｉ（ｉ
＝１，２，……，ｎ）は、 ＳＳｉ＝Ｓａｌｌ×｛Ｓｉ／（Ｓ１＋Ｓ２＋……＋Ｓ
ｎ）｝ となるので、上記の各サブブロック毎の必要面積値を面
積値情報記憶部３に記憶する（図２ステップＳ２）。
【００３２】例えば、図３に示す例では、１チップ分の
面積を０．３ｍｍ□とし、各サブモジュールＭ１，Ｍ２
の面積値をＳＳＭ１，ＳＳＭ２とすると、 ＳＳＭ１＝０．３×｛５／（５＋２５）｝＝０．０５
（ｍｍ□） ＳＳＭ２＝０．３×｛２５／（５＋２５）｝＝０．２５
（ｍｍ□） となる。
面積を０．３ｍｍ□とし、各サブモジュールＭ１，Ｍ２
の面積値をＳＳＭ１，ＳＳＭ２とすると、 ＳＳＭ１＝０．３×｛５／（５＋２５）｝＝０．０５
（ｍｍ□） ＳＳＭ２＝０．３×｛２５／（５＋２５）｝＝０．２５
（ｍｍ□） となる。
【００３３】最適化処理部２２では上記のステップＳ２
で面積値情報記憶部３に記憶した各サブブロックの必要
面積に対応するセル数を面積−セル数対応曲線記憶部８
に記憶された面積−セル数対応曲線から求める。図４は
実験結果を元に作成した面積−セル数対応曲線の例を示
す。
で面積値情報記憶部３に記憶した各サブブロックの必要
面積に対応するセル数を面積−セル数対応曲線記憶部８
に記憶された面積−セル数対応曲線から求める。図４は
実験結果を元に作成した面積−セル数対応曲線の例を示
す。
【００３４】サブブロックＭ１の必要面積ＳＳＭ１が
０．０５ｍｍ□であるので、それに対応するセル数は６
である。同様にして、Ｍ２の必要面積０．２５ｍｍ□に
対応するセル数は２８．５である（実設計では回路規模
が大きく、セル数がもっと大きい値となる）。
０．０５ｍｍ□であるので、それに対応するセル数は６
である。同様にして、Ｍ２の必要面積０．２５ｍｍ□に
対応するセル数は２８．５である（実設計では回路規模
が大きく、セル数がもっと大きい値となる）。
【００３５】回路ブロックのセル数・遅延情報について
はテクノロジ・ライブラリ４を参照し、この必要面積に
対応するセル数に収まるように遅延制約保持部５に保持
された遅延制約にしたがった遅延最適化処理を最適化処
理部２２で行う（図２ステップＳ３）。ここでいう遅延
最適化処理とは、テクノロジマッピング、バッファリン
グ、最小遅延補償を指す。
はテクノロジ・ライブラリ４を参照し、この必要面積に
対応するセル数に収まるように遅延制約保持部５に保持
された遅延制約にしたがった遅延最適化処理を最適化処
理部２２で行う（図２ステップＳ３）。ここでいう遅延
最適化処理とは、テクノロジマッピング、バッファリン
グ、最小遅延補償を指す。
【００３６】最適化処理部２２での最適化処理後、その
処理結果は出力ネットリスト記憶部６−１〜６−ｎにネ
ットリストとして出力される（図２ステップＳ４）。こ
の最適化処理とネットリストの出力とはサブブロック単
位に行われる。
処理結果は出力ネットリスト記憶部６−１〜６−ｎにネ
ットリストとして出力される（図２ステップＳ４）。こ
の最適化処理とネットリストの出力とはサブブロック単
位に行われる。
【００３７】このように、面積計算処理部２１で１チッ
プ分の面積情報と各サブモジュールのセル数とから計算
された各サブモジュールの面積に基に、遅延制約保持部
５に保持された遅延制約にしたがった遅延最適化処理を
最適化処理部２２で行うことで、チップ全体の面積から
各階層サブブロックの面積を計算し、面積に見合った遅
延最適化処理を行うため、各階層のサブブロックの面積
をすべて人手で与えることなく、後工程のレイアウトか
らの繰返し処理を削減することができる。
プ分の面積情報と各サブモジュールのセル数とから計算
された各サブモジュールの面積に基に、遅延制約保持部
５に保持された遅延制約にしたがった遅延最適化処理を
最適化処理部２２で行うことで、チップ全体の面積から
各階層サブブロックの面積を計算し、面積に見合った遅
延最適化処理を行うため、各階層のサブブロックの面積
をすべて人手で与えることなく、後工程のレイアウトか
らの繰返し処理を削減することができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、大
規模集積回路チップを設計する場合に階層形に分割し、
遅延制約にしたがって最適化を行うＬＳＩ階層設計にお
ける遅延最適化システムにおいて、外部から与えられた
大規模集積回路チップ全体の面積に基づいて各階層の面
積を計算し、その計算された各階層の面積に基づいて各
階層のサブブロックについて遅延制約にしたがった遅延
最適化を行うことによって、各階層のサブブロックの面
積をすべて人手で与えることなく、後工程のレイアウト
からの繰返し処理を削減することができるという効果が
ある。
規模集積回路チップを設計する場合に階層形に分割し、
遅延制約にしたがって最適化を行うＬＳＩ階層設計にお
ける遅延最適化システムにおいて、外部から与えられた
大規模集積回路チップ全体の面積に基づいて各階層の面
積を計算し、その計算された各階層の面積に基づいて各
階層のサブブロックについて遅延制約にしたがった遅延
最適化を行うことによって、各階層のサブブロックの面
積をすべて人手で与えることなく、後工程のレイアウト
からの繰返し処理を削減することができるという効果が
ある。
【図１】本発明の一実施例によるＬＳＩ階層設計におけ
る遅延最適化システムの構成を示すブロック図である。
る遅延最適化システムの構成を示すブロック図である。
【図２】本発明の一実施例による遅延最適化システムの
処理動作を示すフローチャートである。
処理動作を示すフローチャートである。
【図３】（ａ）は本発明の一実施例による遅延最適化シ
ステムで処理対象とするＬＳＩ回路の具体例を示す図、
（ｂ）は図１のテクノロジ・ライブラリの蓄積内容の具
体例を示す図である。
ステムで処理対象とするＬＳＩ回路の具体例を示す図、
（ｂ）は図１のテクノロジ・ライブラリの蓄積内容の具
体例を示す図である。
【図４】（ａ）は図１の面積−セル数対応曲線記憶部に
記憶された面積−セル数対応曲線の具体例を示す図、
（ｂ）は図１の面積−セル数対応曲線記憶部に記憶され
た面積−セル数対応表の具体例を示す図である。
記憶された面積−セル数対応曲線の具体例を示す図、
（ｂ）は図１の面積−セル数対応曲線記憶部に記憶され
た面積−セル数対応表の具体例を示す図である。
１−１〜１−ｎ 入力ネットリスト記憶部
２ データ処理装置
３ 面積値情報記憶部
４ テクノロジ・ライブラリ
５ 遅延制約保持部
６−１〜６−ｎ 出力ネットリスト記憶部
７ ＬＳＩチップ面積保持部
８ 面積−セル数対応曲線記憶部
２１ 面積計算処理部
２２ 最適化処理部
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/50 654
G06F 17/50 656
Claims (6)
- 【請求項１】 大規模集積回路チップを設計する場合に
階層形に分割し、遅延制約にしたがって最適化を行うＬ
ＳＩ階層設計における遅延最適化システムであって、外
部から与えられた前記大規模集積回路チップ全体の面積
を保持する保持手段と、前記保持手段に保持された前記
大規模集積回路チップ全体の面積に基づいて各階層の面
積を計算する面積計算手段と、前記面積計算手段で計算
された前記各階層の面積に基づいて前記各階層のサブブ
ロックについて前記遅延制約にしたがった遅延最適化を
行う最適化手段とを有することを特徴とする遅延最適化
システム。 - 【請求項２】 前記最適化手段は、前記各階層のサブブ
ロック毎に処理することを特徴とする請求項１記載の遅
延最適化システム。 - 【請求項３】 前記面積計算手段で計算された前記各階
層の面積を記憶する面積値情報記憶手段を含み、前記最
適化手段は前記面積値情報記憶手段に記憶された面積値
情報を基に前記各階層のサブブロック毎に遅延最適化を
行うことを特徴とする請求項１または請求項２記載の遅
延最適化システム。 - 【請求項４】 前記大規模集積回路チップを構成する少
なくともゲート及びラッチを単位とする回路ブロックそ
れぞれの面積情報及びセル数・遅延情報を蓄積するテク
ノロジ・ライブラリを含み、前記面積計算手段は前記テ
クノロジ・ライブラリの回路ブロックのセル数情報と前
記保持手段に保持された前記大規模集積回路チップ全体
の面積とから前記各階層のサブブロック単位の必要面積
を計算することを特徴とする請求項１から請求項３のい
ずれか記載の遅延最適化システム。 - 【請求項５】 前記面積計算手段で計算された必要面積
から対応するセル数を求めるために使用する面積−セル
数対応曲線を記憶する面積−セル数対応曲線記憶手段を
含み、前記最適化処理部は前記面積値情報記憶手段に記
憶されたサブブロック単位の面積と前記面積−セル数対
応曲線記憶手段に記憶された面積−セル数対応曲線と前
記テクノロジ・ライブラリの回路ブロックそれぞれの面
積情報及びセル数・遅延情報と前記遅延制約とを基に前
記各階層のサブブロック単位の遅延最適化を行うことを
特徴とする請求項４記載の遅延最適化システム。 - 【請求項６】 前記最適化処理部は、少なくともテクノ
ロジマッピングとバッファリングと最小遅延補償とを行
うことを特徴とする請求項１から請求項５のいずれか記
載の遅延最適化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32623399A JP3491580B2 (ja) | 1999-11-17 | 1999-11-17 | Ｌｓｉ階層設計における遅延最適化システム及びその遅延最適化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32623399A JP3491580B2 (ja) | 1999-11-17 | 1999-11-17 | Ｌｓｉ階層設計における遅延最適化システム及びその遅延最適化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001142930A JP2001142930A (ja) | 2001-05-25 |
| JP3491580B2 true JP3491580B2 (ja) | 2004-01-26 |
Family
ID=18185484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32623399A Expired - Fee Related JP3491580B2 (ja) | 1999-11-17 | 1999-11-17 | Ｌｓｉ階層設計における遅延最適化システム及びその遅延最適化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491580B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6089853B2 (ja) | 2013-03-25 | 2017-03-08 | 富士通株式会社 | 配線検査装置、配線検査プログラム及び配線検査方法 |
-
1999
- 1999-11-17 JP JP32623399A patent/JP3491580B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＤＥＳＩＧＮ ＷＡＶＥ ＭＡＧＡＺＩＮＥ，ＣＱ出版株式会社，１９９８年 ５月 １日，Ｎｏ．１５，ｐ．５９−７９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001142930A (ja) | 2001-05-25 |
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